JPH02193408A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はその入力における信号の第１論理レベルから第
２論理レベルへの転移により最小パルス持続時間を有す
る出力パルスを形成するようトリガ可能に形成したパル
ス発生回路に関するものである。また、本発明はこの種
パルス発生回路を含むメモリ回路に関するものである。

既知のこの種パルス発生回路は再トリガ可能な単安定マ
ルチバイブレータまたは“ワン　ショット”′マルチバ
イブレークの形をとる。これらの回路に単一入力パルス
が供給された場合はパルス持続時間Ｔ（Ｌ、ばしばＲＣ
回路の時定数により決められる）の出力パルスが生成さ
れる。ここで、出力パルスが存在する間に他の単一入力
パルスが回路配置に供給された場合は、出力パルスのパ
ルス持続時間は他の入力パルスの前縁部よりほぼ時間Ｔ
の後にそれが終結するよう延期される。出力パルスは出
力パルスがなお依然として存在している間に、さらに他
の入力が回路入力に供給された場合、同じような方法で
さらに延期される。しかし、この種既知の配置はどちら
かといえば複雑であり、したがって、それらを集積回路
形状に構成した場合、かなり大きい面積の半導体表面を
占有する。

半導体メモリ集積回路においては、データ通路は、しば
しば異なる形式をとり、任意の所定時間にこのような通
路により搬送されるデータ　ピットはともに通路を形成
する対の導体上の電位差のセンスにより表示される。例
えば、アクセスされたメモリ　セルからこのような通路
にデータ　ピットを供給する前に一時的にそれらを効率
的に接続することにより、２つの導体上の電位を等化し
、後刻それが通路上に印加されたとき、既に存在する任
意の電位差が必要なデータをマスクすることを防止する
ことについてはよく知られている。このような等化は、
明らかに新しいセルにアクセスするときのみ必要であり
、これがため集積回路の各アドレス　ビット入力に対応
する、いわゆるアドレス転移検出回路を与えることも知
られている。

この場合、この検出回路は対応するアドレス　ビットが
変わるごとに、出力パルスを生成し、等化機能を開始す
る。このようなアドレス転移検出器の使用に関しては、
例えば、１９８７年、１０月発行の固体回路に関するＩ
ＥＥＥ　　ジャーナル（ＩＥＥＢ　Ｊｏｕｒｎａｌｏｆ
　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　）　、
Ｖｏｌ、５Ｃ−２２＋ＮｃＬ５　。

７４１〜７４７ページに掲載のガベルズ（Ｇｕｂｂｅｌ
ｓ　）ほかによる論文”４０　ｎｓ　／１００ＰＦ低電
カフルーＣＭＯＳ　２５６Ｋ　　（３２Ｋ　Ｘ　８　）
　ＳＲＡＭ　（Ａ　４Ｏ−ｎｓ　／１００−ＰＰＬｌｏ
ｏ−ＰＰＬｏ　Ｐｕｌｌ−ＣＭＯ５２５６Ｋ　（３２Ｋ
　Ｘ　８　）　ＳＲＡＭ）　”に記載されている。この
既知のメモリにおいては、アドレス転移検出器の出力信
号はワイヤドＯＲを用いて結合し、アドレスの変化が起
こるごとに等化パルス発生器をトリガするようにする。

発生器から得られるパルスはデータ通路の導体間に接続
したトランジスタの導電を制御することにより等化機能
の制御を行う、各パルスのパルス持続時間は各導電周期
が満足な等化を得るのに充分なだけ長く、その終結が通
路上にデータが印加されることを許容するよう選定する
ことができるが、アドレス　ビットは同時に変化するの
でなく、むしろ傾斜的に変化することがしばしばである
。各等化パルスのパルス持続時間を固定した場合は、こ
のパルス持続時間がかなり短い場合、それはアドレスが
設定される前に終わり、正しくない記憶場所からのデー
タが通路上に印加され易くなるという結果をもたらす、
他方において、このパルス持続時間がアドレスの最悪の
可能なスキューイング（Ｓｋｅｗｉｎｇ　）を受入れる
のに充分な程長い場合は、多くのメモリ場所へのアクセ
ス動作はそれらが本来必要とする以上に長い時間を必要
とする。勿論、等化パルス発生器は、一般の再トリガ可
能単安定マルチバイブレークの形状をとることができる
が、前述したように、これらはどちらかといえば、複雑
になる傾向がある。さらに、このような場合、各等化パ
ルスは変化すべき最後のアドレス　ビットが変化してか
ら時間Ｔ経過後に終了する。ここで、Ｔはすべての変化
しているアドレス　ビットが同時に変わるべき場合でも
、満足な等化が起こるよう充分長いものでなければなら
ない。この場合にも、多くのメモリ　アクセス作動は本
来必要とするより長い時間を要する傾向がある。

その入力における信号の第１論理レベルから第２論理レ
ベルへの転移により最小パルス持続時間Ｔを有する出力
パルスを生成するようトリガ可能に形成した本発明パル
ス発生回路においては、パルス持続時間Ｔの終了時に該
入力に該第２論理レベルが存在する場合、入力信号の第
２論理レベルへの後続する任意の転移と同期して出力パ
ルスの終結を延期させるよう該回路を構成している。

また、該出力パルスの存在しない間に転移が生ずる場合
、その複数の任意の入力における信号の第１論理レベル
から第２論理レベルへの転移により最小パルス持続時間
Ｔの出力パルスを生成するようトリガ可能に形成した本
発明パルス発生回路においては、パルス持続時間Ｔの終
了時に任意の該入力に該第２論理レベルが存在する場合
、その転移の結果第２論理レベルが該任意の入力に存在
しないようにした場合、該入力における信号の第１論理
レベルへの後続する任意の転移と同期して出力パルスの
終結を延期させるよう該回路を構成するようにしている
。

また、最初の項に規定したような種類のパルス発生回路
の出力パルスの終わりを、ある種の利用において許容し
うるように、パルスがＴより大きいパルス持続時間を有
するとき、入力パルスの始めよりむしろその終わりに関
係するよう形成した場合は、回路をかなり簡単に実現で
きることが分かっている。さらに、このような回路はメ
モリ回路配置における等化パルス発生器として使用した
場合、きわめて好都合である。

〔実施例〕

以下図面により本発明を説明する。

第１図は本発明パルス発生回路の第１実施例を示す。入
力６における信号の第１論理レベルから第２論理レベル
への転移により出力３にパルスを発生させるようトリガ
可能に形成し、該出力パルスに最小のパルス持続時間Ｔ
をもたせるほか、パルス持続時間Ｔの終了時に入力６に
第２論理レベルが存在する際、入力信号の後続する任意
の第１論理レベルへの転移と同期して該出力パルスの終
結を延期させるよう構成した図示回路配置は出力３とそ
れぞれ第１および第２供給点５および４との間に配置し
た第１および第２の制御可能スイッチ手段１および２を
含む。

また、図示回路配置の入力６はこれをスイッチ手段ｌの
制御人カフに結合し、入力６に第２論理レベルが存在す
るときスイッチ手段１が閉状態となり、入力６に第１論
理レベルが存在するとき開状態となるよう形成する。か
くして、入力６に第２論理レベルが存在するとき、出力
３は点５に存在する電位または論理レベルをとるように
する。

入力６はまた、ゲート回路９の形状の信号伝送抑止手段
の第１入力８にも結合し、前記ゲート回路９の出力１０
をスイッチ手段２の制御入力１１に結合する。ゲート回
路９はその入力８および他の入力１２における特定論理
レベルの同時存在に応答して、その出力ｌＯに特定論理
レベルを発生させ、他の論理レベルの同時存在に応答し
て出力１０に他の論理レベルを発生させるよう形成する
。また、スイッチ手段２は出力１０における特定論理レ
ベルの存在に応答して閉状態をとり、他の論理レベルの
存在に応答して開状態をとるよう形成する。さらに、出
力３は遅延回路１３の形状の遅延手段を介してゲート回
路９の入力１２に結合し、出力３にあられれる信号を入
力１２に供給される前に時間Ｔだけ遅延させるようにす
る。

これまでに述べた第１図示回路配置の部分の作動は次の
とおりである。すなわち、スイッチ１の制御人カフにお
ける論理値゛０”および論理値“１°゛の存在はスイッ
チ１をそれぞれ開状態および閉状態に制御し、スイッチ
２の制御入力１１における論理値“０′”および論理値
“１”の存在はスイッチ２をそれぞれ閉状態および開状
態に制御するものとし、ゲート回路９はその双方の入力
８および１２に論理値“０”レベルが同時に存在すると
きその出力１０に論理値“０”が生成され、入力８およ
び１２の双方に論理値“１”が同時に存在するとき論理
値“１”が生成されるものとし、また、点４および５の
電位はそれぞれ論理値″１″および論理値“０”に対応
するものとする。出力３が最初論理値“１”の場合は、
スイッチ手段２は開状態で入力６には論理値“１”パル
スが供給され、スイッチ手段ｌは閉状態で、入力パルス
が存在する開閉状態を保持し、出力３を点５の電位、す
なわち、論理値“０”に引込み、この論理値“Ｏ”は遅
延回路１３を介して伝搬を始める。この伝搬論理値“０
”が遅延回路１３の出力１４に達する前に入力６におけ
る論理値“１”が終了する場合、すなわち、論理値“１
”パルスがＴより短いパルス持続時間を有する場合は、
スイッチ手段１が再度開状態となっても、スイッチ手段
２はさしあたり開状態のままとなり、ゲート回路９の入
力１２の論理レベルは論理値“１”を保持するので、ゲ
ート回路９はその出力１０に論理値“１″を生成し続け
る。

かくして、回路配置出力３は原則としてフロート（ｆｌ
ｏａｔ　）状態である。これはその大地への容量がその
点の電位を論理値“０”に保持するに充分な場合は、場
合によっては満足できるものである。

遅延回路１３を介して伝搬する論理値“０“レベルがつ
いに入力１２に達したとき、すなわち、入力６における
論理値“′１”のスタートから時間Ｔ経過後には、ゲー
ト回路９の双方の入力は論理値“０”となり、ゲート回
路９の出力ＩＯに論理値“０′が導出されるため、スイ
ッチ２は閉状態となり、出力３は点４の電位、すなわち
論理値“１”に引込まれる。このように、正味の結果と
して、回路配置出力３にはパルス持続時間Ｔの論理値“
０”パルスが生成されることになる。これに反して、遅
延回路１３を介して伝搬する論理値゛０”パルスが入力
６における論理値“１”の終了前にその出力１４に達す
る場合、すなわち、この論理値“１”パルスがＴより長
いパルス持続時間を有する場合には、当初スイッチ１お
よび２の状態、したがって回路配置出力３における電位
は不変のままであり、ゲート回路９０入力８における電
位は依然として論理値“１″であるので、ゲート回路９
はその出力１０に論理値“°１”を生成し続ける。かく
して、入力８は実際上ゲート回路９の抑止信号入力を構
成し、その上の論理値“１”は遅延回路１３の出力パル
スの出力１０への伝送を禁止する。かくして、入力６に
おける論理値“１”パルスがついに終わったときは、ゲ
ート回路９の双方の入力は論理値＃　Ｏｎとなるので、
スイッチ２は閉状態となり、出力３は論理値“１”に引
張る。したがって、この場合には、入力６における論理
値“１”パルスのそれに等しいパルス持続時間を有する
論理値“０”パルスが出力３に生成される。いずれの場
合にも、遅延回路１３を介して伝搬するパルスの終わり
にスイッチ２は再び開状態となるので、出力３は原則と
して再びフロート状態となり、これは前述のようにある
場合には満足できるものである。

出力３のフローティングが不所望の場合には、第１図に
点線で示す構成素子を配置するを可とする。これらの構
成素子はいずれも出力３に接続した入力１６および出力
１９ならびにそれぞれ回路配置入力６およびゲート回路
９の出力１０に接続した使用不能（ｄｉｓａｂｌｅ　）
制御信号入力１８および１９を具えたホールド回路１５
を含む。ホールド回路１５は、双方のスイッチ１および
２が開いているとき回路配置出力３に現に存在する任意
の論理レベルをホ−ルドし、スイッチ１および２のいず
れかが閉じているとき現に存在する論理レベルをホール
ドすることを不能にし、出力３を他の論理レベルに引入
れるよう構成し、配置する。かくすれば、スイッチ１が
閉状態のとき（制御入力１８への論理値°。

１“の供給に対応）回路は論理値”１”をホールドする
ことを不能にし、スイッチ２が閉状態のとき（制御入力
１９への論理値“０”の供給に対応）論理値“１０　Ｎ
をホールドすることを不能にする。

ホールド回路１５に対する可能な構成については第２図
に関して後述する。

第２図は第１図示実施例に僅かに変更を加えた第２実施
例の回路図を示すもので、その変更点は、（ａ）　　入
力６は、スイッチ手段ｌと同じく、この場合複数とし、
ゲート回路９の入力８に供給する信号を抽出するための
ＮＯＲゲートを配置したこと、 （ｂ）　　ゲート回路９をＮＡＮＤゲートとして実現し
たこと、すなわち、双方の入力が論理値“１”のときそ
れから論理値“０”を生成するようにしたこと、 （Ｃ）　　出力３からゲート回路９の入力１２への遅延
生成結合により論理反転を生じさせるようにしたこと（
付加的ＮＯＲゲートの配置と同様）である。第２図にお
いて、第１図示実施例と対応する構成素子に関しては可
能な限り同一符号数字を用いて表示しである。

第２図示回路は第１図の単一入力６の代わりに対の入力
６八および６Ｂを含み、これらをそれぞれ入力６Ａおよ
び６Ｂに対応し、第１図の単一第１スイッチ手段ｌの代
替物である第１制御可能スイッチ手段ＩＡおよびＩＢの
制御人カフＡおよび７Ｂに接続する。

前記第１スイッチ手段１八およびＩＢはｎ−チャネル絶
縁ゲート電界効果トランジスタ構造により構成し、これ
らのトランジスタ構造の（絶縁）ゲートにより制御人カ
フＡおよび７Ｂを構成する。トランジスタ構造ＩＡおよ
びＩＢのチャネルは出力３と論理レベル供給点５（大地
電位）間に並列に接続する。

同様に、他のスイッチ手段２をＰ−チャネル絶縁ゲート
電界効果トランジスタ構造により構成し、そのチャネル
を出力３と論理レベル供給点４　（ｖｏｗ）間に接続す
る。また、入力６Ａおよび６ＢはＮＯＲゲート２０の関
連入力および出力を介してゲート回路９の入力８および
ホールド回路１５の入力１８に結合する。

遅延回路１３は本質的にその容量構成素子をｎ−チャネ
ル絶縁ゲート電界効果トランジスタ構造２１および２２
により構成し、前記構造のチャネルを接地し、それらの
ゲートを非接地電極としたＲＣ積分回路である。また、
この場合、前記ＲＣ積分回路の抵抗構成素子はそれぞれ
可溶性リンク２５．２６および２７．・２８を介して出
力３を構造２１および２２のゲートに結合するようにし
た対の増幅器またはインバータ２３および２４の内部抵
抗により形成するようにする。前記リンク２５〜２８の
共通点は他のインバータ２９を介して回路１３の出力１
４に結合する。リンク２５〜２８は、リンク２５および
２６の１つもしくはリンク２７および２８の１つを溶か
すことにより回路１３により生ずる遅延Ｔをプログラム
可能にする機能を有する。また、構造２１および２２の
寸法、したがって容量は、トランジスタ構造、したがっ
て（ＣＭＯＳ　）インバータ２３および２４を構成する
実効抵抗と同様に相互に異なるを可とする。

ホールド回路工５は、それらのチャネルを端子４と出力
３間に直列に接続した対のＰ−チャネル絶縁ゲート電界
効果トランジスタ構造または制御可能スイッチ手段３１
．３２およびそれらのチャネルを端子５と出力３間に直
列に接続した対のｎ−チャネル絶縁ゲート電界効果トラ
ンジスタ構造またはスイッチ手段３３．３４を含み、構
造３２と３３の共通点によりホールド回路出力１７を構
成させる。構造３２および３４は事実上ＣＭＯＳインバ
ータを構成し、ホールド機能を達成する。これがため、
構造３２および３４のゲートには（ＣＭＯＳ）インバー
タ３５を介してホールド回路入力１６から給電するよう
にする。この場合、構造３１および３３を導電状態と仮
定したときは、出力３における電位が論理値“０”　（
はぼ大地電位）に等しい場合、構造３４は導電状態とな
るが、構造３２はカットオフ状態であるので、出力３は
論理値“０”にホールドされる。これに対して、出力３
における電位が論理値“１”　（はぼ■、電位）に等し
い場合は、構造３２は導電状態となり、構造３４はカッ
トオフ状態となるので、出力３は論理値“１”にホール
ドされる。トランジスタ構造３１および３３はある状況
のもと、特に、構造ＩＡ、　ＩＢまたは２の任意のもの
がその導電状態に制御されるとき、ホールド回路１５が
特定の論理レベルにホールドされることを不能にする機
能を有する。したがって、スイッチＩＡおよびＩＢのい
ずれかが導電状態に制御され、出力３に論理値“０”が
もたらされるとき、ＮＯＲゲート２０はホールド回路入
力１８に論理値“Ｏ”′を供給する。このレベルはイン
バータ３６により反転されて、トランジスタ構造３１の
ゲートに供給され、この構造をカットオフ状態とし、さ
もなければ、出力３を論理値“１′にホールドしようと
する現に導電状態のトランジスタ構造３２の作用を無効
にする。同様に、ＮＡＮＤゲート９が論理値“０”を生
成してトランジスタ構造１１を導電状態にすることによ
り出力３に論理値°゛１”がもたらされるとき、この論
理値“０”はホールド回路入力１９を介してトランジス
タ構造３３のゲートに供給されてこの構造をカットオフ
状態とし、さもなければ出力３を論理値″０”にホール
ドしようとする現に導電状態のトランジスタ構造３４の
作用を無効にする。

本発明の実施例には種々の変形が可能であること明らか
である０例えば、第２図示配置における入カフの数を対
応するトランジスタ１およびＮＯＲゲート２０への入力
とともに随意に拡張することもできる。また、第２図の
ゲート９および２ｏならびにインバータ２３．２４．２
７．２８．３５および３６を一般のＣＭＯ５回路により
構成できること勿論である。

さきに暗示したように、上述の実施例ならびに例えば簡
単な単安定マルチバイブレークおよび１つの入力端子を
ＯＲゲートの一方の入力に直接結合し、マルチパイプレ
ークを介して他の入力に結合するようにしたＯＲゲート
の組合せのような同じ入／出力関係を有する可能な選択
を半導体メモリ集積回路内のアドレス−変更−活性化等
化パルス発生器（ａｄｄｒｅｓｓ−ｃｈａｎｇｅ−ａｃ
ｔｉｖａｔｅｄ　ｅｑｕａｌｉｚａｔｉｏｎｐｕｌｓｅ
　ｇｅｎｅｒａｔｏｒ　）として使用することもできる
。

このような回路は、慣例的に関連の２進アドレスワード
を並列アドレス入力に供給することにより、それらの記
憶情報のデータ出力への伝達のため、個別に選択可能と
した複数の（マルチビットを可とする）情報記憶場所を
含む。したがって、このような集積回路は並列アドレス
入力の各ビット　ラインに対応し、該ビット　ラインに
接続した入力を有するアドレス　ビット転移検出回路を
具えるを可とする。この種検出回路の各々は、その入力
に供給されるアドレス　ビットが変化するごとに所定の
パルス持続時間を有する出力パルスを生成するよう構成
する。これらの検出回路の出力は、例えば、（検出回路
の出力パルスの極性および第１図示回路が対応する入力
６における転移のセンスに従属して）関連の入力および
ＯＲ，ＮＯＲ。

ＡＮＤまたはＮＡＮＤゲートを介して第１図示回路配置
の入力６に結合し、任意のゲート入力に供給されるアド
レス転移検出出力パルスにより第１図示回路配置をトリ
ガして最小のパルス持続時間Ｔを有し、パルス持続時間
の終了時に検出器出力パルスが存在する場合、最後の検
出器出力パルスの後縁部に同期して出力パルスの終結が
延期されるような出力パルスを生成するようにするを可
とする。

他の可能性は（入力６およびＮＯＲゲート２０への入力
を適当に選定して）トランジスタｌを各アドレス　ビッ
ト転移検出器に対応させた第２図の回路配置を与え、各
検出器出力パルスを正方向パルスとなるよう配置し、か
つ各検出回路の出力をそれに対応する入力６に接続する
ことである。いずれの場合にも、回路配置出力パルスは
、例えば、アドレスされた記憶場所からメモリのデータ
出力への差動データ通路の２つのライン間またはアドレ
スされた記憶場所からデータ出力への単一終端（ｓ　ｉ
ｎｇｌｅ−ｅｎｄｅｄ　）データ通路の単一ラインと電
圧規準点間に接続したトランジスタを導電状態にし、入
力されるアドレスの各変化に応じてこのライン上の電位
が適当に始まるようにするため使用することができる。

またあるいはさらに、回路配置出力は、例えば、この通
路内に含まれる増幅器の作動を制御するようなデータ通
路に対する他の制御目的のために使用することもできる
。

本発明は本明細書に記載の実施例に限定されるものでな
く、本発明は他の変形をも包含するものである。

【図面の簡単な説明】

第１図は本発明回路の第１実施例のブロック図、第２図
は本発明回路の第２実施例のブロック図である。 １、１４．１Ｂ、　　２・・・スイッチ手段３・・・出
力 ４．５・・・供給点 ６、６Ａ、　６Ｂ・・・入力 フ、７＾、　７Ｂ、　１１・・・制御入力９・・・ゲー
ト回路（信号伝送抑止手段）１３・・・遅延回路 １５・・・ホールド回路 ２０・・・ＮＯＲゲート ２１、２２．３３．３４・・・ｎチャネル絶縁ゲート電
界効果トランジスタ構造 ２３、２４．２９．３５．３６・・・インバータ２５、
２６．２７．２８・・・可溶性リンク３１、３２・・・
ｐチャネル絶縁ゲート電界効果トランジスタ構造

Claims (1)

1. 【特許請求の範囲】 １、入力における信号の第１論理レベルから第２論理レ
   ベルへの転移により最小パルス持続時間Ｔを有する出力
   パルスを生成するようトリガ可能に形成したパルス発生
   回路において、パルス持続時間Ｔの終了時に該入力に該
   第 ２論理レベルが存在する場合、入力信号の第２論理レベ
   ルへの後続する任意の転移と同期して出力パルスの終結
   を延期させるよう該回路を構成したことを特徴とするパ
   ルス発生回路。 ２、回路出力とそれぞれ第１および第２供給点との間に
   配置した第１および第２の制御可能スイッチ手段と、該
   入力にそれぞれ第２および第１論理レベルが存在すると
   き、該第１スイッチ手段を閉状態および開状態にするた
   めの回路入力から該第１スイッチ手段の制御入力に至る
   結合と、該回路出力における出力パルスの発生に応じて
   該第２スイッチ手段を閉状態にすることにより該出力パ
   ルスを終結させるための回路出力から該第２スイッチ手
   段の制御入力に至る信号通路で、最小パルス持続時間Ｔ
   を与えるための遅延手段ならびに信号伝送抑止手段をこ
   の順序で配置するようにしたものとを含み、さらに該回
   路入力における第２論理レベルが存在するとき、該抑止
   手段を作動させるため回路入力から該抑止手段に至る結
   合を設けるようにしたことを特徴とする請求項１記載の
   回路。 ３、該出力パルスの存在しない間に転移が生ずる場合、
   その複数の任意の入力における信号の第１論理レベルか
   ら第２論理レベルへの転移により最小パルス持続時間Ｔ
   の出力パルスを生成するようトリガ可能に形成したパル
   ス発生回路において、パルス持続時間Ｔの終了時に任意
   の該入力に該第２論理レベルが存在する場合、その転移
   の結果、第２論理レベルが該任意の入力に存在しないよ
   うにした場合、該任意の入力における信号の第１論理レ
   ベルへの後続する任意の転移と同期して出力パルスの終
   結を延期させるよう該回路を構成したことを特徴とする
   パルス発生回路。 ４、その出力を該回路の入力に接続した（Ｎ）ＯＲゲー
   トまたは（Ｎ）ＡＮＤゲートとともに請求項１または２
   に記載の回路を具えた請求項３記載の回路。 ５、複数の各入力に対応する関連の第１制御可能スイッ
   チ手段で、回路出力と第１供給点間に並列に配置したも
   のと、関連の入力にそれぞれ第２および第１論理レベル
   が存在するとき該第１スイッチ手段を閉状態および開状
   態にするため、該各入力からその対応する第１スイッチ
   手段の制御入力に至る結合と、該回路出力および第２供
   給点間に配置した第２制御可能スイッチ手段と、該回路
   出力における出力パルスの発生に応じて該第２スイッチ
   手段を閉じることにより該出力パルスを終結させるため
   の回路出力から該第２スイッチ手段の制御入力に至る信
   号通路とを含み、該信号通路内に最小パルス持続時間Ｔ
   を与えるための遅延手段ならびに信号伝送抑止手段をこ
   の順序で配置するとともに、任意の回路入力に第２論理
   レベルが存在するとき、該抑止手段を作動させるため回
   路入力の各々から該抑止手段に至る結合を与えるように
   したことを特徴とする請求項３記載の回路。 ６、すべての該制御可能スイッチ手段が閉状態のとき、
   回路出力に現に存在する論理レベルをホールドするため
   のホールド回路を具えたことを特徴とする請求項２、４
   または５に記載の回路。 ７、該ホールド回路は第１および第２インバータの縦統
   配置を含み、該第２インバータの出力および該第１イン
   バータの入力を回路出力に接続したことを特徴とする請
   求項６記載の回路。 ８、該任意の制御可能スイッチ手段が閉状態で、回路出
   力を他の論理レベルに引張るとき、該ホールド回路が回
   路出力に現に存在する論理レベルをホールドすることを
   不能にする不能手段を含み、さらに該不能手段を制御す
   るため、該使用抑止手段の出力および回路の該各入力か
   ら該不能手段に至る結合を与えるようにしたことを特徴
   とする請求項７記載の回路。 ９、該不能手段は第２インバータを介しての回路出力か
   ら第１供給点への電流通路内に配置した第１導電形式の
   トランジスタと、第２インバータを介しての回路出力か
   ら第２供給点への電流通路内に配置した第２導電形式の
   トランジスタと、該抑止手段の出力から第１導電形式の
   トランジスタの制御入力に至る結合と、回路の該各入力
   から第２導電形式のトランジスタの制御入力に至る結合
   とを含むことを特徴とする請求項８記載の回路。 １０、該遅延手段は該信号通路内に配置した複数の増幅
   器の並列結合および該増幅器の出力において該信号遍路
   と並列に接続した複数の容量素子の並列結合を含み、増
   幅器出力および容量素子のノードへの接続を該増幅器出
   力の共通点により構成し、該容量素子をプログラム可能
   としたことを特徴とする請求項２、４および５ないし９
   のいずれか１項に記載の回路。 １１、該第１制御可能スイッチ手段の各々は第１導電形
   式の電界効果トランジスタを含み、該第２制御可能スイ
   ッチ手段は第２導電形式の電界効果トランジスタを含む
   ことを特徴とする請求項２、４および５ないし１０のい
   ずれか１項に記載の回路。 １２、並列アドレス入力およびデータ出力を有し、関連
   の２進アドレスワードを該並列アドレ ス入力に供給することにより、それらの記憶情報を該デ
   ータ出力に伝達するための選択可能な複数の情報記憶場
   所を含むほか、その入力を該並列アドレス入力の各ビッ
   トライン に接続した関連のアドレスビット転移検出 回路およびパルス発生器を含み、該ビット ラインに供給されるアドレスビットの変化 に応じて、新しく選択された記憶場所からデータ出力へ
   のデータ通路に対する制御パルスを生成するため該アド
   レスビット転移検出 回路の出力を該パルス発生器に結合するよう形成したメ
   モリ回路において、該パルス発生器は請求項３ないし１
   ２のいずれか１項に記載の回路を含むことを特徴とする
   メモリ回路。 １３、該データ通路上に電位を開始するよう該制御パル
   スを配置したことを特徴とする請求項１２記載の回路。