KR940004955A - 반도체 소자의 입력 전이 검출회로 - Google Patents

반도체 소자의 입력 전이 검출회로 Download PDF

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Abstract

다수의 입력단자들에서의 논리신호들의 전이상태를 검출하는 회로에 관한 것으로서, 본 회로는 입력단자에서의 논리신호의 전이시에 펄스를 발생시키도록 각각의 입력단자에 연결된 전이 검출블럭과, 각각의 전이 검출블럭에 연결되어 전이 검출블럭의 출력들로 부터 결합된 논리신호를 발생시키는 오아 논리 블럭과, 세트/리셋 입력노드와 출력노드를 갖는 래치회로로 구성되며, 세트 입력노드는 오아 논리블럭에 연결되어 세트 입력노드 상의 결합된 논리신호에 응답하여 출력노드가 제1논리상태로 부터 제2논리상태로 전이되도록 한다. 본 회로는 또한 오아논리블럭에 연결되고 리셋 입력노드에 연결된 지연유니트를 갖고 있어서, 래치의 출력노드를 제2논리상태로 전이시키므로, 입력단자에서의 논리신호 전이에 응답하여 출력노드에서 펄스가 발생되며, 펄스폭은 지연유니트에 의해 제어된다.

Description

반도체 소자의 입력 전이 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 실시예를 도시한 블럭도,
제3도는 제2도의 에지 검출기와 퍼릇 발생기 블럭 및 오아(OR)게이트의 상세한 회로도.

Claims (24)

  1. 다수의 입력 단자들에서의 논리 신호들의 전이 상태를 검출하기 위한 회로에 있어서, 상기 입력 단자에서의 논리신호의 전이시에 펄스를 발생시키기 위하여 상기 다수의 입력 단자들 각각에 연결되는 수단, 상기 펄스 발생수단으로 부터 결합된 논리 신호를 발생시키도록 상기 펄스 발생수단에 연결된 수단, 제1 및 제2입력노드와 출력 노드를 갖되, 제1입력노드는 상기 결합된 논리 신호 발생수단에 연결되고, 상기 출력노드는 상기 제1입력노드상의 상기 결합된 논리신호에 응답하여 제2논리상태로 부터 제1논리 상태로 전이하도록 되어진 쌍안정 논리 유니트및, 상기 결합된 논리신호 발생수단 및 상기 쌍안경 논리 유니트의 상기 제2입력노드에 연결되어, 상기 제2입력노드로 입력되는 상기 결합된 논리 신호를 지연시키되, 상기 쌍안경 논리 유니트의 상기 출력노드는 상기 제2입력노드로 입력되는 상기 결합된 논리 신호를 지연시키되, 상기 쌍안경 논리 유니트의 상기 출력노드는 상기 제2입력노드 상의 상기 결합된 논리 신호에 응답하여 상기 제2논리 상태로 전환되도록 전환되도록 하는 지연유니트로 구성되어, 상기 다수의 입력단자들에서의 논리 신호 전이에 응답하여 상기 출력노드에서 펄스가 발생되고, 상기 펄스는 상기 지연 유니트에 의해 제어되는 폭을 갖는 것을 특지으로 하는 입력 전이 검출회로.
  2. 제1항에 있어서, 상기 쌍안경 논리 유니트가 세트-리셋 래치로 구성되는 것을 특징으로 하는 입력 전이검출회로.
  3. 제1항에 있어서, 상기 펄스 발생수단이, 두 전원중의 제1전원에 약하게 결합된 출력노드, 제1분기 출력노드를 갖되, 제1분기 출력노드는 상기 입력단자 상의 신호의 제1논리 상태에 응답하여 상기 제1전원에 연결되고, 상기 입력단자 상의 상기 신호의 제2논리상태에 응답하여 제2전원에 염결되도록, 상기 입력단자에 연결되는 제1회로 분기, 제2분기 출력노드를 갖되, 상기 제2분기 출력노드는 상기 입력단자 상의 상기 신호의 상기 제1논리상태에 응답하여 상기 제1전원에 연결되도록 상기 입력단자에 연결된 제2회로 분기 및, 각각 게이트를 갖고 있고, 상기 출력노드와 상기 제2전원 사이에 직렬로 연결된 제1 및 제2MOS 트랜지스터들로 구성되되, 상기 제1및 제2분기 출력노드들은 상기 입력단자에서의 사기 제1논리상태의 전이에 응답하여 상기 제1및 제2분기중의 하나에 비해 설정된 크기만큼 지연되어 그들 각각의 전원에 접속되고, 상기 제1 MOS 트랜지스터의 게이트는 상기 제1분기 출력노드에 연결되고, 상기 제2 MOS 트랜지스터의 게이트는 상기 제21ㅜㄴ기 출력노드에 연결되며, 상기 제1및 제2 MOS 트랜지스터들은 상기 입력단자에서의 상기 제1논리상태의 전이시에 동시에 턴-온 되도록 되어 있어, 상기 출력노드는 상기 전이시에 순간적으로 상기 제2전원으로 전이되어 펄스를 발생시키는 것을 특징으로 하는 입력 전이 검출회로.
  4. 제3항에 있어서, 각각의 회로 분기는 상기 제1및 제2전원 사이에 저항 및 캐패시터 성분을 갖는 직렬패스에 연결되어 있는 한쌍의 스위칭 트랜지스터들로 구성되고, 상기 각각의 스위칭 트랜지스터들은 상기 입력단자에 연결된 게이트를 갖고 있고, 상기 출력노드는 상기 직렬패스에 연결되는 것을 특징으로 하는 입력 전이 검출회로.
  5. 제4항에 있어서, 상기 스위칭 트랜지스터 쌍이 상기 제1전원에 연결된 소오스를 갖는 PMOS 트랜지스터와 상기 제2전원에 연결된 소오스를 갖는 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  6. 제4항에 있어서, 상기 저항소자는 상기 직렬패스에 연결된 소오스 및 드레인을 갖는 하나 이상의 MOS 트랜지스터로 구성되며, 상기 MOS 트랜지스터가 턴-온 되도록 게이트가 전원에 연결되어 있는 것을 특징으로 하는 입력 전이 검출회로.
  7. 제4항에 있어서, 상기 캐패시터 소자가 상기 전원중의 하나에 소오스 및 드레인이 연결되고 게이트가 상기 직렬패스에 접속되는 적어도 하나 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  8. 제1항에 있어서, 상기 지연유니트가, 입력노드 및 출력노드를 갖는 제1스위칭 분기회로, 각각 상기 입력노드에 연결된 게이트를 가지며, 상기 제1 및 제2전원 사이에 캐패시터 소자에 직렬패스로 연결되는 다수의 스위칭 트랜지스터 및 상기 제1전원에 연결된 소오스와 상기 출력노드에 연결된 드레인을 가즌ㄴ 제1스위칭 트랜지스터로 구성되고, 상기 잔여 스위칭 트랜지스터 중의 적어도 하나는 상기 제1스위칭 트랜지스터에 대해 보족적으로 턴-온될때 고도의 저항을 갖게 되어 상기 출력노드가 RC시정소를 가지고 상기 제2전원에 결합되는 것을 특징으로 하는 입력 전이 검출회로.
  9. 제8항에 있어서, 상기 잔여 스위칭 트랜지스터의 모두가 상기 제1스위칭 트랜지스터에 대해 보족적으로 턴-온될 시에 고도의 저항을 갖는 것을 특징으로 하는 입력전이 검출회로.
  10. 제9항에 있어서, 상기 제1스위칭 트랜지스터는 NMOS 트랜지스터로 구성되고 상기 잔여 스위칭 트랜지스터는 PMO 트랜지스터들로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  11. 제1항에 있어서, 상기 지연유니트가 입력노드 및 출력노드를 갖는 제2스위칭 분기회로로 구성되고, 상기 분기회로는 각각 상기 제1및 제2전원 중의 하나에 각각 연결되는 소오스와, 저항 및 캐패시터 소자를 갖는 직렬패스 내에서 다른 스위칭 트랜지스터의 드레인에 연결되는 드레인과, 상기 입력노드에 연결되는 게이트를 갖는 한쌍의 제1보족 스위칭 트랜지스터 및 상기 제1 및 제2전원 사이에서 사익 출력노드 및 결합소자를 갖는 직렬패스내에서 연결되는 한쌍의 제2보족 스위칭 트랜지스터들로 구성되고, 상기 결합소자는 상기 출력노드를 상기 제2전원에 약하게 연결시키며, 상기 스위칭 트랜지스터들 중의 하나는 상기 보족 스위칭 트랜지스터들 중의 하나의 게이트에 연결된 게이트를 가지고, 상기 스위칭 트랜지스터들중의 다른 트랜지스터는 상기 보족 스위칭 트랜지스터의 상기 드레인에 연결된 게이트를 갖고 있어, 상기 한쌍의 제2스위칭 트랜지스터들이 상기 입력노드에서의 제1논리상태의 전이시에 동시에 공히 턴-온 되어, 상기 출력노드가 전이시에 상기 제1전원에 순간적으로 연결되어 펄스를 발생시키는 것을 특징으로 하는 입력 전이 검출회로.
  12. 제11항에 있어서, 상기 보족 스위칭 트랜지스터 쌍이 상기 제2전원에 연결된 소오스를 갖는 PMOS 트랜지스터와 상기 제1전원에 연결된 소오스를 갖는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  13. 제12항에 있어서, 상기 저항소자가 소오스 및 드레인이 상기 직렬패스에 연결되고 게이트가 전원에 연결된 저겅도 하나의 MOS 트랜지스터로 구성되어 있어서, 상기 MOS 트랜지서트로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  14. 제12항에 있어서, 상기 캐패시터 소자가 소오스 및 드레인이 상기 전원 중의 하나에 접속되고, 게이트가 상기 직렬채스에 연결되는 저겅도 하나의 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  15. 제12항에 있어서, 상기 제2스위칭 트랜지스터 쌍이 NMOS트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  16. 입력단자에서의 신호의 논리상태의 전이를 검출하기 위한 회로에 있어서, 두개의 정원중의 제1전원에 약하게 결합된 출력다낮, 제1분기 출력노드를 갖되 상기 제1분기 출력노드는 상기 입력단자 상의 신호의 제1논리상태에 응답하여 상기 제1전원에 연결되고 상기 입력단자 상의 상기 신호의 제2논리상태에 응답하여 제2전원에 연결되도록 되어진, 상기 입력단자에 연결되는 제1회로분기, 제2분기 출력노드를 갖되 상기 제2분기 출력노드는 상기 입력단자 상의 상기 신호의 상기 제1논리상태에 응답하여 상기 제2전원에 연결되고 상기 입력단자 사으이 상기 신호의 제2논리상태에 응답하여 상기 제1전원에 연결되도록 하는 상기 입력단자에 연결된 제2회로분기 및, 각각 게이트를 갖고 있고 상기 출력단자와 상기 제2전원 사이에 직렬로 연결된 제1 및 제2 MOS 트랜지스터들로 구성되되, 상기 제1및 제2분기 출력노드들은 상기 입력단자에서의 상기 제1논리상태의 전이에 응답하여 상기 제1및 제2분기중의 하나에 비해 설정된 크기반큼 지연되어 그들 각각의 전원에 접속되고, 상기 제1MOS 트랜지스터의 게이트는 상기 제1분기 출력노드에 연결되고, 상기 제2MOS 트랜지스터의 게이트는 사익 제21기 출력노드에 연결되며, 상기 제1 및 제2 MOS 트랜지스터들은 상기 입력단자에서의 상기 제1논리상태의 전이시에 동시에 톤-온되도록 되어 있어, 상기 출력단자는 상기 전이시에 순간적으로 상기 제2전원으로 전이되어 펄스를 발생시키는 것을 특징으로 하는 입력 전이 검출회로.
  17. 제16항에 있어서, 각각의 회로분기는 상기 제1 및 제2전원사이에서 저항 및 캐패시터들을 갖는 직렬패스에 연결되는 한쌍의 스위칭 트랜지스터들로 구성되고, 상기 각각의 스위칭 트랜지스터들은 상기 입력단자에 염결된 게이트를 갖고 있고, 상기 출력노드는 상기 직렬패스에 연결되는 것을 특징으로 하는 입력 전이 검출회로.
  18. 제17항에 있어서, 상기 스위칭 트랜지스터 쌍이 상기 제1전원에 연결된 소오스를 갖는 PMOS트랜지스터와 상기 제2전원에 연결된 소오스를 갖는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  19. 제17항에 있어서, 상기 저항소자가 소오스 및 드레이닝 상기 직렬패스에 연결되고, 게이트가 전원에 연결되어 있어서, 턴-온되어 있는 하나 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  20. 내용없음.
  21. 입력단자에서의 신호의 논리상태의 전이를 검출하기 위한 회로에 있어서, 제1전원에 약하게 접속되어 있는 출력단자와, 상기 제1및 제2전원사이에 저항 및 캐패시터 소자를 갖는 직렬패스 내에 연결되고, 그 각각은 상기 입력단자엥 ㅕㄴ결되는 게이트와, 상기 입력단자 상의 상기 신호의 제1논리상태에 응답하여 상기 제2전원에 연결되고 상기 입력단자 상의 상기 신호의 제2논리상태에 응답하여 상기 제1전원에 접속된 사익 직렬패스에 연결되는 출력노드를 갖되, 상기 접속노드와 전원사이의 연결은 상기 입력단자에서의 상기 제1논리상태로의 전이에 응답하는 상기 저항 및 캐패시터 소자엥 의해 설정된 크기반큼 지연되도록 하는 한쌍의 스위칭 트랜지스터 및 각각 게이트를 가지며 상기 출력단자와 상기 제2전원사이에서 연결된 제1및 제2 MOS 트랜지스털들로 구성되도, 상기 제1MOS 트랜지스터의 게이튼ㄴ 사익 입력단자에 연결되고, 상기 제2MOS 트랜지스터의 게이트는 상기 노드에 연결되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 입력단자에서의 상기 제1논리상태로의 전이시에 동시에 턴-온되므로, 상기 출력신호가 상기 전이시에 상기 제2전원으로 순간적으로 전이되어 펄스를 발생시키는 것을 특징으로 하는 입력 전이 검출회로.
  22. 제21항에 있어서, 상기 스위칭 트랜지스터 쌍이, 상기 제1전원에 연결된 소오스를 갖는 PMOS 트랜지스터와 상기 제2전원에 연결된 소오스를 갖는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  23. 제21항에 있어서, 상기 저항소자가, 소오스 및 드레인이 상기 직렬패스에 연결되고, 게이트가 전원에 연결되어 있어서, 턴-온되어 있는 하나 이상의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력 전이 검출회로.
  24. 제21항에 있어서, 상기 캐패시터 소자가 소오스 및 드레인이 상기 전원중의 하나에 연결되고 게이트가 상기 직렬채스에 연결되어 있는 적어도 하나의 MOS 트랜지스터로 구성되는 것을 특징으로 하는 입력전이 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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