JP3820559B2 - 半導体装置のモードレジスターセット回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の動作モードを設定するモードレジスタセット回路に関する。
【０００２】
【従来の技術】
半導体装置は、要求される機能の多様化に伴って様々な動作モードを実現することができるように設計されている。例えば、同期式のようなDRAM半導体装置は、様々な動作モードを設定するためにモードレジスターセット回路を具備している。
図1は、従来の半導体装置のモードレジスターセット回路の回路図である。図1に示すように、従来の半導体装置のモードレジスターセット回路は、アドレス入力バッファ101、モードレジスター103、モードレジスターセット信号発生器105及びモードレジスターセット信号遅延部107を具備する。
【０００３】
アドレス入力バッファ101は、外部からアドレス信号Aiを入力し、該アドレス信号Aiの電圧レベルを半導体装置に適した電圧レベルに変換してモードレジスター103に印加する。
【０００４】
モードレジスターセット信号発生器105は、外部から制御信号（例えばストローブ信号）S1、S2、S3を入力し、これに基づいてモードレジスターセット信号(MRSET)を発生してモードレジスター103に印加する。制御信号S1、S2、S3は、モードレジスター103を制御するために特別に用いられる信号である。
【０００５】
モードレジスターセット信号遅延部107は、モードレジスターセット信号(MRSET)を所定時間遅延させた遅延モードレジスターセット信号(MRSET_D)をモードレジスター103に印加する。
【０００６】
モードレジスター103は、電圧レベルが変換されたアドレス信号Aiを入力し、モードレジスターセット信号(MRSET)と遅延モードレジスターセット信号(MRSET_D)に応答してモード信号(PMODEi)を発生する。モードレジスター103は、伝送ゲート111及び112、シフトレジスター121及び122、並びにインバータ131を具備する。この構成により、モードレジスター103は、モードレジスターセット信号(MRSET)と遅延モードレジスターセット信号(MRSET_D)が共にＨレベルに活性化される場合にモード信号(PMODEi)を発生する。
前述したように、従来のモードレジスターセット回路は、外部から制御信号S1、S2、S3を入力する。このような制御信号S1、S2、S3は、半導体装置の正常動作自体（モードの設定以外）とは関係ない。使用者は、モード信号(PMODEi)を発生するために、正常動作のための制御信号以外に制御信号S1、S2、S3を設定する必要があるため、モードレジスターセット回路を使用する上で負担が発生する。また、制御信号S1、S2、S3のための設計も必要である。
【０００７】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、例えば、付加的な制御信号を使用せずに電源電圧を利用する半導体装置のモードレジスターセット回路を提供することにある。
本発明が解決しようとする他の技術的課題は、前記モードレジスターセット回路に好適なモード設定方法を提供することにある。
【課題を解決するための手段】
前記の技術的課題を達成するため、本発明に係る半導体装置は、アドレス信号レベル感知部、電源電圧感知部、論理ゲート及びラッチ部を備える。
【０００８】
前記アドレス信号レベル感知部は、モードに関する情報を示す入力信号を入力し、例えば、前記入力信号の電圧レベルが正常動作時の前記入力信号の電圧レベルと異なる場合（例えば、正常動作時の前記入力信号よりも所定レベル以上高い場合）にみ前記入力信号をレベル感知信号として伝送する。前記電源電圧感知部は、例えば、電源電圧が所定レベル以下の場合に活性化される電源電圧感知信号を出力する。前記論理ゲートは、前記電源電圧感知信号及び前記レベル感知信号に応答してモード信号を発生する。前記ラッチ部は、前記モード信号をラッチする。
【０００９】
前記の他の技術的な課題を解決するため、本発明に係る動作モード設定方法は、半導体装置の動作モードを設定するためのモードレジスターセット回路の動作モード設定方法であって、正常動作時と異なる電圧レベル（例えば、正常動作時よりも所定レベル以上高い入力信号）を入力する入力信号の入力段階と、前記入力信号を入力してモード信号を発生するモード信号の発生段階と、電源電圧を印加して前記入力信号の入力を遮断する電源電圧の入力段階とを具備する。
【００１０】
本発明によれば、例えば、モード設定のための付加的な制御信号を設ける必要がなくなる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１２】
図2は、本発明の好適な実施の形態に係る半導体装置のモードレジスターセット回路の回路図である。図2に示すように、本発明の好適な実施の形態に係るモードレジスターセット回路は、アドレス信号レベル感知部201、電源電圧感知部203、論理ゲート205及びラッチ部207を具備する。
【００１３】
アドレス信号レベル感知部201は、半導体装置の動作モードを設定する際に該動作モードを設定するための情報が一時的に印加される入力信号、例えばアドレス信号Aiを入力し、該入力信号Aiの電圧レベルが正常動作時の入力信号Aiの電位より所定レベルだけ高い場合にのみ、その出力信号Ai'をＨレベルにする。例えば、正常動作時の入力信号Aiの電圧レベルが4ボルトであるとすると、アドレス信号レベル感知部201は、例えば、該入力信号Aiが8ボルトである場合は、その出力信号であるレベル感知信号Ai'をＨレベルとし、該入力信号Aiが3ボルトである場合は、その出力信号であるレベル感知信号Ai'をＬレベルにする。
【００１４】
電源電圧感知部203は、電源電圧Vccが所定レベル以下である場合は、その出力信号である電源電圧感知信号VCCHBをＨレベルに非活性化し、電源電圧Vccが所定レベル以上である場合は、電源電圧感知信号VCCHBをＬレベルに活性化する。
【００１５】
論理ゲート205は、電源電圧感知信号VCCHBとレベル感知信号Ai'とに応答して、半導体装置の動作モードを示すモード信号PMODEi'を発生する。この例では、論理ゲート205は、電源電圧Vccが所定レベル以下の場合に、アドレス信号レベル感知部201から出力されるレベル感知信号Ai'がＨレベルであれば、モード信号PMODEi'をＬレベルに活性化する。
【００１６】
ラッチ部207は、論理ゲート205から出力されるモード信号PMODEi'をラッチすると共にそれを反転したモード信号PMODEiを出力する。例えば、論理ゲート205の出力がＨレベルであれば、モード信号PMODEiはＬレベルになり、論理ゲート205の出力がＬレベルであれば、モード信号PMODEiはＨレベルになる。ラッチ部207は、論理ゲート205からの出力が中断された場合（例えば、フローティング状態になった場合）においても、継続してモード信号PMODEiを出力する。
【００１７】
図3は、図2に示すアドレス信号レベル感知部201の構成例を示す回路図である。図3に示すアドレス信号レベル感知部201は、第1乃至第4PMOSトランジスタ301乃至304を具備する。
【００１８】
第1乃至第4PMOSトランジスタ301乃至304は、直列に連結され、各々のゲートとドレインが連結されている。従って、第1乃至第4PMOSトランジスタ301乃至304は、4個のダイオードが直列に連結された構成と同様の機能を有する。
【００１９】
第1PMOSトランジスタ301に印加される入力信号Aiは、第1乃至第4PMOSトランジスタ301乃至304を通過しながら、そのハイ電圧レベルが所定レベルだけ低くなる。即ち、入力信号Aiは、第1乃至第4PMOSトランジスタ301乃至304を通過しながら、１つのPMOSトランジスタのスレショルド電圧の整数倍だけ電圧レベルが低くなる。例えば、アドレス信号レベル感知部201に入力される入力信号Aiの電圧レベルが8ボルトであるとすると、アドレス信号レベル感知部201から出力されるレベル感知信号Ai'の電圧レベルは（１）式で示される。
【００２０】
Ai'=8−4Vtp=5.2[V] ・・・（１）
ここで、Vtpは、第1乃至第4PMOSトランジスタ301乃至304のスレショルド電圧であって、上記の計算では0.7ボルトであるものと仮定している。
【００２１】
モード信号PMODEiを発生させるため、即ち、モード信号PMODEiをＨレベルにするためには、入力信号Aiの電圧レベルは、（２）式の条件を満足する必要がある。
【００２２】
Ai≧Vtr+4Vtp ・・・（２）
ここで、Vtrは、論理ゲート205に備わるNANDゲート(図5の521)のトリップポイントである。例えば、Vtrは1.5ボルトである。Vtrが1.5ボルトで、Vtpが0.7ボルトであるとすると、モード信号PMODEiが発生させるためには、入力信号Aiは4.3ボルト以上である必要がある。
【００２３】
このように、入力信号Aiの電圧レベルを正常動作時の入力信号Aiの電圧レベルより所定レベルだけ高くすることによって、モード信号PMODEiを発生させることができる。従って、半導体装置が正常動作時に、入力信号Aiによってモード信号PMODEiが発生されることを防止することができる。
【００２４】
入力信号Aiが正常動作電圧レベル（例えば3ボルト）まで低くなると、第1乃至第4PMOSトランジスタ301乃至304は、該入力信号Aiに対して逆方向ダイオード特性を示すので、アドレス信号レベル感知部201の出力はＬレベル（例えば0.2ボルト程度）になる。
【００２５】
図4は、図2に示す電源電圧感知部203の構成例を示す回路図である。図4に示す電源電圧感知部203は、PMOSトランジスタ411、ダイオード421、抵抗431、キャパシタ441、インバータチェーン451及びインバータ461を具備する。
PMOSトランジスタ411は、ソースに電源電圧Vccが印加され、ゲートは接地され、ドレインはダイオード421に連結されている。PMOSトランジスタ411は、ゲートが接地されているので常にターンオンされている。従って、電源電圧Vccは、PMOSトランジスタ411のスレショルド電圧だけ降下してダイオード421に印加される。ダイオード421に印加された電圧は、ダイオード421を通過しながらダイオード421のビルトイン電圧だけ降下された後に、抵抗431とキャパシタ441に印加される。
【００２６】
キャパシタ441はこの電圧により充電され、キャパシタ441に充電された電圧は、インバータチェーン451によりバッファリングされた後にインバータ461に印加される。インバータチェーン451は、偶数個のインバータより構成される。
【００２７】
インバータ461は、インバータチェーン451の出力がゲートに入力されるPMOSトランジスタ412及びNMOSトランジスタ413、並びにNMOSトランジスタ413と接地端GNDとの間に連結された抵抗434よりなり、PMOSトランジスタ411に電源電圧Vccが印加される。
【００２８】
インバータチェーン451から出力される電圧がＬレベルであれば、インバータ461のPMOSトランジスタ412がターンオンされるので、インバータ461の出力、即ち電源電圧感知部203の出力はＨレベルになる。一方、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461のNMOSトランジスタ413がターンオンされ、NMOSトランジスタ413から出力される電流は抵抗434を通じて接地端GNDに流れる。従って、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461の出力、即ち、電源電圧感知部203の出力は、抵抗434により所定時間だけ遅延されてＬレベルになる。
【００２９】
図5は、図2に示す論理ゲート205の構成例を示す回路図である。図5に示す論理ゲート205は、否定論理積ゲート、即ちNANDゲート521、スイッチング手段、即ち伝送ゲート531、及び他のスイッチング手段、即ちNMOSトランジスタ511を具備する。
【００３０】
NMOSトランジスタ511は、ゲートに電源電圧Vccが印加され、NANDゲート521の一方の入力端と接地端GNDとの間に連結される。NMOSトランジスタ511は、電源電圧Vccが印加される間は常にターンオン状態である。従って、NMOSトランジスタ511は、NANDゲート521の一方の入力端にＨレベルの 電圧が印加されない時、及び何の電圧も印加されない時に、NANDゲート521の一方の入力端を接地させる機能を有する。即ち、NMOSトランジスタ511は、NANDゲート521の一方の入力端がフローティング状態になることを防止する。従って、NMOSトランジスタ511としては、小さなサイズのNMOSトランジスタが好適である。
【００３１】
NANDゲート521は、電源電圧感知信号VCCHBとアドレス信号レベル感知部201の出力（レベル感知信号Ai'）の少なくとも一方がＬレベルであれば、Ｈレベルの電圧を出力し、電源電圧感知信号VCCHBとアドレス信号レベル感知部201の出力の双方がＨレベルであればＬレベルの電圧を出力する。
伝送ゲート531は、電源電圧感知信号VCCHBにより制御される。即ち、伝送ゲート531は、電源電圧感知信号VCCHBがＨレベルであれば、ターンオンされてNANDゲート521の出力を伝送し、電源電圧感知信号VCCHBがＬレベルであれば、ターンオフされてNANDゲート521の出力を遮断する。伝送ゲート521は、モード信号PMODEi'を出力する。
【００３２】
次に、図3乃至図5を参照しながら図2に示すモードレジスターセット回路の動作を説明する。
【００３３】
まず、電源電圧Vccは印加されない状態、即ち電源電圧Vccが所定レベルに達する前の状態であれば、電源電圧感知信号VCCHBはＨレベルになる。この状態でモード信号PMODEiを発生させる場合は、入力信号Aiの電圧レベルを正常動作時の入力信号Aiの電圧レベルより所定レベルだけ高い電圧（例えば、8ボルト）として、アドレス信号レベル感知部201に印加する。この時、アドレス信号レベル感知部201はＨレベルの信号をNANDゲート521の一方の入力端に印加する。この時、未だ電源電圧VCCが印加されない状態であるので、NANDゲート521の2つの入力端のうち電源電圧感知信号VCCHBが印加される入力端の電圧はＨレベルに維持される。
【００３４】
従って、入力信号Ai（レベル感知信号Ai'）の電圧レベルは、NANDゲート521によりＬレベルに変換される。この際、電源電圧感知信号VCCHBは継続してＨレベルに維持されるので、伝送ゲート531はターンオンされている。従って、入力信号Ai（レベル感知信号Ai'）の状態は、Ｌレベルとして伝送ゲート531の出力に反映され、これがラッチ部207に印加される。
【００３５】
この時、ラッチ部207は、伝送ゲート531から出力されるＬレベルの信号を反転させてモード信号PMODEiとして出力する。この後は、論理ゲート205の出力が中断されてもモード信号PMODEiの論理レベルが維持される。
【００３６】
このように、電源電圧Vccが印加される前に、正常動作時の入力信号Aiより所定レベルだけ高い入力信号Aiが入力されると、モード信号PMODEiが発生する。
【００３７】
モード信号PMODEiが発生された後に、電源電圧Vccが所定レベルよりも高くなると（電源電圧Vccの印加）、電源電圧感知部203はＬレベルの電源電圧感知信号VCCHBを発生する。これによって、NANDゲート521の出力は、入力信号Aiの論理レベルと無関係にＨレベルになる。また、同時に、伝送ゲート531はターンオフされるのでNANDゲート521の出力が遮断される。この後も、入力信号Aiの論理レベルと無関係に、モード信号PMODEiの論理レベルはラッチ部207によって維持される。
【００３８】
図6は、本発明の好適な実施の形態に係る半導体装置の動作モードを設定する方法を示すフローチャートである。
【００３９】
図6に示すように、本発明の好適な実施の形態に係る半導体装置のモード設定方法は、入力信号入力段階600、モード信号発生段階601及び電源電圧印加段階611を含む。
【００４０】
ここでは、図2に示す半導体装置の動作モードを設定するためのモードレジスターセット回路を一例として、本発明の好適な実施の形態に係るモード設定方法を説明する。
【００４１】
入力信号印加段階601では、正常動作時の入力信号の電圧レベルよりも高い電圧レベルの入力信号を入力する。この時、電源電圧は、印加されない状態、即ち、所定レベル以下の状態である。
【００４２】
モード信号発生段階611では、Ｈレベルのモード信号を発生する。ここで、モード信号は、正常動作時によりも電圧レベルが高い入力信号が入力された場合に発生する。その後、モード信号は、当該入力信号及び電源電圧と無関係にＨレベルを維持される。
【００４３】
電源電圧印加段階621では、電源電圧が印加されて所定レベルまで高くなる。そして、電源電圧が所定レベルよりも高くなると、入力信号は遮断される。一度発生されたモード信号は、入力信号が遮断されても維持される。
【００４４】
本発明の好適な実施の形態によれば、例えば、正常動作時の入力信号より高い入力信号を印加することにより半導体装置のモード信号を発生することによって、モード設定のための付加的な制御信号を設ける必要がなくなる。また、この実施の形態によれば、モード設定が簡単である。
【００４５】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００４６】
【発明の効果】
本発明によれば、例えば、正常動作時の入力信号より高い入力信号を印加することにより半導体装置のモード信号を発生することによって、モード設定のための付加的な制御信号を設ける必要がなくなる。
【００４７】
【図面の簡単な説明】
【図１】従来のモードレジスターセット回路の回路図である。
【図２】本発明の好適な実施の形態に係る半導体装置のモードレジスターセット回路のブロック図である。
【図３】図2に示すアドレス信号レベル感知部の構成例を示す回路図である。
【図４】図2に示す電源電圧感知部の構成例を示す回路図である。
【図５】図2に示す論理ゲートの構成例を示す回路図である。
【図６】本発明の好適な実施の形態に係る半導体装置の動作モード設定方法を示すフローチャートである。
【符号の説明】
２０１ アドレス信号レベル感知部
２０３ 電源電圧感知部
２０５ 論理ゲート
２０７ ラッチ部
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の動作モードを設定するモードレジスタセット回路に関する。
【０００２】
【従来の技術】
半導体装置は、要求される機能の多様化に伴って様々な動作モードを実現することができるように設計されている。例えば、同期式のようなDRAM半導体装置は、様々な動作モードを設定するためにモードレジスターセット回路を具備している。
図1は、従来の半導体装置のモードレジスターセット回路の回路図である。図1に示すように、従来の半導体装置のモードレジスターセット回路は、アドレス入力バッファ101、モードレジスター103、モードレジスターセット信号発生器105及びモードレジスターセット信号遅延部107を具備する。
【０００３】
アドレス入力バッファ101は、外部からアドレス信号Aiを入力し、該アドレス信号Aiの電圧レベルを半導体装置に適した電圧レベルに変換してモードレジスター103に印加する。
【０００４】
モードレジスターセット信号発生器105は、外部から制御信号（例えばストローブ信号）S1、S2、S3を入力し、これに基づいてモードレジスターセット信号(MRSET)を発生してモードレジスター103に印加する。制御信号S1、S2、S3は、モードレジスター103を制御するために特別に用いられる信号である。
【０００５】
モードレジスターセット信号遅延部107は、モードレジスターセット信号(MRSET)を所定時間遅延させた遅延モードレジスターセット信号(MRSET_D)をモードレジスター103に印加する。
【０００６】
モードレジスター103は、電圧レベルが変換されたアドレス信号Aiを入力し、モードレジスターセット信号(MRSET)と遅延モードレジスターセット信号(MRSET_D)に応答してモード信号(PMODEi)を発生する。モードレジスター103は、伝送ゲート111及び112、シフトレジスター121及び122、並びにインバータ131を具備する。この構成により、モードレジスター103は、モードレジスターセット信号(MRSET)と遅延モードレジスターセット信号(MRSET_D)が共にＨレベルに活性化される場合にモード信号(PMODEi)を発生する。
前述したように、従来のモードレジスターセット回路は、外部から制御信号S1、S2、S3を入力する。このような制御信号S1、S2、S3は、半導体装置の正常動作自体（モードの設定以外）とは関係ない。使用者は、モード信号(PMODEi)を発生するために、正常動作のための制御信号以外に制御信号S1、S2、S3を設定する必要があるため、モードレジスターセット回路を使用する上で負担が発生する。また、制御信号S1、S2、S3のための設計も必要である。
【０００７】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、例えば、付加的な制御信号を使用せずに電源電圧を利用する半導体装置のモードレジスターセット回路を提供することにある。
本発明が解決しようとする他の技術的課題は、前記モードレジスターセット回路に好適なモード設定方法を提供することにある。
【課題を解決するための手段】
前記の技術的課題を達成するため、本発明に係る半導体装置は、アドレス信号レベル感知部、電源電圧感知部、論理ゲート及びラッチ部を備える。
【０００８】
前記アドレス信号レベル感知部は、モードに関する情報を示す入力信号を入力し、例えば、前記入力信号の電圧レベルが正常動作時の前記入力信号の電圧レベルと異なる場合（例えば、正常動作時の前記入力信号よりも所定レベル以上高い場合）にみ前記入力信号をレベル感知信号として伝送する。前記電源電圧感知部は、例えば、電源電圧が所定レベル以下の場合に活性化される電源電圧感知信号を出力する。前記論理ゲートは、前記電源電圧感知信号及び前記レベル感知信号に応答してモード信号を発生する。前記ラッチ部は、前記モード信号をラッチする。
【０００９】
前記の他の技術的な課題を解決するため、本発明に係る動作モード設定方法は、半導体装置の動作モードを設定するためのモードレジスターセット回路の動作モード設定方法であって、正常動作時と異なる電圧レベル（例えば、正常動作時よりも所定レベル以上高い入力信号）を入力する入力信号の入力段階と、前記入力信号を入力してモード信号を発生するモード信号の発生段階と、電源電圧を印加して前記入力信号の入力を遮断する電源電圧の入力段階とを具備する。
【００１０】
本発明によれば、例えば、モード設定のための付加的な制御信号を設ける必要がなくなる。
【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１２】
図2は、本発明の好適な実施の形態に係る半導体装置のモードレジスターセット回路の回路図である。図2に示すように、本発明の好適な実施の形態に係るモードレジスターセット回路は、アドレス信号レベル感知部201、電源電圧感知部203、論理ゲート205及びラッチ部207を具備する。
【００１３】
アドレス信号レベル感知部201は、半導体装置の動作モードを設定する際に該動作モードを設定するための情報が一時的に印加される入力信号、例えばアドレス信号Aiを入力し、該入力信号Aiの電圧レベルが正常動作時の入力信号Aiの電位より所定レベルだけ高い場合にのみ、その出力信号Ai'をＨレベルにする。例えば、正常動作時の入力信号Aiの電圧レベルが4ボルトであるとすると、アドレス信号レベル感知部201は、例えば、該入力信号Aiが8ボルトである場合は、その出力信号であるレベル感知信号Ai'をＨレベルとし、該入力信号Aiが3ボルトである場合は、その出力信号であるレベル感知信号Ai'をＬレベルにする。
【００１４】
電源電圧感知部203は、電源電圧Vccが所定レベル以下である場合は、その出力信号である電源電圧感知信号VCCHBをＨレベルに非活性化し、電源電圧Vccが所定レベル以上である場合は、電源電圧感知信号VCCHBをＬレベルに活性化する。
【００１５】
論理ゲート205は、電源電圧感知信号VCCHBとレベル感知信号Ai'とに応答して、半導体装置の動作モードを示すモード信号PMODEi'を発生する。この例では、論理ゲート205は、電源電圧Vccが所定レベル以下の場合に、アドレス信号レベル感知部201から出力されるレベル感知信号Ai'がＨレベルであれば、モード信号PMODEi'をＬレベルに活性化する。
【００１６】
ラッチ部207は、論理ゲート205から出力されるモード信号PMODEi'をラッチすると共にそれを反転したモード信号PMODEiを出力する。例えば、論理ゲート205の出力がＨレベルであれば、モード信号PMODEiはＬレベルになり、論理ゲート205の出力がＬレベルであれば、モード信号PMODEiはＨレベルになる。ラッチ部207は、論理ゲート205からの出力が中断された場合（例えば、フローティング状態になった場合）においても、継続してモード信号PMODEiを出力する。
【００１７】
図3は、図2に示すアドレス信号レベル感知部201の構成例を示す回路図である。図3に示すアドレス信号レベル感知部201は、第1乃至第4PMOSトランジスタ301乃至304を具備する。
【００１８】
第1乃至第4PMOSトランジスタ301乃至304は、直列に連結され、各々のゲートとドレインが連結されている。従って、第1乃至第4PMOSトランジスタ301乃至304は、4個のダイオードが直列に連結された構成と同様の機能を有する。
【００１９】
第1PMOSトランジスタ301に印加される入力信号Aiは、第1乃至第4PMOSトランジスタ301乃至304を通過しながら、そのハイ電圧レベルが所定レベルだけ低くなる。即ち、入力信号Aiは、第1乃至第4PMOSトランジスタ301乃至304を通過しながら、１つのPMOSトランジスタのスレショルド電圧の整数倍だけ電圧レベルが低くなる。例えば、アドレス信号レベル感知部201に入力される入力信号Aiの電圧レベルが8ボルトであるとすると、アドレス信号レベル感知部201から出力されるレベル感知信号Ai'の電圧レベルは（１）式で示される。
【００２０】
Ai'=8−4Vtp=5.2[V] ・・・（１）
ここで、Vtpは、第1乃至第4PMOSトランジスタ301乃至304のスレショルド電圧であって、上記の計算では0.7ボルトであるものと仮定している。
【００２１】
モード信号PMODEiを発生させるため、即ち、モード信号PMODEiをＨレベルにするためには、入力信号Aiの電圧レベルは、（２）式の条件を満足する必要がある。
【００２２】
Ai≧Vtr+4Vtp ・・・（２）
ここで、Vtrは、論理ゲート205に備わるNANDゲート(図5の521)のトリップポイントである。例えば、Vtrは1.5ボルトである。Vtrが1.5ボルトで、Vtpが0.7ボルトであるとすると、モード信号PMODEiが発生させるためには、入力信号Aiは4.3ボルト以上である必要がある。
【００２３】
このように、入力信号Aiの電圧レベルを正常動作時の入力信号Aiの電圧レベルより所定レベルだけ高くすることによって、モード信号PMODEiを発生させることができる。従って、半導体装置が正常動作時に、入力信号Aiによってモード信号PMODEiが発生されることを防止することができる。
【００２４】
入力信号Aiが正常動作電圧レベル（例えば3ボルト）まで低くなると、第1乃至第4PMOSトランジスタ301乃至304は、該入力信号Aiに対して逆方向ダイオード特性を示すので、アドレス信号レベル感知部201の出力はＬレベル（例えば0.2ボルト程度）になる。
【００２５】
図4は、図2に示す電源電圧感知部203の構成例を示す回路図である。図4に示す電源電圧感知部203は、PMOSトランジスタ411、ダイオード421、抵抗431、キャパシタ441、インバータチェーン451及びインバータ461を具備する。
PMOSトランジスタ411は、ソースに電源電圧Vccが印加され、ゲートは接地され、ドレインはダイオード421に連結されている。PMOSトランジスタ411は、ゲートが接地されているので常にターンオンされている。従って、電源電圧Vccは、PMOSトランジスタ411のスレショルド電圧だけ降下してダイオード421に印加される。ダイオード421に印加された電圧は、ダイオード421を通過しながらダイオード421のビルトイン電圧だけ降下された後に、抵抗431とキャパシタ441に印加される。
【００２６】
キャパシタ441はこの電圧により充電され、キャパシタ441に充電された電圧は、インバータチェーン451によりバッファリングされた後にインバータ461に印加される。インバータチェーン451は、偶数個のインバータより構成される。
【００２７】
インバータ461は、インバータチェーン451の出力がゲートに入力されるPMOSトランジスタ412及びNMOSトランジスタ413、並びにNMOSトランジスタ413と接地端GNDとの間に連結された抵抗434よりなり、PMOSトランジスタ411に電源電圧Vccが印加される。
【００２８】
インバータチェーン451から出力される電圧がＬレベルであれば、インバータ461のPMOSトランジスタ412がターンオンされるので、インバータ461の出力、即ち電源電圧感知部203の出力はＨレベルになる。一方、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461のNMOSトランジスタ413がターンオンされ、NMOSトランジスタ413から出力される電流は抵抗434を通じて接地端GNDに流れる。従って、インバータチェーン451から出力される電圧がＨレベルであれば、インバータ461の出力、即ち、電源電圧感知部203の出力は、抵抗434により所定時間だけ遅延されてＬレベルになる。
【００２９】
図5は、図2に示す論理ゲート205の構成例を示す回路図である。図5に示す論理ゲート205は、否定論理積ゲート、即ちNANDゲート521、スイッチング手段、即ち伝送ゲート531、及び他のスイッチング手段、即ちNMOSトランジスタ511を具備する。
【００３０】
NMOSトランジスタ511は、ゲートに電源電圧Vccが印加され、NANDゲート521の一方の入力端と接地端GNDとの間に連結される。NMOSトランジスタ511は、電源電圧Vccが印加される間は常にターンオン状態である。従って、NMOSトランジスタ511は、NANDゲート521の一方の入力端にＨレベルの 電圧が印加されない時、及び何の電圧も印加されない時に、NANDゲート521の一方の入力端を接地させる機能を有する。即ち、NMOSトランジスタ511は、NANDゲート521の一方の入力端がフローティング状態になることを防止する。従って、NMOSトランジスタ511としては、小さなサイズのNMOSトランジスタが好適である。
【００３１】
NANDゲート521は、電源電圧感知信号VCCHBとアドレス信号レベル感知部201の出力（レベル感知信号Ai'）の少なくとも一方がＬレベルであれば、Ｈレベルの電圧を出力し、電源電圧感知信号VCCHBとアドレス信号レベル感知部201の出力の双方がＨレベルであればＬレベルの電圧を出力する。
伝送ゲート531は、電源電圧感知信号VCCHBにより制御される。即ち、伝送ゲート531は、電源電圧感知信号VCCHBがＨレベルであれば、ターンオンされてNANDゲート521の出力を伝送し、電源電圧感知信号VCCHBがＬレベルであれば、ターンオフされてNANDゲート521の出力を遮断する。伝送ゲート521は、モード信号PMODEi'を出力する。
【００３２】
次に、図3乃至図5を参照しながら図2に示すモードレジスターセット回路の動作を説明する。
【００３３】
まず、電源電圧Vccは印加されない状態、即ち電源電圧Vccが所定レベルに達する前の状態であれば、電源電圧感知信号VCCHBはＨレベルになる。この状態でモード信号PMODEiを発生させる場合は、入力信号Aiの電圧レベルを正常動作時の入力信号Aiの電圧レベルより所定レベルだけ高い電圧（例えば、8ボルト）として、アドレス信号レベル感知部201に印加する。この時、アドレス信号レベル感知部201はＨレベルの信号をNANDゲート521の一方の入力端に印加する。この時、未だ電源電圧VCCが印加されない状態であるので、NANDゲート521の2つの入力端のうち電源電圧感知信号VCCHBが印加される入力端の電圧はＨレベルに維持される。
【００３４】
従って、入力信号Ai（レベル感知信号Ai'）の電圧レベルは、NANDゲート521によりＬレベルに変換される。この際、電源電圧感知信号VCCHBは継続してＨレベルに維持されるので、伝送ゲート531はターンオンされている。従って、入力信号Ai（レベル感知信号Ai'）の状態は、Ｌレベルとして伝送ゲート531の出力に反映され、これがラッチ部207に印加される。
【００３５】
この時、ラッチ部207は、伝送ゲート531から出力されるＬレベルの信号を反転させてモード信号PMODEiとして出力する。この後は、論理ゲート205の出力が中断されてもモード信号PMODEiの論理レベルが維持される。
【００３６】
このように、電源電圧Vccが印加される前に、正常動作時の入力信号Aiより所定レベルだけ高い入力信号Aiが入力されると、モード信号PMODEiが発生する。
【００３７】
モード信号PMODEiが発生された後に、電源電圧Vccが所定レベルよりも高くなると（電源電圧Vccの印加）、電源電圧感知部203はＬレベルの電源電圧感知信号VCCHBを発生する。これによって、NANDゲート521の出力は、入力信号Aiの論理レベルと無関係にＨレベルになる。また、同時に、伝送ゲート531はターンオフされるのでNANDゲート521の出力が遮断される。この後も、入力信号Aiの論理レベルと無関係に、モード信号PMODEiの論理レベルはラッチ部207によって維持される。
【００３８】
図6は、本発明の好適な実施の形態に係る半導体装置の動作モードを設定する方法を示すフローチャートである。
【００３９】
図6に示すように、本発明の好適な実施の形態に係る半導体装置のモード設定方法は、入力信号入力段階600、モード信号発生段階601及び電源電圧印加段階611を含む。
【００４０】
ここでは、図2に示す半導体装置の動作モードを設定するためのモードレジスターセット回路を一例として、本発明の好適な実施の形態に係るモード設定方法を説明する。
【００４１】
入力信号印加段階601では、正常動作時の入力信号の電圧レベルよりも高い電圧レベルの入力信号を入力する。この時、電源電圧は、印加されない状態、即ち、所定レベル以下の状態である。
【００４２】
モード信号発生段階611では、Ｈレベルのモード信号を発生する。ここで、モード信号は、正常動作時によりも電圧レベルが高い入力信号が入力された場合に発生する。その後、モード信号は、当該入力信号及び電源電圧と無関係にＨレベルを維持される。
【００４３】
電源電圧印加段階621では、電源電圧が印加されて所定レベルまで高くなる。そして、電源電圧が所定レベルよりも高くなると、入力信号は遮断される。一度発生されたモード信号は、入力信号が遮断されても維持される。
【００４４】
本発明の好適な実施の形態によれば、例えば、正常動作時の入力信号より高い入力信号を印加することにより半導体装置のモード信号を発生することによって、モード設定のための付加的な制御信号を設ける必要がなくなる。また、この実施の形態によれば、モード設定が簡単である。
【００４５】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内で様々な変形が可能である。
【００４６】
【発明の効果】
本発明によれば、例えば、正常動作時の入力信号より高い入力信号を印加することにより半導体装置のモード信号を発生することによって、モード設定のための付加的な制御信号を設ける必要がなくなる。
【００４７】
【図面の簡単な説明】
【図１】従来のモードレジスターセット回路の回路図である。
【図２】本発明の好適な実施の形態に係る半導体装置のモードレジスターセット回路のブロック図である。
【図３】図2に示すアドレス信号レベル感知部の構成例を示す回路図である。
【図４】図2に示す電源電圧感知部の構成例を示す回路図である。
【図５】図2に示す論理ゲートの構成例を示す回路図である。
【図６】本発明の好適な実施の形態に係る半導体装置の動作モード設定方法を示すフローチャートである。
【符号の説明】
２０１ アドレス信号レベル感知部
２０３ 電源電圧感知部
２０５ 論理ゲート
２０７ ラッチ部
Claims (8)
- モード設定に関する情報を示す入力信号を入力し、前記入力信号の電圧レベルが正常動作時の前記入力信号の電圧レベルよりも所定レベル以上高い場合にのみレベル感知信号を出力する信号レベル感知部と、
電源電圧の印加後に活性化され、その活性化から遅延して非活性となる電源電圧感知信号を出力する電源電圧感知部と、
前記活性化された電源電圧感知信号及び前記レベル感知信号に応答してモード信号を発生するとともに、前記非活性とされた電源電圧感知信号により前記モード信号を遮断する論理ゲートと、
前記論理ゲートより提供される前記モード信号をラッチするラッチ部と、を備えることを特徴とする半導体装置のモードレジスターセット回路。 - 前記信号レベル感知部は、前記入力信号の電圧レベルを低下させる多数個のダイオードで構成されていることを特徴とする請求項１に記載の半導体装置のモードレジスターセット回路。
- 前記ダイオードは、各々PMOSトランジスタで構成されていることを特徴とする請求項２に記載の半導体装置のモードレジスターセット回路。
- 前記電源電圧感知部は、
前記印加された電源電圧をバッファリングするバッファと、
前記バッファの出力を反転させて前記電源電圧感知信号を発生するインバータと、を具備することを特徴とする請求項１に記載の半導体装置のモードレジスターセット回路。 - 前記電源電圧感知部は、前記インバータと接地端との間に、前記バッファの出力を遅延させて前記電源電圧感知信号を非活性とする抵抗をさらに具備することを特徴とする請求項４に記載の半導体装置のモードレジスターセット回路。
- 前記論理ゲートは、
前記電源電圧感知信号及び前記レベル感知信号を入力し、前記電源電圧感知信号が活性化されている場合は、前記レベル感知信号に対応する前記モード信号を発生し、前記電源電圧感知信号が非活性化されている場合は、前記モード信号を発生しない否定論理積ゲートと、
前記電源電圧感知信号が活性化されている場合は、前記否定論理積ゲートよりの前記モード信号を伝送し、前記電源電圧感知信号が非活性化されている場合は、前記否定論理積ゲートの前記モード信号の伝送を遮断するスイッチング手段と、を具備することを特徴とする請求項１に記載の半導体装置のモードレジスターセット回路。 - 前記レベル感知信号が入力される前記否定論理積ゲートの入力端に、前記レベル感知信号がＬレベルの場合に前記入力端を接地する他のスイッチング手段をさらに具備することを特徴とする請求項６に記載の半導体装置のモードレジスターセット回路。
- 前記他のスイッチング手段は、電源電圧により制御される伝送ゲートを具備することを特徴とする請求項７に記載の半導体装置のモードレジスターセット回路。
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