KR100279077B1

KR100279077B1 - 반도체장치의승압전압발생기

Info

Publication number: KR100279077B1
Application number: KR1019970082307A
Authority: KR
Inventors: 김생환
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 2001-01-15
Also published as: KR19990062002A

Abstract

발진기의 발진 주기가 변하는 반도체 장치의 승압 전압 발생기를 개시한다. 본 발명은 승압 전압 레벨을 검출하고 발진 주기를 변화시켜 주기 위해 소정의 레벨을 갖는 전압을 발생하는 제어 레벨 발생기와, 상기 제어 레벨 발생기로부터 출력되는 전압에 응답하여 발진 주기가 변하는 클럭 신호를 발생하는 발진기, 및 상기 클럭 신호에 응답하여 승압 전압을 발생하는 승압 전압 펌핑부를 구비함으로써 안정된 승압 전압이 발생된다.

Description

반도체 장치의 승압 전압 발생기{VPP GENERATOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로서, 특히 전압 제어 발진기를 이용한 승압 전압 발생기에 관한 것이다.

종래의 승압 전압 발생기는 승압 전압(VPP)의 레벨을 감지하는 검출기에서 레벨을 감지한 후 발진기를 개폐시킴으로써 승압 전압 펌핑(pumping) 회로를 동작시킬 것인가를 결정한다. 그러므로 발진기의 주기는 일정한 반면, 검출된 전압 레벨에 의해서 승압 전압 발생기의 동작을 결정한다고 할 수 있다.

이와 같은 종래의 승압 전압 발생기는 내부의 발진기의 클럭 신호의 주기가 일정하기 때문에 승압 전압 레벨이 기준 이하로 낮아질 경우에는 승압 전압 펌핑부의 펌핑 속도를 빠르게 할 수가 없다. 따라서, 펌핑 효율이 낮아진다는 문제점이 있다.

본 발명의 목적은 발진기의 클럭 신호의 주기를 변화시켜서 승압 전압을 발생하는 반도체 장치의 승압 전압 발생기를 제공하는 데 있다.

도 1은 본 발명에 따른 반도체 장치의 승압 전압 발생기의 블록도.

도 2는 상기 도 1에 도시된 제어 레벨 발생기의 상세 블록도.

도 3은 상기 도 1에 도시된 제어 레벨 발생기 및 발진기의 회로도.

도 4는 상기 도 1에 도시된 승압 전압 발생기의 시뮬레이션 결과를 도시한 도면.

상기 기술적 과제를 이루기 위하여 본 발명은, 승압 전압 레벨을 검출하여 발진주기를 변화시켜 주기 위해 상기 승압 전압 레벨에 비례하는 풀업 전압을 발생하는 풀업 제어 레벨 발생기와; 상기 승압 전압 레벨을 검출하여 발진주기를 변화시켜 주기 위해 상기 승압 전압 레벨에 반비례하는 풀다운 전압을 발생하는 풀다운 제어 레벨 발생기와; 발진기의 클럭 신호를 반전시키며 상기 풀업 제어 레벨 발생기의 출력 전압에 반비례하고 상기 풀다운 제어 레벨 발생기의 출력 전압에 비례하는 전류가 흐르는 다수개의 인버터 체인 및 상기 인버터 체인의 출력과 외부로부터 입력되는 제어 신호에 따라 상기 클럭 신호를 출력하는 게이트로 이루어진 발진기와; 상기 클럭 신호에 응답하여 승압 전압을 발생하는 승압 전압 펌핑부;를 포함하는 반도체 장치의 승압 전압 발생기를 제공한다.

상기 본 발명에 의하여 승압 전압 발생기의 펌핑 효율이 향상된다.

이하, 첨부된 도면들을 통하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 장치의 승압 전압 발생기의 블록도이다. 도 1을 참조하면, 본 발명에 따른 반도체 장치의 승압 전압 발생기는 제어 레벨 발생기(101), 발진기(103) 및 승압 전압 펌핑부(105)를 구비한다.

상기 제어 레벨 발생기(101)는 상기 승압 전압 펌핑부(105)로부터 출력되는 승압 전압(VPP) 레벨을 검출하고 발진 주기를 변화시켜 주기 위해 소정의 레벨을 갖는 전압들(VP1,VN1)을 발생한다.

상기 발진기(103)는 상기 제어 레벨 발생기(101)로부터 출력되는 전압들(VP1,VN1)에 응답하여 발진 주기가 변하는 클럭 신호(Os_out)를 발생한다.

상기 승압 전압 펌핑부(105)는 상기 클럭 신호(Os_out)에 응답하여 승압 전압(VPP)을 발생한다.

도 2는 상기 도 1에 도시된 제어 레벨 발생기(101)의 상세 블록도이다. 도 2를 참조하면, 상기 제어 레벨 발생기(101)는 풀업 제어 레벨 발생기(201) 및 풀다운 제어 레벨 발생기(203)를 구비한다.

상기 풀업 제어 레벨 발생기(201)는 상기 승압 전압(VPP) 레벨을 검출하여 상기 승압 전압(VPP) 레벨에 비례하는 풀업 전압(VP1)을 발생한다.

상기 풀다운 제어 레벨 발생기(203)는 상기 승압 전압(VPP) 레벨을 검출하여 상기 승압 전압(VPP) 레벨에 반비례하는 풀다운 전압(VN1)을 발생한다.

도 3은 상기 도 1에 도시된 제어 레벨 발생기(101) 및 발진기(103)의 회로도이다. 도 3을 참조하면, 제어 레벨 발생기(101)는 풀업 제어 레벨 발생기(201)와 풀다운 제어 레벨 발생기(203)를 구비한다.

상기 풀업 제어 레벨 발생기(201)는 상기 승압 전압(VPP)과 접지단(GND) 사이에 직렬로 연결된 적어도 두 개의 저항 수단들(301,311)을 구비하고, 상기 저항 수단들(301,311)이 서로 접속되는 노드(N1)로부터 상기 풀업 전압(VP1)을 발생한다. 상기 저항 수단들(301,311)은 게이트와 드레인이 서로 연결된 PMOS 트랜지스터(303)와 드레인과 게이트가 서로 연결된 NMOS 트랜지스터(305)로 구성된다.

상기 풀다운 제어 레벨 발생기(203)는 전원 전압(Vdd)과 접지단(GND) 사이에 연결된 적어도 두 개의 저항 수단들(321,331)을 구비하고, 상기 저항 수단들(321,331)이 서로 접속되는 노드(N2)로부터 상기 풀다운 전압(VN1)을 발생한다. 상기 저항 수단(321)은 전원 전압(Vdd)이 소오스에 인가되고 상기 풀업 전압(VP1)에 의해 게이팅(gating)되는 PMOS 트랜지스터(323)와, PMOS 트랜지스터(323)에 직렬 연결되고 상기 전원 전압(Vdd)에 의해 게이팅되는 PMOS 트랜지스터(325)로 구성된다. 상기 저항 수단(331)은 상기 PMOS 트랜지스터(325)에 드레인이 연결되고 전원 전압(Vdd)에 의해 게이팅되는 NMOS 트랜지스터(333)와 상기 NMOS 트랜지스터(333)의 소오스에 드레인과 게이트가 연결되며 접지단(GND)에 소오스가 연결된 NMOS 트랜지스터(335)로 구성된다.

상기 발진기(103)는 상기 발진기(103)의 클럭 신호(Os_out)를 반전시키며 상기 풀업 전압(VP1)에 반비례하고 상기 풀다운 전압(VN1)에 비례하는 전류가 흐르는 인버터 체인(341) 및 상기 인버터 체인(341)의 출력과 외부로부터 입력되는 제어 신호(sig_ctl)를 부정 논리곱하여 상기 클럭 신호(Os_out)를 발생하는 게이트(351)를 구비한다.

상기 인버터 체인(341)은 다수개의 인버터들(361∼364)을 구비하며 각각의 인버터는 전원 전압(Vdd)이 소오스에 인가되고 상기 풀업 전압(VP1)에 의해 게이팅되는 PMOS 트랜지스터들(371∼374)과, 상기 PMOS 트랜지스터들(371∼374)의 각 드레인에 연결되며 상기 클럭 신호(Os_out)를 반전시키는 인버터들(381∼384), 및 상기 인버터(381∼384)와 접지단(GND) 사이에 연결되며 상기 풀다운 전압(VN1)에 의해 게이팅되는 NMOS 트랜지스터들(391∼394)을 구비한다.

도 3에 도시된 제어 레벨 발생기(101) 및 발진기(103)의 동작을 설명하기로 한다.

승압 전압(VPP) 레벨이 증가하면, 풀업 전압(VP1)의 레벨은 승압 전압(VPP)의 변화에 비례하여 이전의 전압 레벨보다 Δα만큼 증가한다. 따라서 승압 전압(VPP) 레벨이 증가한 후의 풀업 전압(VP1) 레벨은 (VP1+Δα)가 된다. 그러므로 풀다운 전압(VN1)은 약간 감소하여 (VN1-Δβ)의 전압 레벨을 갖는다. 풀업 전압(VP1)이 약간 증가하면 PMOS 트랜지스터들(323,325)을 통하여 흐르는 전류량은 제한하므로 풀다운 전압(VN1)은 감소한다. 상기 두 개의 전압 레벨들(VP1+Δα,VN1-Δβ)에 의해서 PMOS 트랜지스터들(323,325)과 NMOS 트랜지스터들(333,335)이 전류를 제한하므로 결과적으로 전송 속도가 늦어지게 되어 클럭 신호의 주기는 길어진다.

그리고 상기 제어 신호(sig_ctl)를 이용하는 방법에는 여러 가지가 있다. 첫째, 상기 제어 신호(sig_ctl)를 전원 전압(Vdd) 레벨로 유지하는 것이다. 이렇게 하면, 상기 제어 신호(sig_ctl)의 입력에 관계없이 클럭 신호(Os_out)가 발생한다. 둘째, 이중 레벨이나 다중 레벨 검출에 의한 출력 신호를 상기 제어 신호(sig_ctl)로 이용할 수도 있다.

도 4는 상기 도 3에 도시된 승압 전압 발생기의 시뮬레이션 결과를 도시한 도면이다. 도 4를 참조하면, 승압 전압(VPP)의 변화에 대해 클럭 신호(Os_out)의 주기가 변한다. 또한 풀업 전압(VP1)은 승압 전압(VPP)에 비례하고 풀다운 전압(VN1)은 승압 전압(VPP)에 반비례한다.

클럭 신호(Os_out)의 주기를 변화시키기 위해서 상기 도 3에 도시된 바와 같이 풀업 전압(VP1)과 풀다운 전압(VN1)이 모두 사용할 수도 있고, 상기 풀업 전압(VP1)이나 상기 풀다운 전압(VN1) 중 어느 하나만을 이용할 수도 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 승압 전압에 따라 클럭 신호의 주기가 변한다. 따라서, 승압 전압의 펌핑 효율이 향상되어 안정된 승압 전압 레벨이 유지된다.

Claims

승압 전압 레벨을 검출하여 발진주기를 변화시켜 주기 위해 상기 승압 전압 레벨에 비례하는 풀업 전압을 발생하는 풀업 제어 레벨 발생기와,

상기 승압 전압 레벨을 검출하여 발진주기를 변화시켜 주기 위해 상기 승압 전압 레벨에 반비례하는 풀다운 전압을 발생하는 풀다운 제어 레벨 발생기와,

발진기의 클럭 신호를 반전시키며 상기 풀업 제어 레벨 발생기의 출력 전압에 반비례하고 상기 풀다운 제어 레벨 발생기의 출력 전압에 비례하는 전류가 흐르는 다수개의 인버터 체인 및 상기 인버터 체인의 출력과 외부로부터 입력되는 제어 신호에 따라 상기 클럭 신호를 출력하는 게이트로 이루어진 발진기와,

상기 클럭 신호에 응답하여 승압 전압을 발생하는 승압 전압 펌핑부

를 포함하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서, 상기 풀업 제어 레벨 발생기는 상기 승압 전압과 접지단 사이에 직렬로 연결된 적어도 두 개의 저항 수단들을 포함하고, 상기 저항 수단들이 서로 접속되는 노드로부터 상기 풀업 전압을 발생하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제2항에 있어서, 상기 저항 수단들은 게이트와 드레인이 서로 연결된 PMOS 트랜지스터와 드레인과 게이트가 서로 연결된 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서, 상기 풀다운 제어 레벨 발생기는 전원 전압과 접지단 사이에 연결된 적어도 두 개의 저항 수단들을 포함하고, 상기 저항 수단들이 서로 접속되는 노드로부터 상기 풀다운 전압을 발생하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제4항에 있어서, 상기 저항 수단들은 전원 전압이 소오스에 인가되고 상기 풀업 전압에 의해 게이팅되는 PMOS 트랜지스터와, 상기 PMOS 트랜지스터에 연결되고 전원 전압에 의해 게이팅되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서, 상기 인버터 체인은 다수개의 인버터들을 포함하며 각각의 인버터는

전원 전압이 소오스에 인가되고 상기 풀업 전압에 의해 게이팅되는 PMOS 트랜지스터;

상기 PMOS 트랜지스터의 드레인에 연결되며 상기 클럭 신호를 반전시키는 인버터; 및

상기 인버터와 접지단 사이에 연결되며 상기 풀다운 전압에 의해 게이팅되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.