KR950012703A - 반도체 메모리 장치의 데이타 입력 버퍼 - Google Patents

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Abstract

본 발명은 TTL 레벨의 입력 신호를 입력하여 CMOS 레벨의 입력 신호로 출력하는 데이타 입력 버퍼에 관한 것으로, 외부에서 인가되는 전원전압 레벨을 감지하여 전원전압 감지 신호를 발생하는 전원전압 감지회로와, 내부 전원전압과 소정의 레벨 감지 노드 사이에 연결되며 상기 전원전압 감지 신호에 대응하여 전류의 양이 제어되는 제1도전성 통로와, 상기 레벨 감지 노드와 접지전압 사이에 연결되고 상기 전원전압 감지신호에 대응하여 전류의 양이 제어되는 제2도전성 통로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼에 관한 것이다. 이때, 제1도전성 통로는 게이트 단자로 입력 신호가 인가되는 P-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 클럭이 각각 인가되며 채널이 공통으로 접속하는 한쌍의 P-채널 모오스 트랜지스터를 구비하며, 제2도전성 통로는 게이트 단자로 상기 입력 신호가 인가되는 N-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 N-채널 모오스 트랜지스터를 구비하고 있다. 본 발명에 의하여 전원전압의 변동이 따라 입력 트립 레벨이 가변되는 데이타 입력 버퍼를 구성함으로써 데이타 입력 버퍼의 동작 안정성과 신뢰성이 확보된다.

Description

반도체 메모리 장치의 데이타 입력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 의한 데이타 입력 버퍼의 회로도,
제3도는 제 3도에 따른 전원전압 감지회로의 상세 회로도.

Claims (5)

  1. 반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 외부에서 인가되는 전원전압 레벨을 감지하여 전원전압 감지 신호를 발생하는 전원전압 감지 회로와, 내부 전원전압과 소정의 레벨 감지 노드 사이에 연결되며 상기 전원전압 감지 신호에 대응하여 전류의 양이 제어되는 제1도전성 통로와, 상기 레벨 감지 노드와 접지전압 사이에 연결되고 상기 전원전압 감지신호에 대응하여 전류의 양이 제어되는 제2도전성 통로를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
  2. 제1항에 있어서, 상기 제1도전성 통로는 게이트 단자로 입력 신호가 인가되는 P-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 P-채널 모오스 트랜지스터를 구비하며, 상기 제2도전성 통로는 게이트 단자로 상기 입력신호가 인가되는 N-채널 모오스 트랜지스터와, 게이트 단자로 상기 입력 신호 및 상기 전원전압 감지 신호가 각각 인가되며 채널이 공통으로 접속하는 한쌍의 N-채널 모오스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
  3. 제1항에 있어서, 상기 데이타 입력 버퍼는 상기 레벨 감지 노드에 설정되는 출력 신호를 구동하기 위한 구동 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치의 데이타 입력 버퍼.
  4. 반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 외부에서 인가되는 전원전압의 레벨과 기준전압의 전압 레벨을 비교하여 상기 전원전압의 레벨을 감지하는 감지 신호를 발생하는 전원전압 감지 회로와, 채널의 일단으로 내부전원전압이 인가되며 게이트 단자로 입력 신호가 입력되는 제1트랜지스터와, 상기 제1트랜지스터의 채널의 타단과 레벨 감지 노드 사이에 접속하며 게이트 단자로 상기 입력신호가 입력되는 제2트랜지스터와, 상기 제1트랜지스터의 상기 채널의 타단과 상기 레벨 감지 노드 사이에 접속하고, 상기 제2트랜지스터의 채널과 채널이 공통으로 접속하며, 게이트 단자로 상기 감지 신호가 입력되는 제3트랜지스터와, 채널의 일단이 상기 레벨 감지 노드와 접속하고 게이트 단자로 상기 입력 신호가 입력되는 제4트랜지스터와, 채널의 일단이 상기 레벨 감지 노드와 접속하고, 채널이 상기 제4트랜지스터의 채널과 공통으로접속하며, 게이트 단자로 상기 감지 신호가 입력되는 제5트랜지스터와, 상기 제4 및 제5트랜지스터의 채널의 타단과 접지전압 사이에 접속하고, 게이트 단자로 상기 입력 신호가 입력되는 제6트랜지스터를 구비 함을 특징으로 하는 데이타 입력 버퍼.
  5. 제4항에 있어서. 상기 제1, 제2 및 제3트랜지스터는 P-채널 모오스 트랜지스터이며, 상기 제4, 제5및 제6트랜지스터는 N-채널 모오스 트랜지스터임을 특징으로 하는 데이타 입력 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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