KR890008837A - 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치 - Google Patents

바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치 Download PDF

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Abstract

내용 없음

Description

바이콜라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 반도체 메모리장치의 일 실시예를 나타내는 회로도.
제4도는 반도체 메모리장치의 전압발생회로의 일 실시예를 나타내는 회로도.
제5도는 반도체 메모리장치의 NOR회로의 일 실시예를 나타내는 회로도.

Claims (12)

  1. 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트를 통해 구동되는 P-채널 금속산화막 반도체(MOS)의 동작마아진 전압을 개선하기 위한 논리회로에 있어서, 상기 바이폴라CMOS게이트는 CMOS게이트와 상기 CMOS게이트를 통해 입력신호를 수신하기 위한 출력단 바이폴라 트랜지스터들로 구성하되, 상기 CMOS게이트와 상기 출력단 바이폴라 트랜지스터들은 제1 및 제2전원전압들에 의해 구동되며, 상기 제1전압전압은 상기 제2전원전압보다 높으며, 상기 출력단 트랜지스터들은 상기 바이폴라 CMOS게이트의 출력신호로서 한 신호를 출력시키며, 상기 P-채널MOS트랜지스터는 상기 바이폴라 CMOS게이트의 출력신호를 공급받는 게이트와, 제3전원전압을 공급받는 소오스와, 그리고 상기 논리회로의 출력신호가 출력되는 드레인을 갖고 있으며, 상기 제3전원전압은 상기 제1전원전압보다 낮고, 상기 제2전원전압보다 높은 예정된 값인것인 특징인 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로.
  2. 제1항에서, 상기 출력단 바이폴라 트랜지스터들은 상기 제1 및 제2전원전압들간에 직렬로 결합된 한쌍의 npn트랜지스터들로 구성되며 또한, 그 쌍간의 연결점으로부터 상기 바이폴라CMOS게이트의 상기 출력신호를 출력시키며, 상기 제1전원전압은 OV이며, 상기 제2전원전압은 약 -5.2V이며, 상기 제3전원전압은 약 -0.8V인것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로.
  3. 제1전원전압을 공급하기 위한 제1전원선, 상기 제1전원전압보다 낮은 제2전원전압을 공급하기 위한 제2전원선, 다수의 워드선들, 다수, 상기 비트선들, 상기 워드선과 상기 비트선들의 교점에 결합되는 다수의 메모리셀들, 상기 비트선들 각각에 결합되며, 상기 비트선들에 대응하는 것에 소오스와 드레인 중 하나가 결 되어 있는 제1P-채널MOS트랜지스터를 갖는 컬럼스위치. 상기 컬럼스위치의 제1P-채널 MOS트랜지스터의 게이트에 컬럼선택신호를 공급하기 위해, 상기 제1 및 제2전원선들간에 직렬로 결합되는 바이폴라 트랜지스터를 갖고 있는 컬럼구동기. 상기 컬럼스위치에 결합되며, 상기 컬럼스위치의 제1P-채널MOS트랜지스터의 소오스와 드레인중 나머지에 결합되어 있는 데이타 선, 상기 데이타선상에 출력되는 판독신호를 검출하기 위해 상기 데이타선에 결합되는 감지증폭기, 그리고 상기 제1전원전압보다도 낮고, 상기 제2전원전압보다는 높은 예정된 값의 제3전원전압을 발생시키기 위한 전압 발생수단으로 구성되며, 상기 데이타선은 상기 제3전원전압이 상기 데이타선에 공급되도록 상기 전압 발생수단에 연결되어 있는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체메모리장치.
  4. 제항에 있어서, 상기 컬럼구동기는 CMOS게이트와 상기 바이폴라 트랜지스터들로 구성된 바이폴라 CMOS게이트를 갖고 있는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  5. 제4항에서, 상기 바이폴라CMOS게이트는 인버터를 금성하는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  6. 제3항에 있어서, 상기 컬럼스위치에 기입신호를 공급하기 위해 제1구동기를 더 포함하며, 상기 컬럼스위치는 제2P-채널MOS트랜지스터를 더 갖고 있으며, 상기 제2P-채널MOS트랜지스터는 그의 소오스와 드레인 중 하나가 상기 제3전원전압을 공급받도록 상기 전압 발생수단에 결합되며 또한, 그의 소오스와 드레인 중 다른것은 상기 비트선들 중 대응하는 것에 결합되며, 상기 구동기는 기입신호를 상기 제2P-채널MOS트랜지스터의 게이트에 공급하는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  7. 제6항에서, 상기 제1P-채널MOS트랜지스터의 소오스와 드레인 중 상기 다른것과 상기 제2P-채널 MOS트랜지스터의 소오스와 드레인 중 다른것은 서로 연결되어 있는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  8. 제6항에서, 상기 제1구동기는 CMOS게이트와 상기 바이폴라 트랜지스터들로 구성된 바이폴라CMOS게이트를 갖는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  9. 제8항에서, 상기 바이폴라CMOS게이트는 NOR게이트를 구성하는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  10. 제3항에 있어서, 상기 데이타선상에 기입 데이타를 출력시키기 위한 회로와 상기 기입 데이타를 상기 회로에 공급하기 위한 바이폴라CMOS게이트를 더 포함하며, 상기 회로는 상기 전원 발생수단으로부터 상기 제3전원전압을 공급받는 CMOS게이트를 갖는것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 바이폴라CMOS게이트는 NOR게이트를 구성하는 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
  12. 제3항에서, 상기 제1전원전압은 OV이며, 상기 제2전원전압은 약 -5.2V이며, 상기 제3전원전압은 약 -0.8V인 것이 특징인 바이폴라 콤프리멘타리 금속산화막 반도체(CMOS)게이트들을 사용하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2593894B2 (ja) * 1987-11-16 1997-03-26 富士通株式会社 半導体記憶装置
JPH0239719A (ja) * 1988-07-29 1990-02-08 Fujitsu Ltd 半導体回路
JPH07120937B2 (ja) * 1988-11-08 1995-12-20 日本電気株式会社 インバータ回路
JPH02246151A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 抵抗手段と論理回路、入力回路、ヒューズ切断回路、駆動回路、電源回路、静電保護回路及びこれらを含む半導体記憶装置ならびにそのレイアウト方式及びテスト方式
DE69026534T2 (de) * 1989-05-15 1996-09-12 Texas Instruments Inc BICMOS-Hochleistungsschaltkreis mit voller Ausgangsspannungsschwingung
JPH02303216A (ja) * 1989-05-17 1990-12-17 Fujitsu Ltd 半導体集積回路
US5006736A (en) * 1989-06-13 1991-04-09 Motorola, Inc. Control circuit for rapid gate discharge
US4970414A (en) * 1989-07-07 1990-11-13 Silicon Connections Corporation TTL-level-output interface circuit
JP2546904B2 (ja) * 1990-01-31 1996-10-23 三菱電機株式会社 半導体論理回路
US5047980A (en) * 1990-08-17 1991-09-10 Unisys Corporation BiCMOS memory having memory cells connected directly to address decoders
JP2569986B2 (ja) * 1991-03-20 1997-01-08 富士通株式会社 半導体記憶装置
US5257226A (en) * 1991-12-17 1993-10-26 Sgs-Thomson Microelectronics, Inc. Integrated circuit with self-biased differential data lines
JP3193218B2 (ja) * 1993-12-21 2001-07-30 株式会社東芝 半導体論理回路
US5563543A (en) * 1994-12-14 1996-10-08 Philips Electronics North America Corporation Low-voltage BiCMOS digital delay chain suitable for operation over a wide power supply range
US5777510A (en) * 1996-02-21 1998-07-07 Integrated Device Technology, Inc. High voltage tolerable pull-up driver and method for operating same
US5933034A (en) * 1996-03-01 1999-08-03 Texas Instruments Incorporated High speed biCMOS gate driver for MOSFETs incorporating improved injection immunity
JP6993572B2 (ja) * 2018-01-25 2022-01-13 富士通株式会社 電子回路、半導体装置及びスイッチング電源装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
JPH0616585B2 (ja) * 1983-12-16 1994-03-02 株式会社日立製作所 バツフア回路
JPS613390A (ja) * 1984-06-15 1986-01-09 Hitachi Ltd 記憶装置
EP0433271A3 (en) * 1985-07-22 1991-11-06 Hitachi, Ltd. Semiconductor device
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路
JPS6362411A (ja) * 1986-09-02 1988-03-18 Nec Corp 半導体回路
JP2585599B2 (ja) * 1987-06-05 1997-02-26 株式会社日立製作所 出力インタ−フエ−ス回路
JP2593894B2 (ja) * 1987-11-16 1997-03-26 富士通株式会社 半導体記憶装置

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DE3875319T2 (de) 1993-02-25
JP2593894B2 (ja) 1997-03-26
DE3875319D1 (de) 1992-11-19
EP0317430B1 (en) 1992-10-14
US4961170A (en) 1990-10-02
JPH01130387A (ja) 1989-05-23

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