KR920020497A - 센스 앰프 회로를 갖는 반도체 ic장치 - Google Patents

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요시끼 가와지리
기요오 이또
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우찌하시 마사오
가부기끼가이샤 히다찌디바이스엔지니어링
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Abstract

내용 없음

Description

센스 앰프 회로를 갖는 반도체 IC장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구성 원리를 도시한 개략도,
제2도는 본 발명에 따른 원리에 관한 동작을 도시한 개략도,
제3도는 본 발명에 따른 제1의 실시예를 도시한 도면,
제4도는 본 발명에 따른 제1의 실시예의 동작을 설명하는 그래프.

Claims (7)

  1. 각각의 제1의 입력 신호선과 제2의 입력 신호선의 전압사이의 차전압을 증폭하는 센스 증폭 회로를 갖는 반도체 IC장치로서, 상기 센스 앰프 회로는 그의 게이트 영역을 거쳐 상기 제1 및 제2의 입력 신호선에 각각 접속되어 차동 전압에 따라 차동 동작을 달성하는 제1의 MOS트랜지스터 및 제2의 MOS트랜지스터, 상기 제1의 MOS트랜지스터의 드레인 영역과 게이트 영역 사이에 접속된 제1의 스위치, 상기 제2의 MOS트랜지스터의 드레인영역과 게이트 영역 사이에 접속된 제2의 스위치를 구비하고, 상기 제1 및 제2의 스위치는 온되고, 스레쉬홀드 전압은 상기 제1 및 제2의 MOS트랜지스터 각각의 게이트 영역과 소오스 영역 사이에서 발생되고, 그후 사이 제1 및 제2의 스위치가 오프된후 입력 신호가 제1 및 제2의 입력 신호선중의 적어도 하나에 인가되어 상기 제1 및 제2의 MOS트랜지스터 각각의 드레인-소오스 경로에서 입력신호에 대응하는 차동 출력을 얻는 반도체 IC장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 센스 앰프는 상기 제1의 MOS트랜지스터의 드레인 영역과 상기 제2의 입력 신호선 사이에 접속된 제3의 MOS트랜지스터, 상기 제2의 MOS트랜지스터의 드레인 영역과 상기 제1의 입력 신호선 사이에 접속된 제4의 MOS트랜지스터를 구비하고, 상기 제1 및 제2의 스위치가 온되는 기간 동안 상기 제3 및 제4의 스위치는 오프되고, 그후 상기 제1 및 제2의 스위치가 오프된후 상기 제3 및 제4의 스위치가 온되는 반도체 IC장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1 및 제2의 입력 신호선중의 하나는 메모리 셀에 접속되고, 상기 제1 및 제2의 입력 신호선은 프리챠지 회로에 접속되고, 상기 제1 및 제2의 MOS트랜지스터는 n형 채널의 MOS트랜지스터이고 서로 공통 접속된 소오스 영역을 갖고, 상기 제1 및 제2의 입력 신호선은 p형 채널의 MOS트랜지스터 및 p형 채널의 제2의 MOS트랜지스터에 접속되고, 상기 p형 채널의 제1 및 제2의 트랜지스터는 소오스 영역이 서로 공통으로 접속되고, 상기 제1의 입력 신호선은 상기 p형 채널의 MOS트랜지스터의 드레인 영역 및 상기 p형 채널의 제2의 MOS트랜지스터의 게이트 영역에 접속되고, 상기 제2의 입력 신호선은 상기 p형 채널의 제2의 MOS트랜지스터의 드레인 영역 및 상기 p형 채널의 제1의 MOS트랜지스터의 게이트 영역에 접속되고, 상기 제1 및 제2의 스위치가 온되는 기간동안 상기 제1 및 제2의 신호선은 미리 상기 프리챠지 회로에 의해 소정의 전압으로 프리챠지되고, 그후 상기 프리챠기 회로의 프리챠지 동작은 완료되고 스레쉬홀드 전압은 상기 제1 및 제2의 MOS트랜지스터 각각의 게이트 및 소오스 영역에서 각각 발생되고, 그후 상기 제1 및 제2의 스위치는 오프되고 상기 메모리 셀에서의 정보가 상기 제1 및 제2의 입력 신호선중의 상기 하나에 인가되어 상기 제2의 MOS트랜지스터의 드레인에서의 정보에 대응하는 차출력이 얻어지고, 그후 상기 제3 및 제4의 스위치가 온되어 상기 p형 채널의 제1 및 제2의 MOS트랜지스터의 공통 접속된 소오스 영역을 고전압으로 설정하는 반도체 IC장치.
  4. 특허청구의 범위 제2항에 있어서, 상기 제1 및 제2의 입력 신호선중의 하나는 메모리 셀에 접속되고, 상기 제1 및 제2의 입력 신호선은 프리챠지 회로에 접속되고, 상기 제1 및 제2의 MOS트랜지스터는 n형 채널의 MOS트랜지스터이고 서로 공통 접속된 소오스 영역을 갖고, 상기 제1 및 제2의 입력 신호선은 p형 채널의 제1의 MOS트랜지스터 및 p형 채널의 제2의 MOS트랜지스터에 접속되고, 상기 p형 채널의 제1 및 제2의 트랜지스터는 소오스영역이 서로 공통으로 접속되고, 상기 제1의 MOS트랜지스터의 드레인 영역은 상기 p형 채널의 제1의 MOS트랜지스터의 드레인 영역에 접속되고, 상기 제2의 MOS트랜지스터의 드레인 영역은 상기 p형 채널의 제2의 MOS트랜지스터의 드레인 영역에 접속되고, 상기 제1 및 제2의 스위치가 온되는 기간동안 상기 제1 및 제2의 신호선은 미리 상기 프리챠지 회로에 의해 소정의 전압으로 프리챠지되고, 그후 상기 프리챠지 회로의 프리챠지 동작은 완료되고 스레쉬홀드 전압은 상기 제1 및 제2의 MOS트랜지스터 각각의 게이트 및 소오스 영역에서 각각 발생되고, 그후 상기 제1 및 제2의 스위치는 오프되고 상기 메모리 셀에서의 정보기 상기 제1 및 제2의 입력 신호선중의 상기 하나에 인가되어 상기 제2의 MOS트랜지스터의 드레인에서의 정보에 대응하는 차출력이 얻어지고, 그후 상기 제3 및 제4의 스위치가 온되어 상기 p형 채널의 제1 및 제2의 MOS트랜지스터의 공통 접속된 소오스 영역을 고전압으로 설정하는 반도체 IC장치.
  5. 특허청구의 범위 제1항에 있어서, 상기 센스 앰프 회로의 상기 제1 및 제2의 입력선중의 하나에는 다이나믹 메모리 셀에서 정보가 공급되고, 상기 센스 앰프 회로에서의 차출력은 출력을 내는 후단의 앰프 회로의 입력에 인가되고, 상기 출력은 상기 다이나믹 메모리 셀의 정보의 리라이트 동작의 실행에 사용되는 반도체 IC장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 센스 앰프 회로는 상기 MOS트랜지스터의 드레인 영역과 상기 제2의 입력 신호선사이에 접속된 제3의 MOS트랜지스터, 상기 제2의 MOS트랜지스터의 드레인 영역과 상기 제1의 입력 신호선 사이에 접속된 제4의 MOS트랜지스터, 상기 제1의 MOS트랜지스터의 게이트 영역과 상기 제1의 입력 신호선사이에 접속된 제5의 MOS트랜지스터, 상기 제2의 MOS트랜지스터의 게이트 영역과 상기 제2의 입력 신호선사이에 접속된 제6의 MOS트랜지스터를 구비하고, 상기 제1 및 제2의 스위치가 온되는 기간동안 상기 제3 및 제4의 스위치는 온되고 상기 제5 및 제6의 스위치는 오프되고, 그후 상기 제1 및 제2의 스위치가 오프되고 상기 제3 및 제4의 스위치가 온되는 반도체 IC 장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 제1 및 제2의 입력 신호선중의 하나는 메모리 셀에 접속되고, 상기 제1 및 제2의 MOS트랜지스터는 n형 채널의 MOS트랜지스터이고 서로 공통 접속된 드레인 영역을 갖고, 상기 제1 및 제2의 입력 신호선은 p형 채널의 제1의 MOS트랜지스터 및 p형 채널의 제2의 MOS트랜지스터에 접속되고, 상기 p형 채널의 제1 및 제2의 트랜지스터는 소오스 영역이 서로 공통으로 접속되고, 상기 제1의 입력 신호선은 상기 p형 채널의 제1의 MOS트랜지스터의 드레인 영역 및 상기 p형 채널의 제2의 MOS트랜지스터의 게이트영역에 접속되고, 상기 제2의 입력 신호선은 상기 p형 채널의 제2의 MOS트랜지스터의 드레인 영역 및 상기 p형 채널의 제1의 MOS트랜지스터의 게이트 영역에 접속되고, 상기 제1 및 제2의 스위치와 상기 제3 및 제4의 스위치가 온되고 상기 제5 및 제6의 스위치가 오프되는 기간동안, 상기 제1 및 제2의 MOS트랜지스터의 공통 접속된 드레인 영역이 고전압으로 설정되어 상기 제1 및 제2의 MOS트랜지스터 각각의 게이트 영역과 소오스 영역 사이에서 스레쉬홀드 전압이 각각 발생되고, 그후 상기 제1 및 제2의 스위치와 상기 제3 및 제4의 스위치가 오프되고 상기 제5 및 제6의 스위치가 온되고 상기 메모리 셀에서의 정보가 상기 제1 및 제2의 입력 신호선중의 하나에 인가되어 상기 제1 및 제2의 MOS트랜지스터의 드레인-소오스 경로에서의 정보에 대응하는 차출력이 얻어지고, 그후 상기 제3 및 제4의 스위치가 온되어 상기 p형 채널의 제1 및 제2의 MOS트랜지스터의 공통 접속된 소오스영역을 저전압으로 설정하는 반도체 IC 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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