JP3279615B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、微小信号を増幅する装
置を含む半導体装置において、特に不純物濃度や加工寸
法の制御が困難な微細な寸法パタ−ンを用いるため装置
を構成する素子の特性がばらついてしまう半導体装置の
高精度化，高速化に関する。
置を含む半導体装置において、特に不純物濃度や加工寸
法の制御が困難な微細な寸法パタ−ンを用いるため装置
を構成する素子の特性がばらついてしまう半導体装置の
高精度化，高速化に関する。
【０００２】
【従来の技術】従来、微細な寸法パタ−ンを用いて製造
される微小信号を増幅する装置を含む半導体装置とし
て、ＬＳＩハンドブック（電子通信学会編，オ−ム社，
１９８４年），第４８６〜４９９頁に記載のダイナミッ
ク形ランダムアクセスメモリ（ＤＲＡＭ）が良く知られ
ている。図２３に本発明に関する部分を示す。なお、以
下の説明において図面では記号にオ−バ−ラインを付け
て表したコンプリメンタリ信号は記号の前に／を付けて
表し、また特にことわらない限り端子名を表す記号は同
時に配線名，信号名も兼ね電源の場合はその電圧値も兼
ねるものとする。図２３において、ＭＣ１がメモリセ
ル、ワ−ド線がＷ１、デ−タ線がＤ１，／Ｄ１、デ−タ
線増幅回路がＲＡでありＰＰ，ＰＮがその制御信号、Ｐ
ＣＣはプリチャ−ジ回路でありＰＣがその制御信号であ
る。ＭＯＳトランジスタＭ１，Ｍ２ではデ−タ線の微小
信号電圧差に応じた微小信号電流差を発生し、その出力
信号線がＲＯ，／ＲＯであり、ＲＭがスイッチング回
路、ＹＳＲがＲＭの制御信号である。また、ＷＩ，／Ｗ
Ｉは書込み信号線でありＷＭがスイッチング回路、ＹＳ
ＷがＷＭの制御信号である。このようなＤＲＡＭの読出
し動作において、図２４に示すように、まず、増幅回路
ＲＡ１の入力端子Ｄ１，／Ｄ１をＨＶＤの電圧にプリチ
ャ−ジした後、ＰＣを低レベルとしＤ１，／Ｄ１をフロ
−ティングとする。次に、ワ−ド線Ｗ１を高レベルにす
ることによりメモリセルＭＣ１からデ−タ線Ｄ１ヘ信号
が発生しこの電位がわずかに変化する。このＤ１とＨＶ
Ｄのままの／Ｄ１との電位差をＲＡによって検知し増幅
を行う。
される微小信号を増幅する装置を含む半導体装置とし
て、ＬＳＩハンドブック（電子通信学会編，オ−ム社，
１９８４年），第４８６〜４９９頁に記載のダイナミッ
ク形ランダムアクセスメモリ（ＤＲＡＭ）が良く知られ
ている。図２３に本発明に関する部分を示す。なお、以
下の説明において図面では記号にオ−バ−ラインを付け
て表したコンプリメンタリ信号は記号の前に／を付けて
表し、また特にことわらない限り端子名を表す記号は同
時に配線名，信号名も兼ね電源の場合はその電圧値も兼
ねるものとする。図２３において、ＭＣ１がメモリセ
ル、ワ−ド線がＷ１、デ−タ線がＤ１，／Ｄ１、デ−タ
線増幅回路がＲＡでありＰＰ，ＰＮがその制御信号、Ｐ
ＣＣはプリチャ−ジ回路でありＰＣがその制御信号であ
る。ＭＯＳトランジスタＭ１，Ｍ２ではデ−タ線の微小
信号電圧差に応じた微小信号電流差を発生し、その出力
信号線がＲＯ，／ＲＯであり、ＲＭがスイッチング回
路、ＹＳＲがＲＭの制御信号である。また、ＷＩ，／Ｗ
Ｉは書込み信号線でありＷＭがスイッチング回路、ＹＳ
ＷがＷＭの制御信号である。このようなＤＲＡＭの読出
し動作において、図２４に示すように、まず、増幅回路
ＲＡ１の入力端子Ｄ１，／Ｄ１をＨＶＤの電圧にプリチ
ャ−ジした後、ＰＣを低レベルとしＤ１，／Ｄ１をフロ
−ティングとする。次に、ワ−ド線Ｗ１を高レベルにす
ることによりメモリセルＭＣ１からデ−タ線Ｄ１ヘ信号
が発生しこの電位がわずかに変化する。このＤ１とＨＶ
Ｄのままの／Ｄ１との電位差をＲＡによって検知し増幅
を行う。
【０００３】
【発明が解決しようとする課題】上記増幅において、ま
ず増幅回路ＲＡの入出力端子Ｄ１，／Ｄ１を同一の電位
であるＨＶＤにプリチャ−ジするが、ＲＡ内の４ヶのＭ
ＯＳトランジスタは各々特性のバラツキがありこの同一
電位の入力がこのＲＡにとっての同相入力ではない場合
が一般的である。このためこの等価的な差動入力を打ち
消すような入力信号が印加された場合増幅回路ＲＡの性
能は低下する。これは、寸法パタ−ンが微細となり４ヶ
のＭＯＳトランジスタ各々の特性のバラツキが大きくな
った場合に顕著となり、入力信号に対して反転した増幅
信号を得る場合もありえる。
ず増幅回路ＲＡの入出力端子Ｄ１，／Ｄ１を同一の電位
であるＨＶＤにプリチャ−ジするが、ＲＡ内の４ヶのＭ
ＯＳトランジスタは各々特性のバラツキがありこの同一
電位の入力がこのＲＡにとっての同相入力ではない場合
が一般的である。このためこの等価的な差動入力を打ち
消すような入力信号が印加された場合増幅回路ＲＡの性
能は低下する。これは、寸法パタ−ンが微細となり４ヶ
のＭＯＳトランジスタ各々の特性のバラツキが大きくな
った場合に顕著となり、入力信号に対して反転した増幅
信号を得る場合もありえる。
【０００４】そこで、本発明では微小信号を増幅する装
置を含む半導体装置において、特に不純物濃度や加工寸
法の制御が困難な微細な寸法パターンを用いるため装置
を構成する素子の特性がばらついてしまう半導体装置の
高精度化，高速化を図る。
置を含む半導体装置において、特に不純物濃度や加工寸
法の制御が困難な微細な寸法パターンを用いるため装置
を構成する素子の特性がばらついてしまう半導体装置の
高精度化，高速化を図る。
【０００５】
【課題を解決するための手段】例えば図３に示すよう
に、第１のＭＯＳトランジスタ（Ｍ１）と、第２のトラ
ンジスタ（Ｍ２）と、該第１のＭＯＳトランジスタ（Ｍ
１）のゲートに接続された第１の信号線（Ｉ１）と、該
第２のトランジスタ（Ｍ２）のゲートに接続された第２
の信号線（Ｉ２）と、第１と第２のＭＯＳトランジスタ
のソースに第１の電位を供給する電位供給手段（ＤＳ）
と、第１のＭＯＳトランジスタのゲートとドレインとの
間と第２のＭＯＳトランジスタのゲートとドレインとの
間に設置された第１のスイッチ群（Ｓ１１，Ｓ１２）
と、第１のＭＯＳトランジスタのドレインと第１の端子
との間と第２のＭＯＳトランジスタのドレインと第２の
端子との間に設置された第２のスイッチ群（Ｓ２１，Ｓ
２２）と、第１と第２の信号線に第２の電位を設定する
充放電手段（ＰＣＣ）と、第１の信号線（Ｉ１）に接続
された信号発生回路（ＭＣ）とを有するようにして、個
々の増幅回路の特性バラツキに応じて、それぞれの増幅
回路の特性のバラツキをキャンセルするようにその増幅
回路の入出力端子のプリチャージ電圧を変化させること
ができる構成にする。
に、第１のＭＯＳトランジスタ（Ｍ１）と、第２のトラ
ンジスタ（Ｍ２）と、該第１のＭＯＳトランジスタ（Ｍ
１）のゲートに接続された第１の信号線（Ｉ１）と、該
第２のトランジスタ（Ｍ２）のゲートに接続された第２
の信号線（Ｉ２）と、第１と第２のＭＯＳトランジスタ
のソースに第１の電位を供給する電位供給手段（ＤＳ）
と、第１のＭＯＳトランジスタのゲートとドレインとの
間と第２のＭＯＳトランジスタのゲートとドレインとの
間に設置された第１のスイッチ群（Ｓ１１，Ｓ１２）
と、第１のＭＯＳトランジスタのドレインと第１の端子
との間と第２のＭＯＳトランジスタのドレインと第２の
端子との間に設置された第２のスイッチ群（Ｓ２１，Ｓ
２２）と、第１と第２の信号線に第２の電位を設定する
充放電手段（ＰＣＣ）と、第１の信号線（Ｉ１）に接続
された信号発生回路（ＭＣ）とを有するようにして、個
々の増幅回路の特性バラツキに応じて、それぞれの増幅
回路の特性のバラツキをキャンセルするようにその増幅
回路の入出力端子のプリチャージ電圧を変化させること
ができる構成にする。
【０００６】
【作用】増幅回路からみて等価的な同相入力を実現する
ことができるため、特性変動に依存せずに高速に増幅動
作が可能な半導体装置を実現できる。
ことができるため、特性変動に依存せずに高速に増幅動
作が可能な半導体装置を実現できる。
【０００７】
【実施例】以下、本発明の実施例について述べる。
【０００８】図１は本発明の概念を示す図である。ＳＡ
１〜ＳＡ３は微小な差動信号を増幅する回路、Ｄ１，／
Ｄ１〜Ｄ３，／Ｄ３はこの増幅回路の入出力端子、ＭＣ
１〜ＭＣ６は入力信号を発生する回路である。ＭＣ１〜
ＭＣ６の各々は例えばＭＣ１に示すように入力情報を記
憶しているＣ１とスイッチＳ１とで構成されている。従
来、Ｄ１，／Ｄ１〜Ｄ３，／Ｄ３は最初すべて同電位に
プリチャ−ジされていたため、ＳＡ１〜ＳＡ３において
これが同相入力とならない場合が生じた。そこで、本発
明では図２に示すようにＳＡ１〜ＳＡ３の特性に応じて
各々が等価的に同相入力となるようにプリチャ−ジ電圧
を変える。すなわち、ＳＡ１ではＤ１をＶＰ１１の電位
に、／Ｄ１をＶＰ１２の電位にプリチャ−ジし等価的な
同相入力を実現する。同様に、ＳＡ２ではＤ２，／Ｄ２
をＶＰ２１，ＶＰ２２に、ＳＡ３ではＤ３，／Ｄ３をＶ
Ｐ３１，ＶＰ３２にプリチャ−ジし等価的な同相入力を
実現する。これらのプリチャ−ジ電圧は一般には全て異
なる。このように、各増幅回路の特性に応じて個々のプ
リチャ−ジ電圧を変えることにより、各増幅回路にとっ
ての等価的な同相入力を実現でき、増幅回路の性能を良
く発揮できる。なお、増幅回路の入力端子と出力端子が
図１の例のように共用されずに独立に設けられる場合も
同様に入力端子のプリチャ−ジ電圧を変化させ増幅回路
にとっての等価的な同相入力を実現すればよい。
１〜ＳＡ３は微小な差動信号を増幅する回路、Ｄ１，／
Ｄ１〜Ｄ３，／Ｄ３はこの増幅回路の入出力端子、ＭＣ
１〜ＭＣ６は入力信号を発生する回路である。ＭＣ１〜
ＭＣ６の各々は例えばＭＣ１に示すように入力情報を記
憶しているＣ１とスイッチＳ１とで構成されている。従
来、Ｄ１，／Ｄ１〜Ｄ３，／Ｄ３は最初すべて同電位に
プリチャ−ジされていたため、ＳＡ１〜ＳＡ３において
これが同相入力とならない場合が生じた。そこで、本発
明では図２に示すようにＳＡ１〜ＳＡ３の特性に応じて
各々が等価的に同相入力となるようにプリチャ−ジ電圧
を変える。すなわち、ＳＡ１ではＤ１をＶＰ１１の電位
に、／Ｄ１をＶＰ１２の電位にプリチャ−ジし等価的な
同相入力を実現する。同様に、ＳＡ２ではＤ２，／Ｄ２
をＶＰ２１，ＶＰ２２に、ＳＡ３ではＤ３，／Ｄ３をＶ
Ｐ３１，ＶＰ３２にプリチャ−ジし等価的な同相入力を
実現する。これらのプリチャ−ジ電圧は一般には全て異
なる。このように、各増幅回路の特性に応じて個々のプ
リチャ−ジ電圧を変えることにより、各増幅回路にとっ
ての等価的な同相入力を実現でき、増幅回路の性能を良
く発揮できる。なお、増幅回路の入力端子と出力端子が
図１の例のように共用されずに独立に設けられる場合も
同様に入力端子のプリチャ−ジ電圧を変化させ増幅回路
にとっての等価的な同相入力を実現すればよい。
【０００９】図３は本発明の第１の参考例である。Ｍ
１，Ｍ２がＭＯＳトランジスタであり、一般に特性にば
らつきを持っている。Ｉ１，Ｉ２はＭ１，Ｍ２のゲ−ト
に接続された信号線対対応であり、ＰＣＣは初期電圧設
定手段であり、ＭＣはＩ１に接続されたスイッチを有す
る信号発生手段である。このＭＣは図３ではＩ１のみに
接続しているがＩ２のみの場合もあり、さらにＩ１，Ｉ
２両方に接続されている場合もある。ＤＳはＭ１，Ｍ２
のソ−スＮＳ１，ＮＳ２に同電位を与える手段である。
Ｓ１１，Ｓ１２はＭ１，Ｍ２のドレインとゲ−トの間に
それぞれ挿入されたスイッチ手段であり、Ｓ２１，Ｓ２
２はＭ１，Ｍ２のドレインと他の端子Ｏ１，Ｏ２との間
にそれぞれ挿入されたスイッチ手段である。図４を用い
て図３の動作を説明する。最初、Ｓ１１，Ｓ１２がオフ
しＳ２１，Ｓ２２もオフしている。この時、Ｍ１，Ｍ２
のソ−スはＤＳによって同電位ＶＰ１となっており、ま
たＩ１，Ｉ２はＰＣＣによってこのＶＰ１よりもＭ１，
Ｍ２のしきい値電圧の最大値以上高い電圧ＨＶＤとなっ
ている。Ｏ１，Ｏ２は適当な電圧となっている。次に、
Ｓ１１，Ｓ１２がオンすると、Ｍ１，Ｍ２はそれぞれゲ
−トとドレインとが接続された状態となる。ソ−スが一
定の電位ＶＰ１であるため、Ｍ１のゲ−ト（ドレイン）
Ｉ１の電位はＶＰ１よりＭ１のしきい値電圧だけ高いＶ
Ｐ１１までＭ１を通してＮＳ１へ放電され、Ｍ２のゲ−
ト（ドレイン）Ｉ２の電位はＶＰ１よりＭ２のしきい値
電圧だけ高いＶＰ１２までＭ２を通してＮＳ２へ放電さ
れる。このような電圧ＶＰ１１，ＶＰ１２がＩ１，Ｉ２
に発生した後でＳ１１，Ｓ１２をオフしてＮＳ１，ＮＳ
２を低い電位ＶＥとするとＭ１，Ｍ２はそのゲ−ト電圧
に応じた電流を流し得る状態となる。この時、例えば、
Ｍ１のしきい値電圧がＭ２のしきい値電圧より高いとす
るとＶＰ１はＶＰ２より高い電位となる。このため、Ｍ
１のしきい値電圧が高くて電流が流れにくいのをＭ１の
ゲ−ト電圧を高くしてキャンセルしたことになり、Ｍ
１，Ｍ２には同じ電流が流れ得ることになる。ここで、
ＭＣ内のスイッチがオンして信号がＩ１に現われると、
この信号差に対応した電流差がＭ１，Ｍ２に流れ得る状
態となる。この電流差は上述のとおりＭ１，Ｍ２のしき
い値電圧差をキャンセルした値となっている。ついで、
Ｓ２１，Ｓ２２を閉じてこの電流差をＯ１，Ｏ２に発生
することができる。Ｓ２１，Ｓ２２が閉じる時刻は、Ｓ
１１，Ｓ１２がオフした後であれば良い。このように、
本発明を用いれば、差動増幅回路を構成するＭＯＳトラ
ンジスタのしきい値ばらつきを差動増幅回路毎に補正す
ることができるため高信頼で高速な動作が可能となる。
なお、図４では、ＮＳ１，ＮＳ２を固定してＳ１１，Ｓ
１２をオンさせてばらつき補正を行ったが、Ｓ１１，Ｓ
１２はオンのままで、ＮＳ１，ＮＳ２をＭ１，Ｍ２がオ
フするような高電位からＶＰ１へと変化させてばらつき
補正を行っても良い。また、本発明を用いた半導体装置
において、起動をかける入力信号によってこの半導体装
置が選択されてから初期電圧設定及びばらつき補正を行
っても良いし、半導体装置が非選択状態になった直後に
初期電圧設定或いはばらつき補正を行っておいても良
い。
１，Ｍ２がＭＯＳトランジスタであり、一般に特性にば
らつきを持っている。Ｉ１，Ｉ２はＭ１，Ｍ２のゲ−ト
に接続された信号線対対応であり、ＰＣＣは初期電圧設
定手段であり、ＭＣはＩ１に接続されたスイッチを有す
る信号発生手段である。このＭＣは図３ではＩ１のみに
接続しているがＩ２のみの場合もあり、さらにＩ１，Ｉ
２両方に接続されている場合もある。ＤＳはＭ１，Ｍ２
のソ−スＮＳ１，ＮＳ２に同電位を与える手段である。
Ｓ１１，Ｓ１２はＭ１，Ｍ２のドレインとゲ−トの間に
それぞれ挿入されたスイッチ手段であり、Ｓ２１，Ｓ２
２はＭ１，Ｍ２のドレインと他の端子Ｏ１，Ｏ２との間
にそれぞれ挿入されたスイッチ手段である。図４を用い
て図３の動作を説明する。最初、Ｓ１１，Ｓ１２がオフ
しＳ２１，Ｓ２２もオフしている。この時、Ｍ１，Ｍ２
のソ−スはＤＳによって同電位ＶＰ１となっており、ま
たＩ１，Ｉ２はＰＣＣによってこのＶＰ１よりもＭ１，
Ｍ２のしきい値電圧の最大値以上高い電圧ＨＶＤとなっ
ている。Ｏ１，Ｏ２は適当な電圧となっている。次に、
Ｓ１１，Ｓ１２がオンすると、Ｍ１，Ｍ２はそれぞれゲ
−トとドレインとが接続された状態となる。ソ−スが一
定の電位ＶＰ１であるため、Ｍ１のゲ−ト（ドレイン）
Ｉ１の電位はＶＰ１よりＭ１のしきい値電圧だけ高いＶ
Ｐ１１までＭ１を通してＮＳ１へ放電され、Ｍ２のゲ−
ト（ドレイン）Ｉ２の電位はＶＰ１よりＭ２のしきい値
電圧だけ高いＶＰ１２までＭ２を通してＮＳ２へ放電さ
れる。このような電圧ＶＰ１１，ＶＰ１２がＩ１，Ｉ２
に発生した後でＳ１１，Ｓ１２をオフしてＮＳ１，ＮＳ
２を低い電位ＶＥとするとＭ１，Ｍ２はそのゲ−ト電圧
に応じた電流を流し得る状態となる。この時、例えば、
Ｍ１のしきい値電圧がＭ２のしきい値電圧より高いとす
るとＶＰ１はＶＰ２より高い電位となる。このため、Ｍ
１のしきい値電圧が高くて電流が流れにくいのをＭ１の
ゲ−ト電圧を高くしてキャンセルしたことになり、Ｍ
１，Ｍ２には同じ電流が流れ得ることになる。ここで、
ＭＣ内のスイッチがオンして信号がＩ１に現われると、
この信号差に対応した電流差がＭ１，Ｍ２に流れ得る状
態となる。この電流差は上述のとおりＭ１，Ｍ２のしき
い値電圧差をキャンセルした値となっている。ついで、
Ｓ２１，Ｓ２２を閉じてこの電流差をＯ１，Ｏ２に発生
することができる。Ｓ２１，Ｓ２２が閉じる時刻は、Ｓ
１１，Ｓ１２がオフした後であれば良い。このように、
本発明を用いれば、差動増幅回路を構成するＭＯＳトラ
ンジスタのしきい値ばらつきを差動増幅回路毎に補正す
ることができるため高信頼で高速な動作が可能となる。
なお、図４では、ＮＳ１，ＮＳ２を固定してＳ１１，Ｓ
１２をオンさせてばらつき補正を行ったが、Ｓ１１，Ｓ
１２はオンのままで、ＮＳ１，ＮＳ２をＭ１，Ｍ２がオ
フするような高電位からＶＰ１へと変化させてばらつき
補正を行っても良い。また、本発明を用いた半導体装置
において、起動をかける入力信号によってこの半導体装
置が選択されてから初期電圧設定及びばらつき補正を行
っても良いし、半導体装置が非選択状態になった直後に
初期電圧設定或いはばらつき補正を行っておいても良
い。
【００１０】図５は本発明の第２の参考例である。ＤＲ
ＡＭの増幅回路を例にしている。ＭＣ１はメモリセルで
あり、ワ−ド線Ｗ１が選択されるとその情報がＤ１に出
力される。Ｄ１，／Ｄ１はＭＯＳトランジスタＭ１〜Ｍ
６で構成される増幅回路の入出力端子である。ＰＣＣは
Ｄ１，／Ｄ１をショ−トし同電位ＨＶＤにプリチャ−ジ
する回路であり、ＰＣはその制御信号、ＨＶＤはプリチ
ャ−ジ用電源である。ＳＡＰもＤ１，／Ｄ１を入出力端
子とする増幅回路であり、その制御信号はＰＰである。
ＲＭはＤ１，／Ｄ１に生じた信号を後段の回路に接続す
るためのスイッチ用のＭＯＳトランジスタであり、その
制御信号はＹＳＲであり、ＷＭはＭＣ１の書込み信号を
ＷＩ，／ＷＩからＤ１，／Ｄ１に伝えるためのスイッチ
用ＭＯＳトランジスタであり、その制御信号はＹＳＷで
ある。ＹＳＲ，ＹＳＷはいずれも列選択信号でＹデコ−
ダ出力である。図６を用いて本参考例の動作を説明す
る。最初、ＰＣは高レベルＶＣであり、Ｄ１，／Ｄ１は
ＨＶＤの電圧にプリチャ−ジされている。Ｆ１は高レベ
ルＶＣであり、ＭＯＳトランジスタＭ３，Ｍ４がオンし
ており、Ｆ２は低レベルＶＥであり、Ｍ５，Ｍ６はオフ
している。また、Ｗ１，ＹＳＲは低レベルＶＥであり、
ＰＰはＨＶＤの電圧となっている。ＹＳＷはＭＣ１に信
号を書込む時以外は低レベルＶＥであり、ＷＭ内のＭＯ
Ｓトランジスタはオフしている。Ｆ３はＨＶＤの電圧で
ある。まず、ＰＣが高レベルＶＣから低レベルＶＥへと
変化しＤ１，／Ｄ１はフロ−ティングとなる。この後、
Ｆ３がＨＶＤからＶＰ１へと変化する。すると、ＭＯＳ
トランジスタＭ３，Ｍ４がオンしているのでＤ１，／Ｄ
１の電圧はＭ１，Ｍ２のしきい値電圧ＶＴに応じた電圧
ＶＰ１１，ＶＰ１２に下がる。ＶＰ１１＝ＶＰ１＋ＶＴ
（Ｍ１），ＶＰ１２＝ＶＰ１＋ＶＴ（Ｍ２）である。例
えば、Ｍ２のしきい値電圧がＭ１のそれよりも小さいと
すると、／Ｄ１の電圧ＶＰ１２はＤ１の電圧ＶＰ１１よ
りも低くなる。これによって、しきい値電圧が低いこと
によって電流が流れやすいことをこのＭＯＳトランジス
タのゲ−ト電圧である／Ｄ１の電圧をＤ１より低くする
ことによってキャンセルしたことになる。ＶＰ１１，Ｖ
Ｐ１２レベルによりＭ１とＭ２には等しい電流が流れ得
るような状態となる。この後Ｆ１を低レベルＶＥとしま
たＦ３も低レベルＶＥに変える。つぎに、ワ−ド線Ｗ１
が低レベルＶＥから高レベルＶＷとなるとＭＣ１から信
号がＤ１に発生しＤ１，／Ｄ１に本来の差動電圧信号が
生じる。ここで、ＹＳＲが低レベルＶＥから高レベルＶ
Ｃとなり、この差動電圧信号に応じた電流差がＲＯ，／
ＲＯに現われる。この電流差はＭ１，Ｍ２のしきい値電
圧バラツキによる電流差をキャンセルしたものとなって
いる。ＲＯ，／ＲＯの電流差を後段の回路で後述のよう
に電圧差として取り込みラッチするとＹＳＲは高レベル
ＶＣから低レベルＶＥとなりＲＭ内のＭＯＳトランジス
タはオフする。次に、再書込み動作に入り、Ｆ３が高レ
ベルＶＣとなり、Ｍ５，Ｍ６がオンしてＭ１とＭ２とゲ
−トとドレインとを交差接続する通常のセンスアンプと
同じ構成となる。これによってＤ１，／Ｄ１の電圧差を
増幅する。このとき、Ｄ１，／Ｄ１に現われている電圧
差はＭ１，Ｍ２のしきい値電圧のバラツキをキャンセル
した値であるので増幅は高速に行われる。ある程度大き
い信号電圧が発生したところでＰＰをＨＶＤからＶＤと
し、Ｄ１，／Ｄ１を高レベルＶＤ，低レベルＶＥまで増
幅する。ＳＡＰ内のＭＯＳトランジスタにもしきい値電
圧のバラツキが存在するが既に大きな信号電圧が発生し
ているので影響は小さい。このように、本発明によれ
ば、あらかじめＤ１，／Ｄ１の電圧をＦ１によってＭ
３，Ｍ４をオンしＭ１，Ｍ２のしきい値電圧バラツキを
反映するような電圧に設定する。その後ＭＣ１の信号に
よってＤ１，／Ｄ１に発生する微小電圧差に応じた電流
差をＭ１，Ｍ２に発生したり、この微小電圧差をやはり
Ｍ１，Ｍ２を用いて大振幅に増幅する。このため動作余
裕や動作速度がＭ１，Ｍ２のしきい値電圧のバラツキに
影響されない。さらに個々の増幅回路それぞれの特性に
応じて設定できるという特長がある。なお、Ｍ５，Ｍ６
及びＳＡＰを省略し通常のセンスアンプ動作を行わない
ような構成として用いることもできる。また、図６で用
いた電源電圧ＶＣ，ＶＥ，ＶＤ，ＶＷの例は以下の値を
とる。ＶＣ＝２．０Ｖ，ＶＥ＝０Ｖ，ＶＤ＝１．５Ｖ，
ＶＷ＝２．５Ｖである。また、メモリセルＭＣ１の例と
しては、１トランジスタ，１キャパシタの通常のＤＲＡ
Ｍセルや２トランジスタ，１キャパシタのツインセルま
たは２トランジスタや３トランジスタのゲインセルまた
は誘電体を用いた不揮発性セルなどの特殊なＤＲＡＭセ
ル、或いは４トランジスタ，２負荷抵抗や６トランジス
タのＳＲＡＭのセル或いはＥＥＰＲＯＭの不揮発性セル
等が挙げられる。
ＡＭの増幅回路を例にしている。ＭＣ１はメモリセルで
あり、ワ−ド線Ｗ１が選択されるとその情報がＤ１に出
力される。Ｄ１，／Ｄ１はＭＯＳトランジスタＭ１〜Ｍ
６で構成される増幅回路の入出力端子である。ＰＣＣは
Ｄ１，／Ｄ１をショ−トし同電位ＨＶＤにプリチャ−ジ
する回路であり、ＰＣはその制御信号、ＨＶＤはプリチ
ャ−ジ用電源である。ＳＡＰもＤ１，／Ｄ１を入出力端
子とする増幅回路であり、その制御信号はＰＰである。
ＲＭはＤ１，／Ｄ１に生じた信号を後段の回路に接続す
るためのスイッチ用のＭＯＳトランジスタであり、その
制御信号はＹＳＲであり、ＷＭはＭＣ１の書込み信号を
ＷＩ，／ＷＩからＤ１，／Ｄ１に伝えるためのスイッチ
用ＭＯＳトランジスタであり、その制御信号はＹＳＷで
ある。ＹＳＲ，ＹＳＷはいずれも列選択信号でＹデコ−
ダ出力である。図６を用いて本参考例の動作を説明す
る。最初、ＰＣは高レベルＶＣであり、Ｄ１，／Ｄ１は
ＨＶＤの電圧にプリチャ−ジされている。Ｆ１は高レベ
ルＶＣであり、ＭＯＳトランジスタＭ３，Ｍ４がオンし
ており、Ｆ２は低レベルＶＥであり、Ｍ５，Ｍ６はオフ
している。また、Ｗ１，ＹＳＲは低レベルＶＥであり、
ＰＰはＨＶＤの電圧となっている。ＹＳＷはＭＣ１に信
号を書込む時以外は低レベルＶＥであり、ＷＭ内のＭＯ
Ｓトランジスタはオフしている。Ｆ３はＨＶＤの電圧で
ある。まず、ＰＣが高レベルＶＣから低レベルＶＥへと
変化しＤ１，／Ｄ１はフロ−ティングとなる。この後、
Ｆ３がＨＶＤからＶＰ１へと変化する。すると、ＭＯＳ
トランジスタＭ３，Ｍ４がオンしているのでＤ１，／Ｄ
１の電圧はＭ１，Ｍ２のしきい値電圧ＶＴに応じた電圧
ＶＰ１１，ＶＰ１２に下がる。ＶＰ１１＝ＶＰ１＋ＶＴ
（Ｍ１），ＶＰ１２＝ＶＰ１＋ＶＴ（Ｍ２）である。例
えば、Ｍ２のしきい値電圧がＭ１のそれよりも小さいと
すると、／Ｄ１の電圧ＶＰ１２はＤ１の電圧ＶＰ１１よ
りも低くなる。これによって、しきい値電圧が低いこと
によって電流が流れやすいことをこのＭＯＳトランジス
タのゲ−ト電圧である／Ｄ１の電圧をＤ１より低くする
ことによってキャンセルしたことになる。ＶＰ１１，Ｖ
Ｐ１２レベルによりＭ１とＭ２には等しい電流が流れ得
るような状態となる。この後Ｆ１を低レベルＶＥとしま
たＦ３も低レベルＶＥに変える。つぎに、ワ−ド線Ｗ１
が低レベルＶＥから高レベルＶＷとなるとＭＣ１から信
号がＤ１に発生しＤ１，／Ｄ１に本来の差動電圧信号が
生じる。ここで、ＹＳＲが低レベルＶＥから高レベルＶ
Ｃとなり、この差動電圧信号に応じた電流差がＲＯ，／
ＲＯに現われる。この電流差はＭ１，Ｍ２のしきい値電
圧バラツキによる電流差をキャンセルしたものとなって
いる。ＲＯ，／ＲＯの電流差を後段の回路で後述のよう
に電圧差として取り込みラッチするとＹＳＲは高レベル
ＶＣから低レベルＶＥとなりＲＭ内のＭＯＳトランジス
タはオフする。次に、再書込み動作に入り、Ｆ３が高レ
ベルＶＣとなり、Ｍ５，Ｍ６がオンしてＭ１とＭ２とゲ
−トとドレインとを交差接続する通常のセンスアンプと
同じ構成となる。これによってＤ１，／Ｄ１の電圧差を
増幅する。このとき、Ｄ１，／Ｄ１に現われている電圧
差はＭ１，Ｍ２のしきい値電圧のバラツキをキャンセル
した値であるので増幅は高速に行われる。ある程度大き
い信号電圧が発生したところでＰＰをＨＶＤからＶＤと
し、Ｄ１，／Ｄ１を高レベルＶＤ，低レベルＶＥまで増
幅する。ＳＡＰ内のＭＯＳトランジスタにもしきい値電
圧のバラツキが存在するが既に大きな信号電圧が発生し
ているので影響は小さい。このように、本発明によれ
ば、あらかじめＤ１，／Ｄ１の電圧をＦ１によってＭ
３，Ｍ４をオンしＭ１，Ｍ２のしきい値電圧バラツキを
反映するような電圧に設定する。その後ＭＣ１の信号に
よってＤ１，／Ｄ１に発生する微小電圧差に応じた電流
差をＭ１，Ｍ２に発生したり、この微小電圧差をやはり
Ｍ１，Ｍ２を用いて大振幅に増幅する。このため動作余
裕や動作速度がＭ１，Ｍ２のしきい値電圧のバラツキに
影響されない。さらに個々の増幅回路それぞれの特性に
応じて設定できるという特長がある。なお、Ｍ５，Ｍ６
及びＳＡＰを省略し通常のセンスアンプ動作を行わない
ような構成として用いることもできる。また、図６で用
いた電源電圧ＶＣ，ＶＥ，ＶＤ，ＶＷの例は以下の値を
とる。ＶＣ＝２．０Ｖ，ＶＥ＝０Ｖ，ＶＤ＝１．５Ｖ，
ＶＷ＝２．５Ｖである。また、メモリセルＭＣ１の例と
しては、１トランジスタ，１キャパシタの通常のＤＲＡ
Ｍセルや２トランジスタ，１キャパシタのツインセルま
たは２トランジスタや３トランジスタのゲインセルまた
は誘電体を用いた不揮発性セルなどの特殊なＤＲＡＭセ
ル、或いは４トランジスタ，２負荷抵抗や６トランジス
タのＳＲＡＭのセル或いはＥＥＰＲＯＭの不揮発性セル
等が挙げられる。
【００１１】図７は本発明の第３の参考例を示す図であ
る。ＭＣ１，ＰＣＣは図５の参考例と同様であるが、図
５の回路ＲＭ，ＷＭを廃止し回路ＲＷによって後段の読
出し及び書込み回路との接続を行う。ＹＳはＲＷの制御
信号であり、Ｉ／Ｏ，／Ｉ／Ｏは読出し時の出力端子と
書込み時の入力端子を兼ねる。また、図５のＳＡＰ内の
ＭＯＳトランジスタをＭ７，Ｍ８の様に配置した。Ｍ
１，Ｍ２のＦ３に対応する信号がＦ４である。図８を用
いてこの動作を説明する。まず、ＰＣは高レベルＶＣで
あり、Ｄ１，／Ｄ１はＨＶＤにプリチャ−ジされてい
る。Ｆ１は高レベルＶＣ、Ｆ２は低レベルＶＥであるた
め、Ｍ３，Ｍ４がオンしＭ５，Ｍ６がオフしている。Ｆ
３，Ｆ４はＨＶＤであり、Ｗ１，ＹＳは低レベルＶＥで
ある。さて、ＰＣが低レベルＶＥとなると、Ｄ１，／Ｄ
１はフロ−ティングとなる。ここで、Ｆ３がＨＶＤから
ＶＰ１へ、Ｆ４がＨＶＤからＶＰ２へ変化する。Ｍ３，
Ｍ４がオンしているため、Ｍ１，Ｍ２，Ｍ７，Ｍ８のし
きい値電圧のバラツキが互いに関係しあいこれら４つの
ＭＯＳトランジスタで構成する増幅回路全体としての等
価的な同相入力になるようにＤ１，／Ｄ１は電圧ＶＰ１
１，ＶＰ１２にプリチャ−ジされる。その後、Ｆ１を低
レベルＶＥとし、Ｆ３はＶＥに、Ｆ４はＶＤに変化す
る。この状態でＷ１が高レベルＶＷとなり、ＭＣ１から
信号がＤ１に発生する。次に、Ｆ２が高レベルＶＣとな
り、増幅が開始されるが、Ｄ１，／Ｄ１に発生している
電圧差は増幅回路内のＭＯＳトランジスタのしきい値電
圧のバラツキをキャンセルした値であるので、増幅は高
速に行われる。増幅がある程度まで進むとＹＳが高レベ
ルＶＣとなり、後段の回路にＩ／Ｏ，／Ｉ／Ｏを通して
信号が伝達される。このように本参考例を用いれば増幅
回路を構成するＭＯＳトランジスタにしきい値電圧のバ
ラツキがあっても、異なるプリチャ−ジ電圧とすること
により高速な増幅動作を達成できる。またプリチャ−ジ
電圧は個々の増幅回路の特性に応じて設定できる。
る。ＭＣ１，ＰＣＣは図５の参考例と同様であるが、図
５の回路ＲＭ，ＷＭを廃止し回路ＲＷによって後段の読
出し及び書込み回路との接続を行う。ＹＳはＲＷの制御
信号であり、Ｉ／Ｏ，／Ｉ／Ｏは読出し時の出力端子と
書込み時の入力端子を兼ねる。また、図５のＳＡＰ内の
ＭＯＳトランジスタをＭ７，Ｍ８の様に配置した。Ｍ
１，Ｍ２のＦ３に対応する信号がＦ４である。図８を用
いてこの動作を説明する。まず、ＰＣは高レベルＶＣで
あり、Ｄ１，／Ｄ１はＨＶＤにプリチャ−ジされてい
る。Ｆ１は高レベルＶＣ、Ｆ２は低レベルＶＥであるた
め、Ｍ３，Ｍ４がオンしＭ５，Ｍ６がオフしている。Ｆ
３，Ｆ４はＨＶＤであり、Ｗ１，ＹＳは低レベルＶＥで
ある。さて、ＰＣが低レベルＶＥとなると、Ｄ１，／Ｄ
１はフロ−ティングとなる。ここで、Ｆ３がＨＶＤから
ＶＰ１へ、Ｆ４がＨＶＤからＶＰ２へ変化する。Ｍ３，
Ｍ４がオンしているため、Ｍ１，Ｍ２，Ｍ７，Ｍ８のし
きい値電圧のバラツキが互いに関係しあいこれら４つの
ＭＯＳトランジスタで構成する増幅回路全体としての等
価的な同相入力になるようにＤ１，／Ｄ１は電圧ＶＰ１
１，ＶＰ１２にプリチャ−ジされる。その後、Ｆ１を低
レベルＶＥとし、Ｆ３はＶＥに、Ｆ４はＶＤに変化す
る。この状態でＷ１が高レベルＶＷとなり、ＭＣ１から
信号がＤ１に発生する。次に、Ｆ２が高レベルＶＣとな
り、増幅が開始されるが、Ｄ１，／Ｄ１に発生している
電圧差は増幅回路内のＭＯＳトランジスタのしきい値電
圧のバラツキをキャンセルした値であるので、増幅は高
速に行われる。増幅がある程度まで進むとＹＳが高レベ
ルＶＣとなり、後段の回路にＩ／Ｏ，／Ｉ／Ｏを通して
信号が伝達される。このように本参考例を用いれば増幅
回路を構成するＭＯＳトランジスタにしきい値電圧のバ
ラツキがあっても、異なるプリチャ−ジ電圧とすること
により高速な増幅動作を達成できる。またプリチャ−ジ
電圧は個々の増幅回路の特性に応じて設定できる。
【００１２】図９は本発明の第４の参考例を示す図であ
る。図９においては、ｄ１，／ｄ１〜ｄｎ，／ｄｎはデ
ータ線であり、ＰＡ１〜ＰＡｎはこのデータ線を入力と
するプリアンプである。プリアンプＰＡ１において、Ｍ
１，Ｍ２はそのゲートにデータ線／ｄ１，ｄ１が接続す
るＭＯＳであり、その共通ソース駆動線がＦ１１であ
り、Ｍ３はＭ１のドレインとゲートを接続し、Ｍ４はＭ
２のドレインとゲートを接続するＭＯＳであり、Ｍ３と
Ｍ４のゲートはＦ２１で制御される。Ｍ５はＭ１のドレ
インと共通データ線Ｄとを接続するＭＯＳであり、Ｍ６
はＭ２のドレインと共通データ線／Ｄとを接続するＭＯ
Ｓであり、Ｍ５とＭ６のゲートはＹＲ１で制御される。
Ｍ７はデータ線ｄ１と共通データ線Ｄとを接続するＭＯ
Ｓであり、Ｍ８はデータ線／ｄ１と共通データ線／Ｄと
を接続するＭＯＳであり、Ｍ７とＭ８のゲートはＹＷ１
で制御される。ＭＣは信号発生回路であり、ＰＣＣは初
期電圧ＨＶＤを設定する手段、ＰＣがその制御信号線で
ある。ＡＭＰは共通データ線Ｄ，／Ｄに発生する信号を
増幅する回路であり、Ｄ，／ＤをＤ１，／Ｄ１と考えて
図５又は図７または図１８で用いた回路をそのまま使う
ことができ、また、Ｄ，／ＤをＲＯ，／ＲＯと考えて図
１５の回路を用いることもできる。図１０を用いてこの
回路の動作を説明する。まず最初ＰＣが高レベルである
ためｄ１，／ｄ１はＨＶＤにプリチャージされており、
ＹＷ１が低レベルであるためＭ７，Ｍ８はオフしており
ｄ１とＤ及び／ｄ１と／Ｄとは電気的に接続されていな
い。また、Ｆ２１が高レベルであるためＭ３，Ｍ４はオ
ンしＭ１，Ｍ２のドレインとゲートはそれぞれ電気的に
接続されている。ＹＲ１が低レベルであるためＭ１，Ｍ
２のドレインとＤ，／Ｄとは電気的に接続されていな
い。またＦ１１はＨＶＤであり、Ｄ，／ＤはＭ５，Ｍ６
がオンしＦ１１が低レベルとなった時にＭ１，Ｍ２に電
流が流れるように適当な電圧となっている。次にＰＣが
低レベルとなり、ＰＣＣがオフし、ｄ１，／ｄ１がフロ
ーティング状態となる。次に、Ｆ１１がＨＶＤからＶＰ
１へと変化すると、Ｍ３，Ｍ４がオンしているため、ｄ
１，／ｄ１はＦ１１に向けてＶＰ１よりそれぞれのＭＯ
Ｓのしきい値電圧だけ高い電圧まで放電され、ｄ１はＶ
Ｐ１２に／ｄ１はＶＰ１１となる。これにより、Ｍ１，
Ｍ２のしきい値電圧のばらつきはキャンセルされる。こ
の後、Ｆ２１を低レベルＶＥとし、Ｍ３，Ｍ４をオフ
し、Ｆ１１を低レベルＶＥとする。この状態でＭＣをオ
ンして信号電圧をｄ１，／ｄ１に発生する。ここで、Ｙ
Ｒ１を高レベルとするとＭ５，Ｍ６がオンし、Ｄ，／Ｄ
にｄ１，／ｄ１に対応した信号電流又は信号電圧が現わ
れることになる。この後、図９ではＤ，／Ｄに現われた
信号をＡＭＰで大振幅ＶＤ−ＶＥに増幅し、ＹＲ１を低
レベル、ＹＷ１を高レベルとして、ｄ１，／ｄ１にＤ，
／Ｄの電圧を再書込みしている。なお、ＡＭＰにおいて
も、Ｄ，／Ｄのプリチャージ電圧をＡＭＰ内のＭＯＳの
しきい値電圧のばらつきに応じて変化させることもでき
る。その場合は、図９のＰＡ１〜ＰＡｎは図５又は図７
におけるＭＣ１と考えることができる。また、書込み時
には、ＹＲ１を低レベルとし、ＹＷ１を高レベルとして
ＡＭＰより書込み信号をＤ，／Ｄに発生して、ＭＣを選
択して書き込む。本発明を用いれば動作余裕や動作速度
がＭＯＳのばらつきによらないという特長に加えて、デ
ータ線対にはｎチャネルＭＯＳだけで構成されるＰＡ１
〜ＰＡｎしか置かず、再書込みなどは、共通のＡＭＰを
用いて行うため、レイアウト上の面積を小さく抑えるこ
とができるという特長がある。これに伴い、ｄ１，／ｄ
１の寄生容量も低減できるので、ＭＣからｄ１，／ｄ１
に読出される信号電圧も大きくとることができる。
る。図９においては、ｄ１，／ｄ１〜ｄｎ，／ｄｎはデ
ータ線であり、ＰＡ１〜ＰＡｎはこのデータ線を入力と
するプリアンプである。プリアンプＰＡ１において、Ｍ
１，Ｍ２はそのゲートにデータ線／ｄ１，ｄ１が接続す
るＭＯＳであり、その共通ソース駆動線がＦ１１であ
り、Ｍ３はＭ１のドレインとゲートを接続し、Ｍ４はＭ
２のドレインとゲートを接続するＭＯＳであり、Ｍ３と
Ｍ４のゲートはＦ２１で制御される。Ｍ５はＭ１のドレ
インと共通データ線Ｄとを接続するＭＯＳであり、Ｍ６
はＭ２のドレインと共通データ線／Ｄとを接続するＭＯ
Ｓであり、Ｍ５とＭ６のゲートはＹＲ１で制御される。
Ｍ７はデータ線ｄ１と共通データ線Ｄとを接続するＭＯ
Ｓであり、Ｍ８はデータ線／ｄ１と共通データ線／Ｄと
を接続するＭＯＳであり、Ｍ７とＭ８のゲートはＹＷ１
で制御される。ＭＣは信号発生回路であり、ＰＣＣは初
期電圧ＨＶＤを設定する手段、ＰＣがその制御信号線で
ある。ＡＭＰは共通データ線Ｄ，／Ｄに発生する信号を
増幅する回路であり、Ｄ，／ＤをＤ１，／Ｄ１と考えて
図５又は図７または図１８で用いた回路をそのまま使う
ことができ、また、Ｄ，／ＤをＲＯ，／ＲＯと考えて図
１５の回路を用いることもできる。図１０を用いてこの
回路の動作を説明する。まず最初ＰＣが高レベルである
ためｄ１，／ｄ１はＨＶＤにプリチャージされており、
ＹＷ１が低レベルであるためＭ７，Ｍ８はオフしており
ｄ１とＤ及び／ｄ１と／Ｄとは電気的に接続されていな
い。また、Ｆ２１が高レベルであるためＭ３，Ｍ４はオ
ンしＭ１，Ｍ２のドレインとゲートはそれぞれ電気的に
接続されている。ＹＲ１が低レベルであるためＭ１，Ｍ
２のドレインとＤ，／Ｄとは電気的に接続されていな
い。またＦ１１はＨＶＤであり、Ｄ，／ＤはＭ５，Ｍ６
がオンしＦ１１が低レベルとなった時にＭ１，Ｍ２に電
流が流れるように適当な電圧となっている。次にＰＣが
低レベルとなり、ＰＣＣがオフし、ｄ１，／ｄ１がフロ
ーティング状態となる。次に、Ｆ１１がＨＶＤからＶＰ
１へと変化すると、Ｍ３，Ｍ４がオンしているため、ｄ
１，／ｄ１はＦ１１に向けてＶＰ１よりそれぞれのＭＯ
Ｓのしきい値電圧だけ高い電圧まで放電され、ｄ１はＶ
Ｐ１２に／ｄ１はＶＰ１１となる。これにより、Ｍ１，
Ｍ２のしきい値電圧のばらつきはキャンセルされる。こ
の後、Ｆ２１を低レベルＶＥとし、Ｍ３，Ｍ４をオフ
し、Ｆ１１を低レベルＶＥとする。この状態でＭＣをオ
ンして信号電圧をｄ１，／ｄ１に発生する。ここで、Ｙ
Ｒ１を高レベルとするとＭ５，Ｍ６がオンし、Ｄ，／Ｄ
にｄ１，／ｄ１に対応した信号電流又は信号電圧が現わ
れることになる。この後、図９ではＤ，／Ｄに現われた
信号をＡＭＰで大振幅ＶＤ−ＶＥに増幅し、ＹＲ１を低
レベル、ＹＷ１を高レベルとして、ｄ１，／ｄ１にＤ，
／Ｄの電圧を再書込みしている。なお、ＡＭＰにおいて
も、Ｄ，／Ｄのプリチャージ電圧をＡＭＰ内のＭＯＳの
しきい値電圧のばらつきに応じて変化させることもでき
る。その場合は、図９のＰＡ１〜ＰＡｎは図５又は図７
におけるＭＣ１と考えることができる。また、書込み時
には、ＹＲ１を低レベルとし、ＹＷ１を高レベルとして
ＡＭＰより書込み信号をＤ，／Ｄに発生して、ＭＣを選
択して書き込む。本発明を用いれば動作余裕や動作速度
がＭＯＳのばらつきによらないという特長に加えて、デ
ータ線対にはｎチャネルＭＯＳだけで構成されるＰＡ１
〜ＰＡｎしか置かず、再書込みなどは、共通のＡＭＰを
用いて行うため、レイアウト上の面積を小さく抑えるこ
とができるという特長がある。これに伴い、ｄ１，／ｄ
１の寄生容量も低減できるので、ＭＣからｄ１，／ｄ１
に読出される信号電圧も大きくとることができる。
【００１３】図１１は、本発明の実施例を示す図であ
る。本発明は実開昭５６−０２１８９７に開示されてい
る回路を図５と同様の機能を持つように改良したもので
ある。実開昭５６−０２１８９７においては、良く知ら
れたＶＣＣプリチャージ方式におけるデータ線上での大
振幅への増幅方式にしきい値ばらつき補償を行った場合
のみが開示されていたが、１／２ＶＣＣ方式における微
小信号直接読出し方式についてはまったく示されていな
かった。図１１において、Ｍ１，Ｍ２はＭＯＳ差動増幅
器を構成し、Ｍ３，Ｍ４，Ｍ５，Ｍ６はＭ１，Ｍ２のし
きい値電圧を補償するためのスイッチング用のＭＯＳで
あり、Ｍ７，Ｍ８はＭ１，Ｍ２のゲートとデータ線とを
接続するためのスイッチング用のＭＯＳである。Ｍ５，
Ｍ６は再書込み動作にも用いる。他の構成はＰＣＣがＭ
ＯＳ１ヶである他は、図５の回路と同じである。本回路
の動作を図１２を用いて説明する。まず、最初、Ｆ２と
Ｆ３は高電圧となっており、Ｍ３，Ｍ４，Ｍ５，Ｍ６は
オンしている。この時、Ｆ１の電圧はＶＰ１としており
これによりＤ１にはＦ１よりＭ２のしきい値電圧だけ低
い電圧ＶＰ１１が印加され、また、／Ｄ１にはＦ１より
Ｍ１のしきい値電圧だけ低い電圧ＶＰ１２が印加され
る。この状態で、Ｆ２，Ｆ３を低レベルにしてＭ３，Ｍ
４，Ｍ５，Ｍ６をオフにする。この後、Ｆ４を高レベル
として、Ｍ７，Ｍ８をオンする。この時Ｍ１のゲートに
はＶＰ１よりＭ２のしきい値電圧だけ低いＤ１の電圧Ｖ
Ｐ１１が印加され、Ｍ２のゲートにはＶＰ１よりＭ１の
しきい値電圧だけ低い／Ｄ１の電圧ＶＰ１２が印加され
ている。これにより、例えば、Ｍ１のしきい値電圧がＭ
２より高く電流が流れにくいとすると、Ｍ２のゲートに
この分だけ低い電圧を与えることになる。これによっ
て、Ｍ２もＭ１と同様に電流が流れにくくなり、しきい
値電圧のばらつきをキャンセルしたことになる。この後
ワード線Ｗ１が高レベルとなりデータ線Ｄ１，／Ｄ１に
は読出し信号電圧が発生する。この信号はＭ７，Ｍ８を
介してＭ１，Ｍ２のゲートに入力する。ここで、ＹＳＲ
を高レベルとしＲＭをオンさせて、ＲＯ，／ＲＯに信号
電流を発生する。このＲＯ，／ＲＯの信号を後段の回路
でラッチしたらＹＳＲを低レベルとしＲＭをオフし、次
に再書込み動作に移る。この動作では、まず、Ｆ３を高
レベルとしＭ５，Ｍ６をオンさせて、Ｍ１，Ｍ２がフリ
ップフロップ回路として動作できるようにする。この
後、まず、Ｆ１を低レベルとし、Ｍ１，Ｍ２とＭ５，Ｍ
６とでデータ線上の微小信号を増幅する。ある程度、増
幅が進んだら、次に、ＰＰを高レベルとしデータ線の高
レベル側を書き込む。本実施例では、図５の第２の実施
例ではＰＣＣでデータ線をプリチャージし、Ｆ１で放電
してしきい値バラツキを補正していたのに対して、Ｆ１
からの充電のみでしきい値バラツキを補正出来るため、
プリチャージ回路が簡略化でき、また、Ｆ１の制御が容
易であるという特長がある。
る。本発明は実開昭５６−０２１８９７に開示されてい
る回路を図５と同様の機能を持つように改良したもので
ある。実開昭５６−０２１８９７においては、良く知ら
れたＶＣＣプリチャージ方式におけるデータ線上での大
振幅への増幅方式にしきい値ばらつき補償を行った場合
のみが開示されていたが、１／２ＶＣＣ方式における微
小信号直接読出し方式についてはまったく示されていな
かった。図１１において、Ｍ１，Ｍ２はＭＯＳ差動増幅
器を構成し、Ｍ３，Ｍ４，Ｍ５，Ｍ６はＭ１，Ｍ２のし
きい値電圧を補償するためのスイッチング用のＭＯＳで
あり、Ｍ７，Ｍ８はＭ１，Ｍ２のゲートとデータ線とを
接続するためのスイッチング用のＭＯＳである。Ｍ５，
Ｍ６は再書込み動作にも用いる。他の構成はＰＣＣがＭ
ＯＳ１ヶである他は、図５の回路と同じである。本回路
の動作を図１２を用いて説明する。まず、最初、Ｆ２と
Ｆ３は高電圧となっており、Ｍ３，Ｍ４，Ｍ５，Ｍ６は
オンしている。この時、Ｆ１の電圧はＶＰ１としており
これによりＤ１にはＦ１よりＭ２のしきい値電圧だけ低
い電圧ＶＰ１１が印加され、また、／Ｄ１にはＦ１より
Ｍ１のしきい値電圧だけ低い電圧ＶＰ１２が印加され
る。この状態で、Ｆ２，Ｆ３を低レベルにしてＭ３，Ｍ
４，Ｍ５，Ｍ６をオフにする。この後、Ｆ４を高レベル
として、Ｍ７，Ｍ８をオンする。この時Ｍ１のゲートに
はＶＰ１よりＭ２のしきい値電圧だけ低いＤ１の電圧Ｖ
Ｐ１１が印加され、Ｍ２のゲートにはＶＰ１よりＭ１の
しきい値電圧だけ低い／Ｄ１の電圧ＶＰ１２が印加され
ている。これにより、例えば、Ｍ１のしきい値電圧がＭ
２より高く電流が流れにくいとすると、Ｍ２のゲートに
この分だけ低い電圧を与えることになる。これによっ
て、Ｍ２もＭ１と同様に電流が流れにくくなり、しきい
値電圧のばらつきをキャンセルしたことになる。この後
ワード線Ｗ１が高レベルとなりデータ線Ｄ１，／Ｄ１に
は読出し信号電圧が発生する。この信号はＭ７，Ｍ８を
介してＭ１，Ｍ２のゲートに入力する。ここで、ＹＳＲ
を高レベルとしＲＭをオンさせて、ＲＯ，／ＲＯに信号
電流を発生する。このＲＯ，／ＲＯの信号を後段の回路
でラッチしたらＹＳＲを低レベルとしＲＭをオフし、次
に再書込み動作に移る。この動作では、まず、Ｆ３を高
レベルとしＭ５，Ｍ６をオンさせて、Ｍ１，Ｍ２がフリ
ップフロップ回路として動作できるようにする。この
後、まず、Ｆ１を低レベルとし、Ｍ１，Ｍ２とＭ５，Ｍ
６とでデータ線上の微小信号を増幅する。ある程度、増
幅が進んだら、次に、ＰＰを高レベルとしデータ線の高
レベル側を書き込む。本実施例では、図５の第２の実施
例ではＰＣＣでデータ線をプリチャージし、Ｆ１で放電
してしきい値バラツキを補正していたのに対して、Ｆ１
からの充電のみでしきい値バラツキを補正出来るため、
プリチャージ回路が簡略化でき、また、Ｆ１の制御が容
易であるという特長がある。
【００１４】本発明においては図５のＦ１及び図７のＦ
１，Ｆ４及び図９のＦ１１をこれまで述べてきたように
２段階に変化させなければならない。これは、図１３に
示すように容易に達成できる。図１３ではＦ１，Ｆ４両
方を変化させる場合について述べる。図５及び図９の参
考例の場合はこの図のＦ１の部分のみをそれぞれＦ１，
Ｆ１１に適用すれば良い。図１３において、ＭＰＨはＶ
Ｄの電圧をＦ４に供給するｐＭＯＳでありＳＤＨで制御
され、ＭＰＰはＶＰ２の電圧をＦ４に供給するｐＭＯＳ
でありＳＰ２で制御され、ＭＮＬはＶＥの電圧をＦ１に
供給するｎＭＯＳでありＳＤＬで制御され、ＭＮＰはＶ
Ｐ１をＦ１に供給するｎＭＯＳでありＳＰ１で制御され
る。ＰＣＣはＦ１，Ｆ４に最初ＨＶＤの電圧を供給する
回路でありＰＣで制御される。図１４を用いてこの動作
を説明する。最初、ＰＣが高レベルＶＣでありＦ１，Ｆ
４はＨＶＤにプリチャージされている。ＳＰ１は低レベ
ルＶＥ、ＳＰ２は高レベルＶＣ、ＳＤＨは高レベルＶ
Ｃ、ＳＤＬは低レベルＶＥであり、ＭＰＰ，ＭＮＰ，Ｍ
ＰＨ，ＭＮＬは共にオフしている。まず、ＳＰ１が高レ
ベルＶＣにＳＰ２が低レベルＶＥとなり、Ｆ４がＶＰ２
に、Ｆ１がＶＰ１となる。これによって、図５〜図１０
に示したように増幅回路を構成するＭＯＳのしきい値電
圧のバラツキに応じたプリチャージ電圧が実現される。
この後、Ｆ１では、ＳＰ１が低レベルＶＥに、ＳＤＬが
高レベルＶＣとなりＶＥが供給されるようになる。Ｆ４
ではＳＰ２が高レベルＶＣに、ＳＤＨが低レベルＶＥと
なり、ＶＤが供給されるようになる。なお、図７の参考
例に用いる場合はＭＰＰを省略すれば良く、図７ではＦ
４は図３のＰＰに対応するようになる。図９の場合はＦ
１の部分のみであるが、ＡＭＰに本発明を用いる場合は
図１３のＦ１，Ｆ４を使用することができる。このよう
に本回路を用いれば、図５のＰＰ，Ｆ３及び図７のＦ
１，Ｆ４及び図９のＦ１１に必要な電圧を容易に発生す
ることができる。
１，Ｆ４及び図９のＦ１１をこれまで述べてきたように
２段階に変化させなければならない。これは、図１３に
示すように容易に達成できる。図１３ではＦ１，Ｆ４両
方を変化させる場合について述べる。図５及び図９の参
考例の場合はこの図のＦ１の部分のみをそれぞれＦ１，
Ｆ１１に適用すれば良い。図１３において、ＭＰＨはＶ
Ｄの電圧をＦ４に供給するｐＭＯＳでありＳＤＨで制御
され、ＭＰＰはＶＰ２の電圧をＦ４に供給するｐＭＯＳ
でありＳＰ２で制御され、ＭＮＬはＶＥの電圧をＦ１に
供給するｎＭＯＳでありＳＤＬで制御され、ＭＮＰはＶ
Ｐ１をＦ１に供給するｎＭＯＳでありＳＰ１で制御され
る。ＰＣＣはＦ１，Ｆ４に最初ＨＶＤの電圧を供給する
回路でありＰＣで制御される。図１４を用いてこの動作
を説明する。最初、ＰＣが高レベルＶＣでありＦ１，Ｆ
４はＨＶＤにプリチャージされている。ＳＰ１は低レベ
ルＶＥ、ＳＰ２は高レベルＶＣ、ＳＤＨは高レベルＶ
Ｃ、ＳＤＬは低レベルＶＥであり、ＭＰＰ，ＭＮＰ，Ｍ
ＰＨ，ＭＮＬは共にオフしている。まず、ＳＰ１が高レ
ベルＶＣにＳＰ２が低レベルＶＥとなり、Ｆ４がＶＰ２
に、Ｆ１がＶＰ１となる。これによって、図５〜図１０
に示したように増幅回路を構成するＭＯＳのしきい値電
圧のバラツキに応じたプリチャージ電圧が実現される。
この後、Ｆ１では、ＳＰ１が低レベルＶＥに、ＳＤＬが
高レベルＶＣとなりＶＥが供給されるようになる。Ｆ４
ではＳＰ２が高レベルＶＣに、ＳＤＨが低レベルＶＥと
なり、ＶＤが供給されるようになる。なお、図７の参考
例に用いる場合はＭＰＰを省略すれば良く、図７ではＦ
４は図３のＰＰに対応するようになる。図９の場合はＦ
１の部分のみであるが、ＡＭＰに本発明を用いる場合は
図１３のＦ１，Ｆ４を使用することができる。このよう
に本回路を用いれば、図５のＰＰ，Ｆ３及び図７のＦ
１，Ｆ４及び図９のＦ１１に必要な電圧を容易に発生す
ることができる。
【００１５】次に、図５及び図１１においてＹＳＲを高
レベルにしている間に、ＲＯ，／ＲＯが接続される後段
の回路でＲＯ，／ＲＯに発生する電流信号を取り込みラ
ッチしておかなければならないことを述べたが、この回
路例を図２０に示す。図２０において、Ｑ１〜Ｑ６はバ
イポーラトランジスタであり、Ｒ１，Ｒ２は抵抗、ＩＳ
１〜ＩＳ４は電流源、ＭＳはＳＬで制御される電流源用
のＭＯＳである。Ｑ１，Ｑ２はベース電圧ＶＢからベー
ス・エミッタ間順方向電圧ＶＢＥ低い電圧にＲＯ，／Ｒ
Ｏをクランプし電圧変動を抑えるためのバイポーラであ
る。Ｑ３，Ｑ４はカレントスイッチを構成し、その電流
源ＭＯＳ（ＭＳ）はＳＬで制御される。Ｑ５，Ｑ６は各
々Ｎ１，Ｎ２を入力とし、ＭＯ，／ＭＯを出力とするエ
ミッタフォロワを構成する。ＶＣ’はこの読出し回路の
電源である。図２１を用いて図２０の動作を説明する。
ＹＳＲが低レベルＶＥであるとＲＭ内のＭＯＳはオフで
あり、Ｎ１とＮ２及びＭＯと／ＭＯはそれぞれ等しい電
位になっている。ここで、ＹＳＲが高レベルＶＣとなる
と、ＲＭがオンし図７で説明したように電流差がＲＯ，
／ＲＯに生じる。このため、Ｎ１，Ｎ２には抵抗Ｒ１，
Ｒ２によって電流差に応じた電圧差が発生しＭＯ，／Ｍ
ＯにはＮ１，Ｎ２から全体がＶＢＥ低い電圧差が発生す
る。そこで、ＳＬを高レベルＶＣとし電流源をオンすれ
ばＹＳＲを低レベルＶＥにしても、ＭＯ，／ＭＯには電
圧差が保たれることになる。これによって、図７の参考
例に必要な機能を実現することができる。図２０はバイ
ポーラを用いた例であるが、このようなラッチ機能を持
つ電流電圧変換回路はＭＯＳだけでも構成できる。
レベルにしている間に、ＲＯ，／ＲＯが接続される後段
の回路でＲＯ，／ＲＯに発生する電流信号を取り込みラ
ッチしておかなければならないことを述べたが、この回
路例を図２０に示す。図２０において、Ｑ１〜Ｑ６はバ
イポーラトランジスタであり、Ｒ１，Ｒ２は抵抗、ＩＳ
１〜ＩＳ４は電流源、ＭＳはＳＬで制御される電流源用
のＭＯＳである。Ｑ１，Ｑ２はベース電圧ＶＢからベー
ス・エミッタ間順方向電圧ＶＢＥ低い電圧にＲＯ，／Ｒ
Ｏをクランプし電圧変動を抑えるためのバイポーラであ
る。Ｑ３，Ｑ４はカレントスイッチを構成し、その電流
源ＭＯＳ（ＭＳ）はＳＬで制御される。Ｑ５，Ｑ６は各
々Ｎ１，Ｎ２を入力とし、ＭＯ，／ＭＯを出力とするエ
ミッタフォロワを構成する。ＶＣ’はこの読出し回路の
電源である。図２１を用いて図２０の動作を説明する。
ＹＳＲが低レベルＶＥであるとＲＭ内のＭＯＳはオフで
あり、Ｎ１とＮ２及びＭＯと／ＭＯはそれぞれ等しい電
位になっている。ここで、ＹＳＲが高レベルＶＣとなる
と、ＲＭがオンし図７で説明したように電流差がＲＯ，
／ＲＯに生じる。このため、Ｎ１，Ｎ２には抵抗Ｒ１，
Ｒ２によって電流差に応じた電圧差が発生しＭＯ，／Ｍ
ＯにはＮ１，Ｎ２から全体がＶＢＥ低い電圧差が発生す
る。そこで、ＳＬを高レベルＶＣとし電流源をオンすれ
ばＹＳＲを低レベルＶＥにしても、ＭＯ，／ＭＯには電
圧差が保たれることになる。これによって、図７の参考
例に必要な機能を実現することができる。図２０はバイ
ポーラを用いた例であるが、このようなラッチ機能を持
つ電流電圧変換回路はＭＯＳだけでも構成できる。
【００１６】図１５は、本発明の第５の参考例を示す図
である。共通ソース線Ｆ１１をデータ線のとり得る電圧
よりも十分低い電圧に駆動することにより、Ｍ１とＭ２
の動作速度を高速にしたことが特長である。Ｆ１１の制
御が異なり、このＦ１１をＦＣで制御する以外は図９の
第４の参考例と同じ構成である。記号もＦＣ以外は同じ
内容を表す。ＦＣにおいてＭＦ１はＰＣで制御され、Ｆ
１１をＨＶＤにプリチャージするＭＯＳである。ＭＦ２
はＳ１で制御され、しきい値電圧補償のためにＦ１１を
ＶＥと弱く電気的に接続するＭＯＳであり、ＭＦ３は信
号のセンスを行うためにＦ１１を強くＶＥとショートす
るためのＭＯＳである。ＭＦ２とＭＦ３は一つで兼ねて
も良い。図１６を用いて図１５の回路の動作を説明す
る。最初、ＰＣは高レベルＶＣ、Ｓ１とＳ２は低レベル
ＶＥであり、データ線対ｄ１，／ｄ１〜ｄｍ，／ｄｍ及
びＦ１１はＨＶＤにプリチャージされている。また、Ｆ
２１は高レベルＶＣであるため、ＭＯＳＭ３及びＭ４が
オンしており、ＭＯＳＭ１とＭ２は各々そのゲートとド
レインとが電気的に接続されたダイオードとなってい
る。ＹＲ１とＹＷ１は低レベルＶＥであるため、ＭＯＳ
Ｍ５〜Ｍ８はオフしている。ワード線Ｗは低レベルＶＤ
Ｌであり、メモリセルＭＣ内のスイッチングトランジス
タはオフしている。また、Ｄ，／Ｄは、図示していない
がＡＭＰ内の回路によって、ＨＶＤ２の電位にプリチャ
ージされている。動作状態となると、まずＰＣが低レベ
ルＶＥとなり、ｄ１，／ｄ１〜ｄｍ，／ｄｍ及びＦ１１
がフローティングとなる。ここで、Ｓ１が高レベルとな
りＭＦ２がオンすると、Ｆ１１の電位が下がり、データ
線対ｄ１，／ｄ１はダイオード接続されたＭ１及びＭ２
を通じて放電される。Ｍ１及びＭ２がオンするまではＦ
１１の電位はは急速に低下するが、Ｍ１及びＭ２がオン
してからはデータ線容量の放電に合わせてゆっくりと低
下していく。この時ｄ１，／ｄ１はＦ１１より、それぞ
れＭ１及びＭ２のしきい値電圧分だけ高い電位まで放電
されることとなる。この期間でしきい値電圧のバラツキ
が各々のデータ線対毎に補償されることになる。データ
線対の電位差が、Ｍ１及びＭ２のしきい値電圧差とほぼ
同じとなったところで、Ｆ２１を低レベルＶＥとし、Ｍ
３及びＭ４をオフにしてデータ線の放電を止める。この
放電はたかだかしきい値ばらつきを補償する程度である
ので、データ線の電圧は最初のプリチャージ電圧よりも
大きくは低下せず、ＶＤＬよりも高くなっている。ここ
で、ワード線Ｗを高レベルＶＷとし、メモリセルＭＣか
ら電荷をデータ線に読出す。その後、Ｓ２を高レベルＶ
Ｃとし、ＭＦ３によってＦ１１をＶＥまで下げると共
に、ＹＲ１を高レベルとし読出し用ＭＯＳＭ７とＭ８を
オンさせ、ｄ１，／ｄ１の信号電圧に応じた信号電流を
Ｍ１及びＭ２を通じて共通データ線対Ｄ，／Ｄから流
し、この電流をＡＭＰでセンスするのである。ＡＭＰに
よって後段に増幅された信号が出力されるのと共に、
Ｄ，／Ｄには高レベルがＶＤＨであり低レベルがＶＤＬ
である高振幅の信号が現れる。この後、ＹＲ１を低レベ
ルとしＭ７とＭ８をオフし、ＹＷ１を高レベルＶＷとし
て、ｄ１，／ｄ１をＶＤＨとＶＤＬまで開く。ワード線
Ｗは高レベルＶＷであるので、メモリセルＭＣに再書込
みしたことになる。ＡＭＰ内の回路についても同様にし
て、Ｄ，／Ｄの電位をＡＭＰ内のＭＯＳのしきい値電圧
のバラツキに応じて変化させてその感度を高めることが
できる。本参考例を用いれば、図９の第４の参考例の特
長に加えて、Ｆ１１の制御を容易にすることができる。
である。共通ソース線Ｆ１１をデータ線のとり得る電圧
よりも十分低い電圧に駆動することにより、Ｍ１とＭ２
の動作速度を高速にしたことが特長である。Ｆ１１の制
御が異なり、このＦ１１をＦＣで制御する以外は図９の
第４の参考例と同じ構成である。記号もＦＣ以外は同じ
内容を表す。ＦＣにおいてＭＦ１はＰＣで制御され、Ｆ
１１をＨＶＤにプリチャージするＭＯＳである。ＭＦ２
はＳ１で制御され、しきい値電圧補償のためにＦ１１を
ＶＥと弱く電気的に接続するＭＯＳであり、ＭＦ３は信
号のセンスを行うためにＦ１１を強くＶＥとショートす
るためのＭＯＳである。ＭＦ２とＭＦ３は一つで兼ねて
も良い。図１６を用いて図１５の回路の動作を説明す
る。最初、ＰＣは高レベルＶＣ、Ｓ１とＳ２は低レベル
ＶＥであり、データ線対ｄ１，／ｄ１〜ｄｍ，／ｄｍ及
びＦ１１はＨＶＤにプリチャージされている。また、Ｆ
２１は高レベルＶＣであるため、ＭＯＳＭ３及びＭ４が
オンしており、ＭＯＳＭ１とＭ２は各々そのゲートとド
レインとが電気的に接続されたダイオードとなってい
る。ＹＲ１とＹＷ１は低レベルＶＥであるため、ＭＯＳ
Ｍ５〜Ｍ８はオフしている。ワード線Ｗは低レベルＶＤ
Ｌであり、メモリセルＭＣ内のスイッチングトランジス
タはオフしている。また、Ｄ，／Ｄは、図示していない
がＡＭＰ内の回路によって、ＨＶＤ２の電位にプリチャ
ージされている。動作状態となると、まずＰＣが低レベ
ルＶＥとなり、ｄ１，／ｄ１〜ｄｍ，／ｄｍ及びＦ１１
がフローティングとなる。ここで、Ｓ１が高レベルとな
りＭＦ２がオンすると、Ｆ１１の電位が下がり、データ
線対ｄ１，／ｄ１はダイオード接続されたＭ１及びＭ２
を通じて放電される。Ｍ１及びＭ２がオンするまではＦ
１１の電位はは急速に低下するが、Ｍ１及びＭ２がオン
してからはデータ線容量の放電に合わせてゆっくりと低
下していく。この時ｄ１，／ｄ１はＦ１１より、それぞ
れＭ１及びＭ２のしきい値電圧分だけ高い電位まで放電
されることとなる。この期間でしきい値電圧のバラツキ
が各々のデータ線対毎に補償されることになる。データ
線対の電位差が、Ｍ１及びＭ２のしきい値電圧差とほぼ
同じとなったところで、Ｆ２１を低レベルＶＥとし、Ｍ
３及びＭ４をオフにしてデータ線の放電を止める。この
放電はたかだかしきい値ばらつきを補償する程度である
ので、データ線の電圧は最初のプリチャージ電圧よりも
大きくは低下せず、ＶＤＬよりも高くなっている。ここ
で、ワード線Ｗを高レベルＶＷとし、メモリセルＭＣか
ら電荷をデータ線に読出す。その後、Ｓ２を高レベルＶ
Ｃとし、ＭＦ３によってＦ１１をＶＥまで下げると共
に、ＹＲ１を高レベルとし読出し用ＭＯＳＭ７とＭ８を
オンさせ、ｄ１，／ｄ１の信号電圧に応じた信号電流を
Ｍ１及びＭ２を通じて共通データ線対Ｄ，／Ｄから流
し、この電流をＡＭＰでセンスするのである。ＡＭＰに
よって後段に増幅された信号が出力されるのと共に、
Ｄ，／Ｄには高レベルがＶＤＨであり低レベルがＶＤＬ
である高振幅の信号が現れる。この後、ＹＲ１を低レベ
ルとしＭ７とＭ８をオフし、ＹＷ１を高レベルＶＷとし
て、ｄ１，／ｄ１をＶＤＨとＶＤＬまで開く。ワード線
Ｗは高レベルＶＷであるので、メモリセルＭＣに再書込
みしたことになる。ＡＭＰ内の回路についても同様にし
て、Ｄ，／Ｄの電位をＡＭＰ内のＭＯＳのしきい値電圧
のバラツキに応じて変化させてその感度を高めることが
できる。本参考例を用いれば、図９の第４の参考例の特
長に加えて、Ｆ１１の制御を容易にすることができる。
【００１７】図１７は本発明で現れる外部電源電圧及び
オンチップ電圧変換回路を用いて発生した内部の電源電
圧の関係を示したものである。（ａ）では、ワード線の
高電位を昇圧して外部電圧ＶＣより高くしたものであ
る。また、データ線対の電圧差をセンスするＭ１及びＭ
２の共通ソースの電位をそのゲートの電位と比べて充分
低くし、Ｍ１とＭ２の差動アンプは図１４までの実施例
・参考例よりも高速に動作させる。データ線の高電位Ｖ
ＤＨ及び制御回路の高電位ＶＣＬは外部電源電圧ＶＣよ
りも低く設定することもできるし、同じであっても良
い。制御回路の高速化とデータ線電流の低電流化との要
求から、ＶＤＨはＶＣＬより低く設定する場合が多い。
ワード線電圧はデータ線高電位ＶＤＨよりもメモリセル
内のスイッチングトランジスタのしきい値電圧以上に充
分高くする。上述のように昇圧して外部電源ＶＣよりも
高く設定する場合もある。また、データ線プリチャージ
電位であるＨＶＤは、一般にＶＤＨとＶＤＬの電位のち
ょうど真中の電位に設定するが、本発明ではしきい値電
圧の補償中にデータ線電位が下がってしまうために、こ
の下がってしまう分に見合った電位だけ、ＨＶＤを高く
設定しても良い。基板電位ＶＢは外部電源ＶＥと同じか
これより低く設定する。（ｂ）では、（ａ）と異なりワ
ード線高電位ＶＷを外部電源ＶＣと一致させ、制御回路
の高電位ＶＣＬとデータ線の高電位ＶＤＨを一致させ
た。こうすれば、少ない電源数で、本発明に必要な電位
を与えることができる。
オンチップ電圧変換回路を用いて発生した内部の電源電
圧の関係を示したものである。（ａ）では、ワード線の
高電位を昇圧して外部電圧ＶＣより高くしたものであ
る。また、データ線対の電圧差をセンスするＭ１及びＭ
２の共通ソースの電位をそのゲートの電位と比べて充分
低くし、Ｍ１とＭ２の差動アンプは図１４までの実施例
・参考例よりも高速に動作させる。データ線の高電位Ｖ
ＤＨ及び制御回路の高電位ＶＣＬは外部電源電圧ＶＣよ
りも低く設定することもできるし、同じであっても良
い。制御回路の高速化とデータ線電流の低電流化との要
求から、ＶＤＨはＶＣＬより低く設定する場合が多い。
ワード線電圧はデータ線高電位ＶＤＨよりもメモリセル
内のスイッチングトランジスタのしきい値電圧以上に充
分高くする。上述のように昇圧して外部電源ＶＣよりも
高く設定する場合もある。また、データ線プリチャージ
電位であるＨＶＤは、一般にＶＤＨとＶＤＬの電位のち
ょうど真中の電位に設定するが、本発明ではしきい値電
圧の補償中にデータ線電位が下がってしまうために、こ
の下がってしまう分に見合った電位だけ、ＨＶＤを高く
設定しても良い。基板電位ＶＢは外部電源ＶＥと同じか
これより低く設定する。（ｂ）では、（ａ）と異なりワ
ード線高電位ＶＷを外部電源ＶＣと一致させ、制御回路
の高電位ＶＣＬとデータ線の高電位ＶＤＨを一致させ
た。こうすれば、少ない電源数で、本発明に必要な電位
を与えることができる。
【００１８】図１８は、本発明の第６の参考例を示す図
である。この参考例が図１５の第５の参考例と異なる点
は、図１５ではＦ１１の制御を多数まとめて行ったのに
たいして、図１８ではＰＡ１毎にＭＯＳＭ９で構成した
制御回路ＦＣを設けてこのゲートを制御することで図１
５の参考例と同様な動作をさせることである。図１８の
参考例では、Ｆ１１は低レベルＶＥに固定したままで良
い。Ｍ９が図１５のＭＦ２及びＭＦ３にあたるのであ
る。最初は、ＦＳが低レベルではＭ９がオフしているた
め、Ｍ３及びＭ４がオンすることによってＮＦはＨＶＤ
からＭ１またはＭ２のうち低い方のしきい値電圧分低い
電位にプリチャージされている。ＦＳが高レベルとな
り、Ｍ９がオンするとＮＦの電位は図１６のＦ１１の電
位と同様な変化を示すため、図１６と同様にしきい値電
圧のバラツキ補償を行うことができる。本参考例によれ
ば、多数のＰＡ１で共有するために負荷の大きなＦ１１
を制御する必要が無いため、制御が容易であるという特
長がある。
である。この参考例が図１５の第５の参考例と異なる点
は、図１５ではＦ１１の制御を多数まとめて行ったのに
たいして、図１８ではＰＡ１毎にＭＯＳＭ９で構成した
制御回路ＦＣを設けてこのゲートを制御することで図１
５の参考例と同様な動作をさせることである。図１８の
参考例では、Ｆ１１は低レベルＶＥに固定したままで良
い。Ｍ９が図１５のＭＦ２及びＭＦ３にあたるのであ
る。最初は、ＦＳが低レベルではＭ９がオフしているた
め、Ｍ３及びＭ４がオンすることによってＮＦはＨＶＤ
からＭ１またはＭ２のうち低い方のしきい値電圧分低い
電位にプリチャージされている。ＦＳが高レベルとな
り、Ｍ９がオンするとＮＦの電位は図１６のＦ１１の電
位と同様な変化を示すため、図１６と同様にしきい値電
圧のバラツキ補償を行うことができる。本参考例によれ
ば、多数のＰＡ１で共有するために負荷の大きなＦ１１
を制御する必要が無いため、制御が容易であるという特
長がある。
【００１９】なお、ＦＣをＭ１とＭ２それぞれに設けて
も良いが、数個のＰＡ毎に設けても良い。このような制
御回路ＦＣの配置の方法を図１９に示す。（ａ）は一度
に動作するワード線Ｗ１とＷ２（もちろんワードドライ
バを端において一本のワード線としても良い。）に関係
するＰＡ１１〜ＰＡ２ｎ全部を一つのＦＣで一方の端か
ら制御する配置であり、（ｂ）は中央から制御する配置
である。これらの選択はレイアウトの制約及び制御線の
負荷との関係から決められる。また、（ｃ）のようにＰ
Ａのｎ個毎にＦＣを配置する場合も考えられる。また、
これらの回路の電源線の配線はワード線と並行に配置す
る場合もあるし、ワード線と直行させかつワードシャン
ト部などを利用して行うこともできる。
も良いが、数個のＰＡ毎に設けても良い。このような制
御回路ＦＣの配置の方法を図１９に示す。（ａ）は一度
に動作するワード線Ｗ１とＷ２（もちろんワードドライ
バを端において一本のワード線としても良い。）に関係
するＰＡ１１〜ＰＡ２ｎ全部を一つのＦＣで一方の端か
ら制御する配置であり、（ｂ）は中央から制御する配置
である。これらの選択はレイアウトの制約及び制御線の
負荷との関係から決められる。また、（ｃ）のようにＰ
Ａのｎ個毎にＦＣを配置する場合も考えられる。また、
これらの回路の電源線の配線はワード線と並行に配置す
る場合もあるし、ワード線と直行させかつワードシャン
ト部などを利用して行うこともできる。
【００２０】本発明を用いるＤＲＡＭのメモリセルとし
ては、図５に示した通常の１トランジスタと１キャパシ
タとを組み合わせたもの以外に、例えば、１９９１ Ｉ
ＳＳＣＣのダイジェストの第１０６頁〜第１０７頁に記
載のＤＲＡＭメモリセルを直列に接続したものも用いる
ことができる。また、１トランジスタと１キャパシタの
メモリセルに２値以上の情報を記憶させる方式も取るこ
とができる。
ては、図５に示した通常の１トランジスタと１キャパシ
タとを組み合わせたもの以外に、例えば、１９９１ Ｉ
ＳＳＣＣのダイジェストの第１０６頁〜第１０７頁に記
載のＤＲＡＭメモリセルを直列に接続したものも用いる
ことができる。また、１トランジスタと１キャパシタの
メモリセルに２値以上の情報を記憶させる方式も取るこ
とができる。
【００２１】図２２は本発明を用いたシステム構成を示
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＣＥは本発
明を用いたＤＲＡＭの起動をかける信号である。ＳＧは
ＣＰＵとシステム内の他の装置との信号のやりとりをま
とめて表わしたものである。本発明を用いた半導体装置
を用いれば加工寸法を小さくして集積度を上げても高速
でかつ高信頼性を保つことができる。
す図である。矢印は信号の流れを表わす。Ｍは本発明を
用いたＤＲＡＭを示し、ＣＰＵはシステム全体を制御す
る処理装置を、ＲＡＧはリフレッシュアドレス発生装置
を、ＴＣは本発明を用いた記憶装置部分の制御信号発生
装置を、ＳＬＣＴはＣＰＵから送られてくるアドレス信
号とＲＡＧから送られてくるリフレッシュアドレス信号
を切り換えるセレクト装置を示す。また、ＰＦＹはシス
テム内の他の装置であり、例えば外部記憶装置，表示装
置，数値演算装置等であり、通信回線を通して他の情報
処理装置と接続される場合もある。ＤＡＴＡはＣＰＵと
Ｍとの間でやりとりされるデータを表わし、ＡｉｃはＣ
ＰＵで発生するアドレス信号を、ＡｉｒはＲＡＧで発生
するリフレッシュアドレス信号を示し、ＡｉはＳＬＣＴ
で選択されＭに送られるアドレス信号を示す。ＳＴはＣ
ＰＵからＲＡＧに送られるステイタス信号、ＢＳはＴＣ
からＣＰＵへのビジイ信号である。ＳＥはＴＣから送ら
れるＳＬＣＴの起動をかける信号であり、／ＣＥは本発
明を用いたＤＲＡＭの起動をかける信号である。ＳＧは
ＣＰＵとシステム内の他の装置との信号のやりとりをま
とめて表わしたものである。本発明を用いた半導体装置
を用いれば加工寸法を小さくして集積度を上げても高速
でかつ高信頼性を保つことができる。
【００２２】
【発明の効果】本発明は、微小信号を増幅する半導体装
置において、その入力線のプリチャージ電圧を変えてこ
の半導体装置を構成する個々の素子の不純物濃度、加工
寸法が異なることによる特性のバラツキをキャンセルす
ることができるため、特性変動に依存せずに高速に増幅
動作が可能である半導体装置を実現する。
置において、その入力線のプリチャージ電圧を変えてこ
の半導体装置を構成する個々の素子の不純物濃度、加工
寸法が異なることによる特性のバラツキをキャンセルす
ることができるため、特性変動に依存せずに高速に増幅
動作が可能である半導体装置を実現する。
【図１】本発明の概念を示す図
【図２】本発明の概念を説明する図
【図３】本発明の第１の参考例を示す図
【図４】第１の参考例の動作を説明する図
【図５】本発明の第２の参考例を示す図
【図６】第２の参考例の動作を説明する図
【図７】本発明の第３の参考例を示す図
【図８】第３の参考例の動作を説明する図
【図９】本発明の第４の参考例を示す図
【図１０】第４の参考例の動作を説明する図
【図１１】本発明の実施例を示す図
【図１２】図１１の動作を説明する図
【図１３】本発明の制御回路の一部を示す図
【図１４】図１３の回路の動作を説明する図
【図１５】本発明の第５の参考例を示す図
【図１６】第５の参考例の動作を説明する図
【図１７】本発明の電源電圧の関係を示す図
【図１８】本発明の第６の参考例を示す図
【図１９】本発明の制御回路の配置を示す図
【図２０】読出し回路の一部を示す図
【図２１】図２０の回路の動作を説明する図
【図２２】本発明を用いたシステム構成を示す図
【図２３】従来例
【図２４】従来例の動作を説明する図
ＳＡ１〜ＳＡ３…増幅回路、Ｄ，／Ｄ１〜Ｄ３，／Ｄ３
…増幅回路の入出力端子，ＤＲＡＭのデータ線、ＭＣ１
〜ＭＣ６…入力信号を発生する回路，ＤＲＡＭのメモリ
セル、ＶＰ１１〜ＶＰ３２…本発明の入出力線プリチャ
ージ電圧、ＶＤ…入出力線増幅後の高レベル、ＶＥ…入
出力線増幅後の低レベル，低電位電源電圧、ＶＣ…高電
位電源電圧、Ｗ１…ワード線、ＶＷ…ワード線高レベ
ル、ＰＣＣ…ショート，プリチャージ回路、ＳＡＰ…ｐ
ＭＯＳ増幅回路、ＲＭ…読出し用スイッチングトランジ
スタ回路、ＷＭ…書込み用スイッチングトランジスタ回
路、ＰＣ…ショート，プリチャージ回路制御信号、ＨＶ
Ｄ…入出力線プリチャージ電圧、ＰＰ…ｐＭＯＳ増幅回
路制御信号、ＹＳＲ…ＲＭの制御信号、ＹＳＷ…ＷＭの
制御信号、Ｍ１〜Ｍ６…ｎＭＯＳ増幅回路を構成するＭ
ＯＳ、Ｆ１〜Ｆ４，Ｆ１１…増幅回路制御信号、Ｍ７，
Ｍ８…ｐＭＯＳ増幅回路を構成するＭＯＳ、ＲＷ…読出
し・書込み回路、ＹＳ…読出し・書込み回路制御信号、
ＲＯ，／ＲＯ…出力信号線、ＷＩ，／ＷＩ…入力信号
線、Ｉ／Ｏ，／Ｉ／Ｏ…入出力信号線、ＶＰ１…バラツ
キ補償用第１の電源電圧、ＶＰ２…バラツキ補償用第２
の電源電圧、ＭＰＰ…ＶＰ１印加用ｐＭＯＳ、ＭＮＰ…
ＶＰ２印加用ｎＭＯＳ、ＭＰＨ…ＶＤ印加用ｐＭＯＳ、
ＭＮＬ…ＶＥ印加用ｎＭＯＳ、ＳＤＨ…ＭＰＨ制御信
号、ＳＤＬ…ＭＮＬ制御信号、ＳＰ１…ＭＰＰ制御信
号、ＳＰ２…ＭＮＰ制御信号、Ｑ１〜Ｑ６…バイポーラ
トランジスタ、ＩＳ１〜ＩＳ４…電流源、ＭＳ…Ｑ３，
Ｑ４のカレントスイッチ電流源用ＭＯＳ、ＳＬ…ＭＳ制
御信号、Ｒ１，Ｒ２…抵抗、Ｍ…メモリ，ＤＲＡＭ、Ｃ
ＰＵ…システム制御処理装置、ＳＬＴ…アドレスセレク
ト装置、ＲＡＧ…リフレッシュアドレス発生装置、ＴＣ
…制御信号発生装置、ＰＦＹ…システム内の他の装置、
ＤＡＴＡ…データ信号、Ａｉｃ，Ａｉｒ，Ａｉ…アドレ
ス信号、ＳＴ…ステイタス信号、ＢＳ…ビジイ信号、Ｓ
Ｅ…起動信号、／ＣＥ…ＤＲＡＭの起動信号。
…増幅回路の入出力端子，ＤＲＡＭのデータ線、ＭＣ１
〜ＭＣ６…入力信号を発生する回路，ＤＲＡＭのメモリ
セル、ＶＰ１１〜ＶＰ３２…本発明の入出力線プリチャ
ージ電圧、ＶＤ…入出力線増幅後の高レベル、ＶＥ…入
出力線増幅後の低レベル，低電位電源電圧、ＶＣ…高電
位電源電圧、Ｗ１…ワード線、ＶＷ…ワード線高レベ
ル、ＰＣＣ…ショート，プリチャージ回路、ＳＡＰ…ｐ
ＭＯＳ増幅回路、ＲＭ…読出し用スイッチングトランジ
スタ回路、ＷＭ…書込み用スイッチングトランジスタ回
路、ＰＣ…ショート，プリチャージ回路制御信号、ＨＶ
Ｄ…入出力線プリチャージ電圧、ＰＰ…ｐＭＯＳ増幅回
路制御信号、ＹＳＲ…ＲＭの制御信号、ＹＳＷ…ＷＭの
制御信号、Ｍ１〜Ｍ６…ｎＭＯＳ増幅回路を構成するＭ
ＯＳ、Ｆ１〜Ｆ４，Ｆ１１…増幅回路制御信号、Ｍ７，
Ｍ８…ｐＭＯＳ増幅回路を構成するＭＯＳ、ＲＷ…読出
し・書込み回路、ＹＳ…読出し・書込み回路制御信号、
ＲＯ，／ＲＯ…出力信号線、ＷＩ，／ＷＩ…入力信号
線、Ｉ／Ｏ，／Ｉ／Ｏ…入出力信号線、ＶＰ１…バラツ
キ補償用第１の電源電圧、ＶＰ２…バラツキ補償用第２
の電源電圧、ＭＰＰ…ＶＰ１印加用ｐＭＯＳ、ＭＮＰ…
ＶＰ２印加用ｎＭＯＳ、ＭＰＨ…ＶＤ印加用ｐＭＯＳ、
ＭＮＬ…ＶＥ印加用ｎＭＯＳ、ＳＤＨ…ＭＰＨ制御信
号、ＳＤＬ…ＭＮＬ制御信号、ＳＰ１…ＭＰＰ制御信
号、ＳＰ２…ＭＮＰ制御信号、Ｑ１〜Ｑ６…バイポーラ
トランジスタ、ＩＳ１〜ＩＳ４…電流源、ＭＳ…Ｑ３，
Ｑ４のカレントスイッチ電流源用ＭＯＳ、ＳＬ…ＭＳ制
御信号、Ｒ１，Ｒ２…抵抗、Ｍ…メモリ，ＤＲＡＭ、Ｃ
ＰＵ…システム制御処理装置、ＳＬＴ…アドレスセレク
ト装置、ＲＡＧ…リフレッシュアドレス発生装置、ＴＣ
…制御信号発生装置、ＰＦＹ…システム内の他の装置、
ＤＡＴＡ…データ信号、Ａｉｃ，Ａｉｒ，Ａｉ…アドレ
ス信号、ＳＴ…ステイタス信号、ＢＳ…ビジイ信号、Ｓ
Ｅ…起動信号、／ＣＥ…ＤＲＡＭの起動信号。
フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 橘川 五郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−69894（ＪＰ，Ａ) 特開 昭54−36139（ＪＰ，Ａ) 特開 昭53−14539（ＪＰ，Ａ) 特開 昭54−102840（ＪＰ，Ａ) 特開 平１−112590（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/409
Claims (5)
- 【請求項１】第１信号が伝達される第１信号線と、前記
第１信号に対する基準電圧を与える第２信号が伝達され
る第２信号線の間の差電圧を増幅するセンスアンプを有
する半導体装置であって、 前記センスアンプは、 前記 第１信号線にゲートが接続可能とされる第１導電形
の第１ＭＯＳトランジスタと、 前記第１信号に対する基準電圧を与える第２信号が伝達
される第２信号線にゲートが接続可能とされる前記第１
導電形の第２ＭＯＳトランジスタと、 前記第１ＭＯＳトランジスタのゲートとドレイン又はソ
ースの一方との間に結合される第１スイッチと、 前記第２ＭＯＳトランジスタのゲートとドレイン又はソ
ースの一方との間に結合される第２スイッチと、 前記第１信号線と前記第２ＭＯＳトランジスタのドレイ
ン又はソースの他方との間に結合される第３スイッチ
と、 前記第２信号線と前記第１ＭＯＳトランジスタのドレイ
ン又はソースの他方との間に結合される第４スイッチ
と、 前記第１信号線と前記第１ＭＯＳトランジスタのゲート
との間に結合された第５スイッチと、 前記第２信号線と前記第２ＭＯＳトランジスタのゲート
との間に結合された第６スイッチとを備え、 前記第１信号線と第２信号線のいずれかにはメモリセル
が結合され、 前記第１信号線と第２信号線にはプリチャージ回路が結
合され、 前記第１及び第２ＭＯＳトランジスタのソースは共通接
続され、 前記第１信号線には第２導電形の第３ＭＯＳトランジス
タのドレインと前記第２導電形の第４ＭＯＳトランジス
タのゲートが結合され、 前記第２信号線には前記第４ＭＯＳトランジスタのドレ
インと前記第３ＭＯＳトランジスタのゲートが結合さ
れ、 前記第３及び第４ＭＯＳトランジスタのソースは共通接
続され、 前記第１から第４スイッチがオンとされ前記第５及び第
６スイッチがオフとされ、かつ前記第１及び第２ＭＯＳ
トランジスタの共通接続されたソースは第1電位とされ
る第１ステップが実行され、 前記第１ステップの後に、前記第１から第４スイッチは
オフ状態とされ、前記第５及び第６スイッチがオンとさ
れる第２ステップが実行され、 前記第２ステップの後に、前記第３及び第４スイッチは
オンとされ、前記第１及び第２ＭＯＳトランジスタの共
通接続されたソースは前記第1電位より低い第２電位と
されるともに前記第３及び第４ＭＯＳトランジスタの共
通接続されたソースは前記第2電位より高い第3電位とさ
れることを特徴とする半導体装置。 - 【請求項２】請求項１において、 前記第１から第６スイッチは、前記第１導電形のＭＯＳ
トランジスタであることを特徴とする半導体装置。 - 【請求項３】請求項１または２において、前記第１導電
形はＮ形であり、前記第２導電形はＰ形であることを特
徴とする半導体装置。 - 【請求項４】請求項１から３のいずれかにおいて、前記
メモリセルは、１個のＭＯＳトランジスタと１個のキャ
パシタからなるダイナミック形メモリセルであることを
特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかにおいて、 前記プリチャージ回路は、前記第1及び第2信号線をプリ
チャージ電位にプリチャージし、 前記第1及び第2信号線は、前記第２電位と前記第３電位
との間の電位を有し、 前記第1電位は、前記プリチャージ電位より高いことを
特徴とする半導体装置。
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| JP3-82228 | 1991-04-15 | ||
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