JPS60258793A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 化を可能にする新規な構成を備えたダイナミック型半導
体記憶装置に関するものである。

〈発明の技術的背景とその問題点〉 従来のダイナミックメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。

即ち、従来から用いられてｊるＮチャネルＭＯＳダイナ
ミックメモリ素子の回路は例えば第９図に示すように構
成されている。

第９図において、Ｓはセンスアンプでアリ、１及び２は
相補なるビット線である。寸た３及び３′はメモリセル
であり、４及び４′はダミーセルである。Ｗｌ及びＷｊ
はワード線でありＷＤＯ及びＷＤ、はダミーワード線、
Ｏｐはプリチャージ信号である。

５及び５′は蓄積容量であり、６及び６′は所望の蓄積
容量５及び５′を選択しビット線１及び２に電気的に接
続するだめのトランスファゲートである。

ここで５及び５′の容量値をＣ３とする。

７及び７′はダミー蓄積容量であり、その容量値をＣＤ
とする。

８及び８′はダミー蓄積容量７及び７′を選択的にビッ
ト線１及び２に接続するためのトランスファゲートであ
り、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′を初期化するだめのゲートである。

１０及び１０′はビット線容量であり、その容量値をＣ
Ｂ　とする。

第１０図は第９図の動作を説明するだめのタイミング図
である。

第９図において、ビット線ｌ側のメモリセルが選択され
た場合にはビット線２側のダミーセル４′が選択され、
またビット線２側のメモリセルが選択された場合にはビ
ット線ｌ側のダミーセル４か選択される。

ここではワード線Ｗｉ及びダミーワード線ＷＤ。

が高電位になりメモリセル３及びダミーセル４′が選択
される場合について説明する。

ここでワード線Ｗｉ　及びダミーワード線ＷＤＯには電
源電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるも
のとする。またプリチャージ信号Ｏｐが高電位であるプ
リチャージ期間において、ビット線ｌおよび２は電源電
圧（Ｖｃｃ）ｔでプリチャージされているものとする。

また、説明の便宜上ビット線１をＢ、ピント線２を百と
してＢ：高電位かつπ：低電位の論理を１″に、またＢ
：低電位かつＢ：高電位を論理゛０″とする。

■　メモリセル３の蓄積容量５に接地電位（ＧＮＤ）が
記憶されている場合 プリチャージ信号ＯＰが低電位に下降し能動期間に入り
、時刻Ｅ、にワード線信号が入力されるとビット線ｌ側
の電位ＶＢＩは、 となる。

一方、ダミーセル側のビット線２の電位ＶＢ２は、 となる。

従ってセンスアンプＳに入力される差動電位△Ｖ１　は
、 となる。

■　メモリセル３の蓄積容量５に電源電位（ｖＣＣ）が
記憶されている場合 この場合にはビット線１側の電位ＶＢ、は変化せず、 ＶＢ　１　＝Ｖ　ｃ　ｃ である。

一方、ダミーセル側のビット線２の電Ｑ　Ｖ　Ｈ２は■
と同様に、 ＣＢ＋ＣＤ となる。

従ってセンスアンプＳに入力される差！１ｉｌＪ電位△
Ｖ２は、 となる。

ここで上記■及び■のいずれの場合においても、センス
アンプＳに入力される差動電位が同じになるようにダミ
ーセルの蓄積容量値ＣＤを決定したとすると、センスア
ンプに入力される差動電位へ■は、 になる。

上記差動電位は時刻ｔ２以降にセンスアンプＳが活性化
されることにより所望の値まで増幅される。

このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線１及び２の容量バランスを保つのが
困難であり動作マージンか悪化する等の欠点があった。

また昨今の微細加工技術の進歩により大規模メモリ素子
を実現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル内の蓄積容量は捷
す捷す減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという新たな問題が
生じてきた。

また、メモリセル面積の縮小化に伴なってビット線ピン
チが小さくなり、かかるビット線に属する制御回路及び
センスアンプ等ρ容量バランスを保持した状態で上記の
ビット線ピッチ内に収納することが不可能になりつつあ
る。

〈発明の目的及び構成〉 本発明は上記諸点に鑑みてなされたものであり、−本発
明は従来と同一の蓄積容量を用いた場合にでもセンスア
ンプに入力される差動電圧を従来方式に較べ非常に大き
くすることができ、或いは従来方式と同一の差動電圧を
得るにはメモリセル面績を非常に小さく構成することか
でき、捷だ従来方式で必要とされる相補なるビット線の
浮遊容量バランスに対して従来方式はど神経質に考慮す
る必要がなく、従って大規模メモリ素子の→４パターン
設計の自由塵が非常に大きくなる利点を有するダイナミ
、り型半導体記憶装置を提供することを目的とするもの
であり、この目的を達成するため、本発明のダイナミッ
ク型半導体記憶装置は、情報の入出力１（供する相補な
るビット線と、情報を記憶する蓄、遺容量手段と、この
蓄積容量手段を指定する選択手段を有し、前記の相補々
るビット線の一方に前記の蓄積容量手段の一端を接続し
、この蓄積容量手段の他端を前記の選択手段を介して前
記相補なるビット線の他方に接続してなるメモリセル構
成と、前記の相補なるビット線に出力される差動電圧を
増幅するセンスアンプ手段と、前記の差動電圧を導出す
るために設けられたダミー用蓄積容量とを備え、前記の
ダミー用蓄積容量の一端を前記相補なるビット線の他方
にのみ接続し、該ダミー用蓄積容量の他端を制御信号入
力端圧接続せしめるように構成されている。

〈発明の実施例〉 以下、図面を参照して詳細に説明する。

第１図は本発明によるダイナミック型半導体記憶装置の
一実施例の回路構成図でありＮチャネルＭＯ８回路で構
成されている。

第１図において、Ｓはセンスアンプ、ｌ及び２は前述の
第９図と同様の相補なるビア）線であり、１１及びＩＩ
′は本発明における特徴的なメモリセルである。

Ｗｉ及びＷｊは電源電圧（Ｖｃｃ）以上の振幅を有する
信号の印加されるワード線である。

１２及び１２′は蓄積容量であり、その一端は相補なる
ビット線２に接続され、他端は所望のメモリセルを選択
するトランスファゲート１３あるいは１３′のソースド
レイン路を介して相補なるビット線の反対側のビット線
１に接続される。

また上記トランスファゲート１３のゲートはワード線Ｗ
ｉ　に接続され、上記トランスファゲート１３′のゲー
トはワード線Ｗｊ　に接続される。

１４及び１５はピント線１及び２の浮遊容量である。

ここで、メモリセルの蓄積容量１２及び１２′の蓄積容
量値をＣ３とし、ビット線１側の容量値ヲＣＢ　ｌ、ビ
ット線２側の容量値をＣＢ２とする。またこの容量値Ｃ
ＢＩ、ＣＢ２　は本発明の特徴をより明確にするため、
異なる容量値（ＣＢＩ〜ＣＢ２）であるとする。

Ｉ６は本発明に関連して設けられたダミー用蓄積容量で
あり、その一端がビット線ｌに接続され、他端がダミー
制御信号１’Ｄに接続されている。

１７及び１８はセンスアンプＳのセンス入力端であり、
１９はＭＯ８電界効果型トランジスタ（以下ＭＯ８ＦＥ
Ｔと略記する）であり、該ＭＯ８ＦＥＴ１９のソースド
レイン通路がビット線２とセンス入力端１８との間に介
在され、第２の制御信号ＯＴ２によりビット線２の電圧
をセンスアンプＳの一入力端１８に入力する期間のみビ
。

ト線２とセンスアンプの入力端１８を電気的に接続する
。

２０はＭ　ＯＳ　Ｆ　Ｅ　Ｔであり、該ＭＯ８ＦＥＴ２
０のソースドレイン通路がビット線２と電源Ｖｃｃ　と
の間に介在され、第２のプリチャージ信り〆Ｉ）２　に
よりプリチャージ期間１’！Ｔ込み期間。

あるいはセンスアンプＳの能動期間（（おＡてビ。

１・線２を電源電１ｎ（Ｖｃｃ）Ｋ保持する。

２Ｉは従来より用いられているビット線ブリヂャージ用
ＭＯ８ＦＥＴであり、該ＭＯ８ＦＥＴ２１のソースドレ
イン通路がビットａ１と電源Ｖｃｃ　との間に介在され
第１のプリチャージ１言号０、・１　によりプリチャー
ジ期間においてビット線Ｉを電源電位（Ｖｃｃ）に保持
する。２２および２３は従来より用いられているビット
線とセンスアンプ間のトランスファゲートであり、第１
の制ａ信にＩ−９’　Ｔ　Ｉ　により、センスアンプ駆
動初期にビット線とセンスアンプを一時的１ｃ切り放し
、センス感度を大きくする働きがある。

２４および２５は所望の相補なるビット線を選択するた
めの列選択用ＭＯ８ＦＥＴであり、列選択信Ｊ８−０１
によって所望のビット線対とデータバスＤおよび百を電
気的（（接続することで、情報の入出力を行なう。

ここでは便宜的にビット線１をＢ、ビット線２を百とし
てＢ：高電位かっπ：低電位を論理１１１′１に、寸た
Ｂ：低電位かつπ：高電位を論理＋１０１とし、メモリ
セル１１が選択される場合につぃ１説明する。

■　論理”］　”−４たは論理１１０　ｈの害込み本発
明による実施例における書込みの場合のタイミング図を
第２図に示す。

プリチャージ期間が終了し第１および第２のプリチャー
ジ信りＯＰＩ　およびＩＰ２　が下降し、次にワード線
Ｗｉが電源電圧（Ｖｃｃ）以上寸で上昇し、読出し動作
が開始されるか、現行の能動期間が摺込みサイクルであ
る場合にはデータ　□パスＤ上に書き込むべきデータが
出力される。

第２のプリチャージ信り〆Ｐ２が再び電源電圧（Ｖｃｃ
）以ｆ−４テ上昇ＬＭＯＳ　ＦＥＴ　２０　ｙ３：オン
状態となりビット線２を電源電位（Ｖｃｃ）に固定し、
寸だ第２の制御信号ＯＴ２　が接地電位（ＧＮＤ）まで
下降してＭＯ８Ｆ’ＥＴ］９がオフ状態になりビット線
２とセンスアンプＳが切り放された後に、列選択信りＣ
ｉ　が電源電圧（Ｖｃｃ）以上の電位まで上昇し、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ２４および２５がオン状態になる。こ
の時点てデータバスＤとビット線１が電気的に接続され
ることによってデータバスＤ上の害込みデータがビット
線１上に出力され、トランスファゲート１３を介してメ
モリセル１１のノード２６に記憶される。

ここで論理１１１　Ｈの書込みの場合６てはデータバス
Ｄ上に電源電位が出力されており、従ってメモリセル】
】のノード２６には電源電位（Ｖｃｃ）が記憶される。

一方、論理ＩＩ　ＯＬ＋の心込みの場合にはデータバス
Ｄ上に接地電位が出力されており、従ってメモリセル１
１のノード２６には接地電位（ＧＮＤ）が記憶される。

ここて他方のデータバスｂとビット線２とはＭＯ３ＦＥ
ＴＩ９がオフ状態であるために電気的に切り放されてお
り、従ってデータバスδ上の情報はメモリセルへの書込
みに関与しない。

■　論理ｔｔ　１　ｒｒの読出し 本発明による実施列における読出しの場合のタイミング
図を第３図に示す。

プリチャージ期間が終了すると第１のブリヂャージ信タ
ー９６Ｐ１　が接地電位（ＧＮＤ）に、寸だ第２のプリ
チャージ信り〆Ｐ２　はＭＯ８ＦＥＴ２０をｆ分にオフ
状態にできる所定の電位捷で下降し、ビ、７）線１およ
び２が電源（Ｖｃｃ）から切り放されてフローティング
状態（Ｃ々る。

次にダミー駆動信号９６Ｄを電源電位（Ｖｃｃ）まで上
昇させてダミー用蓄積容量Ｉ６の容量結合により、ビッ
ト線１側の電位を電＃、電圧（Ｖｃｃ）よりわずかに上
昇させる。

次にワード線Ｗｉに電源電圧（Ｖｃｃ）以上の選択信号
が入力されて、トランスファゲート１３を介してビット
線１および２は蓄積容量１２により容量的に結合される
。

メモリセル１１のノード２６には、あらかじめ電源電位
（Ｖｃｃ）が保持されていたために、ビット線１および
２の電位は共に低電位側て微小変化が生じるのみであり
、ビット線１とビット線２の電位の逆転は生じなｌ／２
゜ この場合におけるビット線１および２間の差＃Ｊ定電圧
△Ｖ１　とすると、 となり、上記差動電圧△ｖ１がセンスアンプＳの入力端
１７および１８に入力される。

次に第１の制御信号〆Ｔ＋　が所定の電位まで下降し７
、センスアンプＳとビット線１および２を切り放した後
に、第２の制御信＠　ｌ　Ｔ　２　が接地電位（ＧＮＤ
）まで下降し、捷だ第２のプリチャージ信号ＯＰ２　が
再び電源電圧（Ｖｃｃ）以上の電位まで上昇し、ＭＯ８
ＦＥＴ２０をオン状！ｌｊＡにすることで、ビット線２
を電源電位（Ｖｃｃ）に固定する。

次にセンスアンプ駆動信％　ｌ　Ｓが接地電位まで下降
し、センスアンプＳに入力された上記差動電圧は所望の
電圧まで増幅される。この場合、メモリセル１１のノー
ド２６は高電位を保持しており、再書込みの必要はない
。

■　論理＋１０　ＩＩの読出し 論理ｕ　Ｏｕの読出しにおけるビット線およびセンス入
力信号のタイミング図を第３図（で併せて示す。

ワード線Ｗｉに選択信号が入力される才での動作は論理
１１１　ｈの読出しと同様である。論理ＩＩ　ＯＨの読
出しの場合にはメモリセル１１のノード２６に、あらか
じめ接地電位（ＧＮＤ　）が保持されているため、選択
信号によりトランスファゲート１３かオン状態になると
ビット線１の適位は下降し、逆にビット線２の電位は上
昇し、ビット線Ｊとビット線２の電位が逆転する。

この場合におけるビット線ｌおよび２間の差動電圧を△
ｖ２　とすると、 ・・・・・・・・（式３） となり、上記差１ｆＪｈ電圧△Ｖ２　かセンスアンプＳ
の入力端１７および１８に入力される。

次に、論理１１１　ＩＩの読出しと同様に第１の制御信
ターＯＴＩ　か所定の電位まで下降し、センスアンプＳ
とビット線Ｉおよび２を切り放した後に、第２の制御信
号グＴ２　が接地電位（ＧＮＤ）まで下降し、また第２
のプリチャージ信彊〆Ｐ２が再び電源電位（Ｖｃｃ）　
以上の電位捷で上昇しＭＯ８ＦＥＴ２０をオン状態にす
ることで、ビット線２を電源電位（Ｖｃｃ）に固定する
。

次にセンスアンプ駆動信号〆Ｓ　が接地電位まで下降し
、センスアンプＳに入力された上記差動電圧を所望の電
圧まで増幅するとともに、ＭＯ３ＦＥＴ２２を介してビ
ット線１を接地電位捷で放電させて、メモリセル１１の
ノード２６へ接地電位（ＧＮＤ）の再書込みを行なう。

ここで論理１１１　Ｉ′および論理Ｉｔ　Ｏｈの読み出
しにおけるビット線間の差動電圧△ｖ１　およびΔＶ２
が共に等しくなるようダミー用蓄積容量値ＣＤを設定し
たとすると、ダミー用蓄積容量値ＣＤは、となり、（式
２）および（式３）は結局、△Ｖ−△ｖ１−△Ｖ２ ・・・Ｃ式４〕 となる。

ここで従来方式と比較した場合の本方式の特長をより明
確にするため、ＣＢ　ｌ＋−ＣＢ２＝２ＣＢ　なる条件
のもとてセンスアンプに入力される差動信号電圧を０式
４）および（式１）よりめ、その結果を第４図および第
５図に示す。

第４図はＣＢ／Ｃ３＝Ｉ　Ｏとした場合（でおける本発
明による実施例の差動信号電圧とビット線１およびビッ
ト線２の浮遊容量比ＣＢＩ／ＣＢ２の関係を示す。

ここで−この第４図に示すグラフからも明らかなように
、本発明によれば相補なるビット線１および２の浮遊容
量ＣＢＩおよびＣＢ２　の和が一定であれば、ＣＢＩと
ＣＢ２の差が大きくなるほど上記差動信号電圧が増加す
ることから、本発明による特徴を最大限に利用するには
、出来る限り一方のビット線の浮遊容量を可能な限り小
さくすることであり、それによってより大きな差動信号
電圧が得られることになる。

このことは、本発明の非常に大きな特徴であって、従来
方式のように相補なるビット線の浮遊容量を同一にしな
ければならないという制限を全く排除するものであり、
パターン設計上の自由度が非常に大きくなる。

第５図は、やはりＣＢ　１＋ＣＢ２　＝２　ＣＢなる条
件のもとに従来方式と本発明による実施例に関して、Ｃ
Ｂ／ＣＳ比を変化させた場合の差動信号電圧特性を示す
。

２８は（式１）よりめた従来方式の差動信号電圧特性で
あり２７は本発明による実施例における（式４）よりめ
た差動信号電圧特性である。

本発明による実施例においては第４図よりＣＢＩ／ＣＢ
２　の値が］、０付近で差動信づ・電圧が最も小さくな
ることが示されているが、このような最悪の状態におい
ても第５図のグラフ２８に示すごとく、従来方式の１．
５〜２倍程度の差動信号電圧が得られており、さらに上
記のビット線浮遊容量の配分を工夫することによ−って
グラフ２９あるいは３０の特性が実現できる。

このことは、本発明の方式を採用することによってメモ
リセルの蓄積容量を変えずに差動信号電圧を大きくする
ことができて、大規模メモリ素子の実現手段として非常
に有効なものである。

第６図および第７図はそれぞれ、上記第１図に示したダ
イナミック型半導体記憶装置のメモリセル構造図である
。

竿６図は第７図１でおけるＡ−Ａ’での断面構造を示し
たものである。

第７図はメモリセル４個分（Ｍｏ−Ｍ３）のパターン図
であり、実際のメモリ素子では、本パターンが必要な個
数分だけ繰り返し配置される。

次に、第６図により本発明のダイナミック型半導体記憶
装置を実現するメモリセルの構造の一例をＮチャネルＭ
ＯＳプロセスを想定して説明する。

まずＰ型シリコン基板３１の表面に素子分離領域３２を
選択酸化法等で作成した後、第１の配線手段によりワー
ド線およびメモリセルのトランスファゲートを成す部分
３３を形成する。

次にＭＯＳＦＥＴのソースおよびドレインとなる拡散領
域３４および３５をイオン打込み等により形成する。

次にトランスファゲート部分のドレイン部分３４に埋め
込みコンタクト窓３６を開けた後、第２の配線手段によ
り蓄積容量の一方の電極３７を形成し、上記埋め込みコ
ンタクト窓３６によってトランスファゲート部分のドレ
イン３４に接続する。

ここで上記第２の配線手段による電極３７は第１の配線
手段３３の上面にも形成可能であり、メモリセルの蓄積
容量の増大に寄与する。第２の配線手段上面に蓄積容量
を形成するための薄い絶縁膜３８を形成した後、第３の
配線手段３９により上記蓄積容量の他方の電甑を形成し
、さらに絶縁膜４０を形成する。

次に通常のコンタクト窓５０を開けた後、第４の配線手
段５１を形成すると共に、上記コンタクト窓５０により
トランスファゲート部分のソース領域３５と接続する。

ここで第１〜第３の配線手段としては、通常のポリシリ
コン、シリサイドあるいは高融点金属等で構成するのが
一般的であり、また第４の配線手段はアルミニウム等で
構成するのが一般的である。

第４の配線手段５１および第３の配線手段３９は複数個
のメモリセルに共用されており、それぞれ相補々るビッ
ト線を構成している。

つまり上記のメモリセル構造においては、相補なるビッ
ト線に異なる配線手段が多層構造を成して形成されてお
り、従って相補々るビット線を同−の配線手段で形成さ
れる従来方式に比べてメモリセル面積を小さくできる。

また拡散領域３４および３５の面積はコンタクト窓３６
および５０を形成できるだけの面積があれば十分なため
に従来方式に比べてメモリセル内の拡散領域が少なく、
耐α線強度が増し、安定なメモリ素子が実現できる。

第８図は上記のメモリセル構造によるメモリセルアレイ
の配置に関する一例を示す図である。

上記したメモリセル構成によれば、メモリセル面積の大
幅な縮小が可能であることは既に記した。

しかし、これに伴ない、メモリセルが接続されたビット
線対の制御回路、センスアンプ等に関しては、相対的に
メモリセルに比べて大きな面積が必要になり、上記の繰
り返しビット線ピッチ内に上記回路を収納することが困
難になるという問題が生じてくる。

そこで単一の、あるいは複数個のビット線対に属する上
記制御回路やセンスアンプ等を、それぞれのビット線対
の両端に配置することで解決され第８図においてＣ６−
Ｃ６３は相補なるビット線対であってＫ。−に６３はそ
れぞれの相補々るピッ）線対Ｃ６−Ｃ６３に属する制御
回路およびセンスアンプ等であり、各ビット線対の両端
に交互に配置された例を示している。

なお本発明を説明する上で上記実施例ではＮチャネルＭ
ＯＳプロセスを用いて説明したが、本発明は素子の製造
プロセスを限定するものではなく、ＰチャネルＭＯＳプ
ロセス、　ＣＭＯＳ　フｃ＋　セｙ、。

ＳＯＩプロセス等に適用することができる。

〈発明の効果〉 以上のように、本発明によれば差動電圧を導出するため
にダミー用蓄積容量の一端を相補ビット線の他方のみに
接続し、このダミー用蓄積容量の他端を制御信号入力端
に接続するように々しているため、従来方式に比べ非常
に大きな差動信号電圧を得ることが出来、その結果十分
な動作余裕度を保持しつつメモリセル面積を非常に小さ
くでき、従って大規模ダイナミックメモリ素子の実現に
大きく寄与するものである。

【図面の簡単な説明】

第１図は本発明による実施例を示す回路図、第２図は本
発明による実施例における動作を説明するための書込み
サイクルにおけるタイミング図、 第３図は本発明による実施例における動作を説明するた
めの読出しサイクルにおけるタイミング図、 第４図は本発明による実施例における、相補なるビット
線間の読出し時における差動信号電圧と相補なるビット
線の浮遊容量比との関係を示すグラフ特÷−今、 第５図は従来方式と本発明による実施例における相補な
るビット線間の差動信号電圧を比較したグラフ、 第６図は本発明装置を具現体したメモリセル構造の一例
を示す断面図、 第７図は第６図に示すメモリセル構造の平面図、第８図
は本発明による実施例における相補なるビット線と制御
回路、センスアンプ等の配置を説明するための概念図、 第９図は従来方式におけるダイナミックメモリ素子の回
路図、 第１０図は従来方式における動作を説明するためのタイ
ミング図である。 Ｗｉ、　Ｗｊ−・・ワード線、　ＷＤ　ｏ、　ＷＤ　＋
−ダミーワード線、ＯＰ・・・　プリチャージ信号、　
ＯＰＩ・・・第１のプリチャージ信号、　９６Ｐ２・・
・第２のプリチャージ信号、　〆Ｄ・・・ダミー制御信
号、ＯＴｌ・・・第１の制御信号、　ｏ’ｒ２・・第２
の制御信号、〆Ｓ・・・センス駆動信号、　Ｃｉ　・・
・列選択信号、Ｄ、Ｄ・・・データバス、　ｃＥｌ、　
ＣＢ１．　ＣＢ２・・・ビット線容量値、　Ｃ３・・・
メモリセルの蓄積容量値、ＣＤ・・ダミー用蓄積容量値
、１，２．Ｂ、百・・・ビット線、Ｓ・・センスアンプ
、３．３’。 ＩＩ、ＩＩ’　・・・メモリセル、４．４’　・・・ダ
ミーセル、１２．１２’　・・・メモリセルの蓄Ｍ　容
！、１３．１３’　・・トランスファゲート、１６甲ダ
ミー用蓄積容量、　３２・・・素子分離領域、３’４．
３５・・拡散領域、　３６・・埋め込みコンタクト窓、
　３３・・第１の配線層、　３７　・第２の配線層、３
９・・・第３の配線層、５１・・・第４の配線層、　３
８　薄い絶縁膜、　５０・コンタクト窓、　ＣＯ−Ｃ６
３・・・相補々るビット線対、Ｋｏ−に６３・・・相補
なるビット線対に属する制御回路およびセンスアンプ等
。 代理人　弁理士　福　士　愛　彦（他２名）第４図 Ｃｌｌ／Ｃ５あ 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １、情報の入出力に供する相補なるビット線と、情報を
   記憶する蓄積容量手段と、該蓄積容量手段を指定する選
   択手段を有し、前記相補なるビット線の一方に前記蓄積
   容量手段の一端を接続し、該蓄積容量手段の他端を前記
   選択手段を介して前記相補なるビット線の他方に接続し
   て々るメモリセル構成と、 前記相補なるビット線に出力される差動電圧を増幅する
   センスアンプ手段と、 前記差！Ｖ７電圧を導出子るために設けられたダミー用
   蓄積容量と 全備え、 前記ダミー用蓄積容量の一端を前記相補なるビット線の
   他方にのみ接続し、該ダミー用蓄積容量の他端を制御信
   号入力端に接続せしめるように成したことを特徴とする
   ダイナミック型半導体記憶装置。