JPS60258795A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS60258795A JPS60258795A JP59116312A JP11631284A JPS60258795A JP S60258795 A JPS60258795 A JP S60258795A JP 59116312 A JP59116312 A JP 59116312A JP 11631284 A JP11631284 A JP 11631284A JP S60258795 A JPS60258795 A JP S60258795A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- complementary
- bit lines
- potential
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000000295 complement effect Effects 0.000 claims abstract description 38
- 238000009826 distribution Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000003860 storage Methods 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 16
- 238000012546 transfer Methods 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
化を可能にする新規な構成を備えたダイナミック型半導
体記憶装置に関するものである。
体記憶装置に関するものである。
〈発明の技術的背景とその問題点〉
従来のグイナミノクメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
即ち、従来から用いられているＮチャンネルＭＯＳダイ
ナミックメモリ素子の回路は例えば第９図に示すように
構成されている。
ナミックメモリ素子の回路は例えば第９図に示すように
構成されている。
第９図において、Ｓはセンスアンプであり、１及び２は
相補なるビット線である。才だ３及び３′はメモリセル
であり、４及び４′はダミーセルである。Ｗ 及びＷｊ
はワード線でありＷＤｏ及びＷＤ１はダミーワード線、
σ、はプリチャージ信号である。
相補なるビット線である。才だ３及び３′はメモリセル
であり、４及び４′はダミーセルである。Ｗ 及びＷｊ
はワード線でありＷＤｏ及びＷＤ１はダミーワード線、
σ、はプリチャージ信号である。
５及び５′は蓄積容量であり、６及び６′は所望の蓄積
容量５及び５′を選択しビット線１及′び２に電′気的
に接続するだめのトランスファゲートである。
容量５及び５′を選択しビット線１及′び２に電′気的
に接続するだめのトランスファゲートである。
ここで５及び５′の容量値を０８とする。
７及び７′はダミー蓄積容量であり、その容量値をＣＤ
とする。
とする。
８及び８′はダミー蓄積容量７及び７′を選択的にビッ
ト線１及び２に接続するだめのトランスファゲートであ
り、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′を初期化するだめのゲートである。
ト線１及び２に接続するだめのトランスファゲートであ
り、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′を初期化するだめのゲートである。
１０及び１０′はビット線容量であり、その容量値をＣ
Ｂとする。
Ｂとする。
第１０図は第９図の動作を説明するだめのタイミング図
である。
である。
第９図において、ビット線１側のメモリセルが選択され
た場合にはビット線２側のダミーセル４／が選択され、
またビット線２側のメモリセルが選択された場合にはビ
ット線１側のダミーセル４が選択される。
た場合にはビット線２側のダミーセル４／が選択され、
またビット線２側のメモリセルが選択された場合にはビ
ット線１側のダミーセル４が選択される。
ここではワード線Ｗ、及びダミーワード線ＷＤ。
が高電位になりメモリセル３及びダミーセル４′が選択
される場合について説明する。
される場合について説明する。
ここでワード線Ｗ１及びダミーワード線ＷＤｏには電源
電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるもの
とする。！、たプリチャージ信号Ｃ２が高電位であるプ
リチャージ期間において、ビット線１および２は電源電
圧（Ｖｃｃ）ｔでプリチャージされているものとする。
電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるもの
とする。！、たプリチャージ信号Ｃ２が高電位であるプ
リチャージ期間において、ビット線１および２は電源電
圧（Ｖｃｃ）ｔでプリチャージされているものとする。
また説明の便宜上ビット線１をＢ１ビットＮ２をＢとし
てＢ：高電位かっ■：低電位の論理を＼＼１〃に、また
Ｂ：低電位がつＢ：高電位論理ゝゝ０“とする。
てＢ：高電位かっ■：低電位の論理を＼＼１〃に、また
Ｂ：低電位がつＢ：高電位論理ゝゝ０“とする。
■ メモリセル３の蓄積容量５に接地電位（ＧＮＤ）が
記憶されている場合 プリチャージ信号の、が低電位に下降し能動期間に入り
、時刻ｔ、にワード線信号が入力されるとビット線１側
の電位ｖＢ１は、 となる。
記憶されている場合 プリチャージ信号の、が低電位に下降し能動期間に入り
、時刻ｔ、にワード線信号が入力されるとビット線１側
の電位ｖＢ１は、 となる。
一方、ダミーセル側のビット線２の電位”Ｂ２となる。
従ってセンスアンプＳに入力される差動電位△Ｖ１は、
と々る。
■ メモリセル３の蓄積容量５に電源電位（Ｖｃｃ）が
記憶されている場合 この場合にはビットｍ１側の電位ＶＢ＋は変化せず、 ＶＢ 、 ＝ Ｖｃ ｃ である。
記憶されている場合 この場合にはビットｍ１側の電位ＶＢ＋は変化せず、 ＶＢ 、 ＝ Ｖｃ ｃ である。
一方、ダミーセル側のビット線２の電位ＶＢ□は■と同
様に、 となる。
様に、 となる。
従ってセンスアンプＳに入力される差動電位△■２は、
となる。
ここで上記■及び■のいずれの場合においても、センス
アンプＳに入力される差動型、位が同じになるようにダ
ミーセルの蓄積容量値ＣＤを決定したとすると、センス
アンプに入力される差動電位△■は、 になる。
アンプＳに入力される差動型、位が同じになるようにダ
ミーセルの蓄積容量値ＣＤを決定したとすると、センス
アンプに入力される差動電位△■は、 になる。
上記差動電位は時刻ｔ２以降にセンスアンプＳが活性化
されることにより所望の値まで増幅される０ このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線１及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。
されることにより所望の値まで増幅される０ このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線１及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。
また昨今の微細加工技術の進歩により大規模メモリ素子
を実現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル内の蓄積容量はま
すます減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという新だな問題が
生じてきた。
を実現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル内の蓄積容量はま
すます減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという新だな問題が
生じてきた。
また、メモリセル面積の縮小化に伴なってビット線ピッ
チが小さくなり、かかるビット線に属する制御回路及び
センスアンプ等を容量バランスを保持した状態で上記の
ビット線ピッチ内に収納することが不可能になりつつあ
る。特にビット線１及び２の容量バランスを保持してパ
ターン設計を行なうことが極めて困難になりつつある。
チが小さくなり、かかるビット線に属する制御回路及び
センスアンプ等を容量バランスを保持した状態で上記の
ビット線ピッチ内に収納することが不可能になりつつあ
る。特にビット線１及び２の容量バランスを保持してパ
ターン設計を行なうことが極めて困難になりつつある。
〈発明の目的及び構成〉
本発明は上記諸点に鑑みてなされたものであり、本発明
は、従来と同一の蓄積容量を用いた場合にでもセンスア
ンプに入力される差動電圧を従来方式に較べ非常に大き
くすることができ、或いは従来方式と同一の差動電圧を
得るにはメモリセル面積を非常に小さく構成することが
でき、捷だ従来方式で必要とされる相補なるビット線の
浮遊容量バランスに対して従来方式はど神経質に考慮す
る必要がなく、従って大規模メモリ素子の、９ｉ＝１．
パターン設計の自由度が非常に大きくなる利点をす→有
するダイナミック 型半導体記憶装置を提供することを目的とするものであ
り、この目的を達成するだめ、本発明のダイナミック型
半導体記憶装置は、情報の入出力に供する相補なる第１
及び第２のビット線と、情報を記憶する蓄積容量手段と
、この蓄積容量手段を指定する選択手段とを備え、前記
の相補なるビット線の第２ビツト線に前記の蓄積容量手
段の一端を接続し、この蓄積容量手段の他端を前記の選
択手段を介して前記の相補なるビット線の第１のビット
線に接続してなるメモリセル構造を有してなるダイナミ
ック型半導体記憶装置であって、前記の相補なる第１の
ビット線の浮遊容量と第２のビット線の浮遊容量配分に
差を設けて、あるいは差を設けることを許容して前記相
補なる第１及び第２のビット線を半導体基板上に形成せ
しめて成るように構成されている。
は、従来と同一の蓄積容量を用いた場合にでもセンスア
ンプに入力される差動電圧を従来方式に較べ非常に大き
くすることができ、或いは従来方式と同一の差動電圧を
得るにはメモリセル面積を非常に小さく構成することが
でき、捷だ従来方式で必要とされる相補なるビット線の
浮遊容量バランスに対して従来方式はど神経質に考慮す
る必要がなく、従って大規模メモリ素子の、９ｉ＝１．
パターン設計の自由度が非常に大きくなる利点をす→有
するダイナミック 型半導体記憶装置を提供することを目的とするものであ
り、この目的を達成するだめ、本発明のダイナミック型
半導体記憶装置は、情報の入出力に供する相補なる第１
及び第２のビット線と、情報を記憶する蓄積容量手段と
、この蓄積容量手段を指定する選択手段とを備え、前記
の相補なるビット線の第２ビツト線に前記の蓄積容量手
段の一端を接続し、この蓄積容量手段の他端を前記の選
択手段を介して前記の相補なるビット線の第１のビット
線に接続してなるメモリセル構造を有してなるダイナミ
ック型半導体記憶装置であって、前記の相補なる第１の
ビット線の浮遊容量と第２のビット線の浮遊容量配分に
差を設けて、あるいは差を設けることを許容して前記相
補なる第１及び第２のビット線を半導体基板上に形成せ
しめて成るように構成されている。
〈発明の実施例〉
以下、図面を参照して詳細に説明する。
第１図は本発明によるダイナミック型半導体記憶装置の
一実施例の回路構成を示す図であり、ＮチャンネルＭＯ
８回路で構成されている。
一実施例の回路構成を示す図であり、ＮチャンネルＭＯ
８回路で構成されている。
第１図において、Ｓはセンスアップ、■及び２は前述の
第９図と同様の相補なる第１及び第メヒノト線であり、
１１及び１１′は本発明における特徴的なメモリセルで
ある。
第９図と同様の相補なる第１及び第メヒノト線であり、
１１及び１１′は本発明における特徴的なメモリセルで
ある。
Ｗ 及びＷｊは電源電圧（Ｖｃｃ）以上の振幅を有する
信号の印加されるワード線である。
信号の印加されるワード線である。
１２及び１２′は蓄積容量であり、その一端は相補なる
ビット線の第２のビット線２に接続され、他端は所望の
メモリセルを選択するトランスファゲート１３あるいは
１３′のソースドレイン路を介して相補なるビット線の
反対側のビット線である第１のビット線に接続される。
ビット線の第２のビット線２に接続され、他端は所望の
メモリセルを選択するトランスファゲート１３あるいは
１３′のソースドレイン路を介して相補なるビット線の
反対側のビット線である第１のビット線に接続される。
また上記トランスファゲート１３のゲートはワード線Ｗ
１ に接続され、上記トランスファゲート１３’のゲー
トはワード線ｗ３に接続される。
１ に接続され、上記トランスファゲート１３’のゲー
トはワード線ｗ３に接続される。
１４及び１５は第１及び第２のビット線１及び２の浮遊
容量である。
容量である。
ここで、メモリセル蓄積容量１２及び１２′の蓄積容量
値を０８とし、第１のビット線ｌ側の容量値をＣＢ１．
第２のビット線２側の容量値をＣＢ２とする。またこの
容量値ＣＢ□、ＣＢ□は本発明の特徴的構成要件に関連
して、異なる容量値（ＣＢＩＮｃＢ３）であるとする。
値を０８とし、第１のビット線ｌ側の容量値をＣＢ１．
第２のビット線２側の容量値をＣＢ２とする。またこの
容量値ＣＢ□、ＣＢ□は本発明の特徴的構成要件に関連
して、異なる容量値（ＣＢＩＮｃＢ３）であるとする。
１６はダミー用蓄積容量であり、その一端が第１のビッ
ト線１に接続され、他端がダミー制御信号ｚＤに接続さ
れている。
ト線１に接続され、他端がダミー制御信号ｚＤに接続さ
れている。
１７及び１８ｆｄセンスアンプＳのセンス久方端テアリ
、１９はＭＯ８電界効果型トランジスタ（以下ＭＯ８Ｆ
ＥＴと略記する）であり、該ＭＯ８ＦＥＴ１９のソース
ドレイン通路が第２のビット線２とセンス入力端１８と
の間に介在され、第２の制御信号σ□２により第２のビ
ット線２の電圧をセンスアンプＳの一入力端１８に入力
する期間のみ、第２の ビット線２とセンスアンプの入力端１８を電気的に接続
する。２０はＭＯＳＦＥＴであり、該ＭＯ８ＦＥＴ２０
のソースドレイン通路がビット線２と電源Ｖｃｃとの間
に介在され、第２のプリチャージ信号行２によりプリチ
ャージ期間、書込み期間、あるいはセンスアンプＳの能
動期間において第２のビット線２を電源電位（Ｖｃｃ）
に保持する０ ２１は従来より用いられているビット線プリチャージ用
ＭＯ８ＦＥＴであり、該ＭＯ８ＦＥＴ２１のソースドレ
イン通路が第１のビット線１と電源Ｖｃｃとの間に介在
され、第１のプリチャージ信号σ２、によりプリチャー
ジ期間において第１のビット線１を電源電位（Ｖｃｃ）
に保持する。２２および２３は従来より用いられている
ビット線とセンスアンプ間のトランスファゲートであり
、第１の制御信号σ、１により、センスアンプ駆動初期
にビ、ット線とセンスアンプを一時的に切り放し、セン
ス感度を大きくする働きがある。
、１９はＭＯ８電界効果型トランジスタ（以下ＭＯ８Ｆ
ＥＴと略記する）であり、該ＭＯ８ＦＥＴ１９のソース
ドレイン通路が第２のビット線２とセンス入力端１８と
の間に介在され、第２の制御信号σ□２により第２のビ
ット線２の電圧をセンスアンプＳの一入力端１８に入力
する期間のみ、第２の ビット線２とセンスアンプの入力端１８を電気的に接続
する。２０はＭＯＳＦＥＴであり、該ＭＯ８ＦＥＴ２０
のソースドレイン通路がビット線２と電源Ｖｃｃとの間
に介在され、第２のプリチャージ信号行２によりプリチ
ャージ期間、書込み期間、あるいはセンスアンプＳの能
動期間において第２のビット線２を電源電位（Ｖｃｃ）
に保持する０ ２１は従来より用いられているビット線プリチャージ用
ＭＯ８ＦＥＴであり、該ＭＯ８ＦＥＴ２１のソースドレ
イン通路が第１のビット線１と電源Ｖｃｃとの間に介在
され、第１のプリチャージ信号σ２、によりプリチャー
ジ期間において第１のビット線１を電源電位（Ｖｃｃ）
に保持する。２２および２３は従来より用いられている
ビット線とセンスアンプ間のトランスファゲートであり
、第１の制御信号σ、１により、センスアンプ駆動初期
にビ、ット線とセンスアンプを一時的に切り放し、セン
ス感度を大きくする働きがある。
２４および２５は所望の相補なるビット線を選択するだ
めの列選択用ＭＯ３ＦＥＴであり、列選択信号Ｃ４によ
って所望のビット線対とデータバスＤおよび谷を電気的
に接続することで、情報の入出力を行なう。
めの列選択用ＭＯ３ＦＥＴであり、列選択信号Ｃ４によ
って所望のビット線対とデータバスＤおよび谷を電気的
に接続することで、情報の入出力を行なう。
ここでは便宜的に第１のビット線１をＢ、第２６′）ビ
ット線２を五としてＢ：高電位かつπ：低電位を論理ゝ
ゝ１“に、またＢ：低電位かつＢ：高電位を論理ゝゝ０
″１とし、メモリセル１１が選択される場合について説
明する。
ット線２を五としてＢ：高電位かつπ：低電位を論理ゝ
ゝ１“に、またＢ：低電位かつＢ：高電位を論理ゝゝ０
″１とし、メモリセル１１が選択される場合について説
明する。
■ 論理゛ゝ１“捷だは論理ゝゝ０”の書込み本発明に
よる一実施例の書込みの場合のタイミング図を第２図に
示す。
よる一実施例の書込みの場合のタイミング図を第２図に
示す。
プリチャージ期間が終了し第１および第２のプリチャー
ジ信号ｅＰ、およびω、２が下降し、次にワード線Ｗｉ
が電源電圧（Ｖｃｃ）以上才で上昇し、読出し動作が開
始されるが、現行の能動期間が書込みサイクルである場
合にはデータバスＤ上に書込むべきデータが出力される
。
ジ信号ｅＰ、およびω、２が下降し、次にワード線Ｗｉ
が電源電圧（Ｖｃｃ）以上才で上昇し、読出し動作が開
始されるが、現行の能動期間が書込みサイクルである場
合にはデータバスＤ上に書込むべきデータが出力される
。
第２のプリチャージ信号σＰ２が再び電源電圧（Ｖｃｃ
）以上寸で上昇しＭＯ８ＦＥＴ２０がオン状態となり第
２のビット線２を電源電位（Ｖｃｃ）に固定し、また第
２の制御信号の□２が接地電位（ＧＮＤ）まで下降して
ＭＯ８ＦＥＴ１９がオフ状態になり、第２のビット線２
とセンスアンプＳが切り放された後に、列選択信号Ｃが
電源電圧（Ｖｃｃ）以上の電位まで上昇し、ＭＯ８ＦＥ
Ｔ２４および２５がオン状態になる。この時点でデータ
バスＤとビット線１が電気的に接続されることによって
データバスＤ上の書込みデータがビット線１上に出力さ
れ、トランスファゲート１３を介してメモリセル１１の
ノード２６に記憶される。
）以上寸で上昇しＭＯ８ＦＥＴ２０がオン状態となり第
２のビット線２を電源電位（Ｖｃｃ）に固定し、また第
２の制御信号の□２が接地電位（ＧＮＤ）まで下降して
ＭＯ８ＦＥＴ１９がオフ状態になり、第２のビット線２
とセンスアンプＳが切り放された後に、列選択信号Ｃが
電源電圧（Ｖｃｃ）以上の電位まで上昇し、ＭＯ８ＦＥ
Ｔ２４および２５がオン状態になる。この時点でデータ
バスＤとビット線１が電気的に接続されることによって
データバスＤ上の書込みデータがビット線１上に出力さ
れ、トランスファゲート１３を介してメモリセル１１の
ノード２６に記憶される。
ここで論理“１“の書込みの場合にはデータバ＆Ｄ上に
電源電位が出力されており、従ってメモリセル１１のノ
ード２６には電源電位（Ｖｃｃ）が記憶される。一方、
論理ゝゝ０“の書込みの場合にはデータバスＤ上に接地
電位が出力されており、従ってメモリセル１１のノード
２６には接地電位（ＧＮＤ ）が記憶される。
電源電位が出力されており、従ってメモリセル１１のノ
ード２６には電源電位（Ｖｃｃ）が記憶される。一方、
論理ゝゝ０“の書込みの場合にはデータバスＤ上に接地
電位が出力されており、従ってメモリセル１１のノード
２６には接地電位（ＧＮＤ ）が記憶される。
ここで他方のデータバスＤと第２のピッ）Ｍ２とはＭＯ
８ＦＥＴ１９がオフ状態であるだめに電気的に切り放さ
れており、従ってデータバスＤ」−の情報はメモリセル
への書込みに関与しない。
８ＦＥＴ１９がオフ状態であるだめに電気的に切り放さ
れており、従ってデータバスＤ」−の情報はメモリセル
への書込みに関与しない。
■ 論理ゝゝ１″の読出し
本発明による一実施例の読出しの場合のタイミング図を
第３図に示す。
第３図に示す。
プリチャージ期間が終了すると第１のプリチャージ信号
ａ、□が接地電位（ＧＮＤ ）に、また第２のプリチャ
ージ信号Ω、２はＭＯ８ＦＥＴ２０を十分にオフ状態に
できる所定の電位まで下降し、第１及び第メ貨・ト線１
及び２が電源（Ｖｃ・）から切り放されてフローティン
グ状態になる。
ａ、□が接地電位（ＧＮＤ ）に、また第２のプリチャ
ージ信号Ω、２はＭＯ８ＦＥＴ２０を十分にオフ状態に
できる所定の電位まで下降し、第１及び第メ貨・ト線１
及び２が電源（Ｖｃ・）から切り放されてフローティン
グ状態になる。
次にダミー駆動信号ＣＤ を電源電位（Ｖｃｃ）１又上
昇させてダミー用蓄積容量１６の容量結合により、第１
のビット線１側の電位を電源電圧（Ｖｃｃ）よりわずか
に上昇させる。
昇させてダミー用蓄積容量１６の容量結合により、第１
のビット線１側の電位を電源電圧（Ｖｃｃ）よりわずか
に上昇させる。
次にワード線Ｗ１に電源電圧（Ｖｃｃ）以上の選択信号
が入力されて、トランスファゲート１３を介して第１及
び第２のビット線１及び２は蓄積容量１２により容量的
に結合される。
が入力されて、トランスファゲート１３を介して第１及
び第２のビット線１及び２は蓄積容量１２により容量的
に結合される。
メモリセル１１の′−ド２６には、予め電源電位（Ｖｃ
ｃ）が保持されていたために、ビット線１および２の電
位は共に低電位側に微小変化が生じるのみであり、第１
のビット線１と第２のビット線２の電位の逆転は生じな
い。
ｃ）が保持されていたために、ビット線１および２の電
位は共に低電位側に微小変化が生じるのみであり、第１
のビット線１と第２のビット線２の電位の逆転は生じな
い。
この場合における第１及び第２のビット線１及び２間の
差動電圧を△■１とすると、・・・（式２） となり、上記差動電圧△ｖ１がセンスアンプＳの入力端
１７及び１８に入力される。
差動電圧を△■１とすると、・・・（式２） となり、上記差動電圧△ｖ１がセンスアンプＳの入力端
１７及び１８に入力される。
次に第１の制御信号の□１が所定の電位まで下降し、セ
ンスアンプＳと第１及び第２のビット線１及び２を切り
放した後に、第２の制御信号の、２が接地電位（ＧＮＤ
）まで下降し、まだ第２のプリチャージ信号ｇＰ２が
再び電源電圧（Ｖｃｃ）以上の電位捷で上昇し、ＭＯ８
ＦＥＴ２０をオン状態にすることで、第２のビット線２
を電源電位（Ｖｃｃ）に固定する。
ンスアンプＳと第１及び第２のビット線１及び２を切り
放した後に、第２の制御信号の、２が接地電位（ＧＮＤ
）まで下降し、まだ第２のプリチャージ信号ｇＰ２が
再び電源電圧（Ｖｃｃ）以上の電位捷で上昇し、ＭＯ８
ＦＥＴ２０をオン状態にすることで、第２のビット線２
を電源電位（Ｖｃｃ）に固定する。
次にセンスアンプ駆動信号ρ５が接地電位まで下降し、
センスアンプＳに入力された上記差動電圧は所望の電圧
寸で増幅される。この場合、メモリセル１１のノード２
６は高電位を保持しており、再書込みの必要はない。
センスアンプＳに入力された上記差動電圧は所望の電圧
寸で増幅される。この場合、メモリセル１１のノード２
６は高電位を保持しており、再書込みの必要はない。
■ 論理加“の読出し
論理“０“の読出しにおけるビット線およびセンス入力
信号のタイミング図を第３図に併せて示す。
信号のタイミング図を第３図に併せて示す。
ワード線Ｗｉに選択信号が入力されるまでの動作は論理
ゝ１“の読出しと同様である。論理ゝゝＯ“の読出しの
場合にはメモリセル１１のノード２６に、あらかじめ接
地電位（ＧＮＤ ）が保持されティるため、選択信号に
よりトランスファゲート１３がオン状態になると第１の
ビット線１の電位は下降し、逆に第２のビット線２の電
位は」二昇し、第１のビット線１と第２のビット線２の
電位が逆転する。
ゝ１“の読出しと同様である。論理ゝゝＯ“の読出しの
場合にはメモリセル１１のノード２６に、あらかじめ接
地電位（ＧＮＤ ）が保持されティるため、選択信号に
よりトランスファゲート１３がオン状態になると第１の
ビット線１の電位は下降し、逆に第２のビット線２の電
位は」二昇し、第１のビット線１と第２のビット線２の
電位が逆転する。
この場合における第１及び第２のビット線１及び２間の
差動電圧を△Ｖ２とすると、・・・・・（式３） となり、上記差動電圧△Ｖ２がセンスアンプＳの入力端
１７および１８に入力される。
差動電圧を△Ｖ２とすると、・・・・・（式３） となり、上記差動電圧△Ｖ２がセンスアンプＳの入力端
１７および１８に入力される。
次に、論理ゝ１“の読出しと同様に第１の制御信号σ１
１が所定の電位まで下降し、センスアンプＳと第１及び
第２のビット線１及び２を切り放した後に、第２の制御
信号ｚ１２が接地電位（ＧＮＤ）ｔで下降し、また第２
のプリチャージ信号のＰ２が再び電源電位（Ｖｃｃ）以
上の電位才で上昇しＭＯ８ＦＥＴ２０をオン状態にする
ことで、第２のビット線２を電源電位（Ｖｃｃ）に固定
する。
１が所定の電位まで下降し、センスアンプＳと第１及び
第２のビット線１及び２を切り放した後に、第２の制御
信号ｚ１２が接地電位（ＧＮＤ）ｔで下降し、また第２
のプリチャージ信号のＰ２が再び電源電位（Ｖｃｃ）以
上の電位才で上昇しＭＯ８ＦＥＴ２０をオン状態にする
ことで、第２のビット線２を電源電位（Ｖｃｃ）に固定
する。
次にセンスアンプ駆動信号ｚ５が接地電位寸で下降し、
センスアンプＳに入力された上記差動電圧を所望の電圧
まで増幅すると共に、ＭＯ８ＦＥＴ２２を介して第１の
ビット線１を接地電位まで放電させて、メモリセル１１
のノード２６へ接地電位（ＧＮＤ）の再書込みを行なう
。
センスアンプＳに入力された上記差動電圧を所望の電圧
まで増幅すると共に、ＭＯ８ＦＥＴ２２を介して第１の
ビット線１を接地電位まで放電させて、メモリセル１１
のノード２６へ接地電位（ＧＮＤ）の再書込みを行なう
。
ここで論理ゝゞ１“および論理加”の読出しにおけるビ
ットｉ間の差動電圧／＼Ｖ１および△Ｖ２が共に等しく
なるようダミー用蓄積容量値ＣＤを設定したとすると、
ダミー用蓄積容量値ＣＤはとなり、（式２）および（式
３）は結局、△Ｖ＝△ｖ１−△ｖ２ ・・・・・・（式４） ここで従来方式と比較した場合の本方式の特長をより明
確にするため、ｃＢ１＋ｃＢ３＝ ２ ｃ’；、”’な
る条件のもとてセンスアンプに入力される差動信号電圧
を（式４）及び（式１）よりめ、その結果を第４図およ
び第５図に示す。
ットｉ間の差動電圧／＼Ｖ１および△Ｖ２が共に等しく
なるようダミー用蓄積容量値ＣＤを設定したとすると、
ダミー用蓄積容量値ＣＤはとなり、（式２）および（式
３）は結局、△Ｖ＝△ｖ１−△ｖ２ ・・・・・・（式４） ここで従来方式と比較した場合の本方式の特長をより明
確にするため、ｃＢ１＋ｃＢ３＝ ２ ｃ’；、”’な
る条件のもとてセンスアンプに入力される差動信号電圧
を（式４）及び（式１）よりめ、その結果を第４図およ
び第５図に示す。
第４図はＣＢ／Ｃｓ−１０とした場合における本発明の
一実施例における差動信号電圧と第１及び第２のビット
線１及びビット線２の浮遊容量比ＣＢ１／ＣＢ２の関係
を示す。
一実施例における差動信号電圧と第１及び第２のビット
線１及びビット線２の浮遊容量比ＣＢ１／ＣＢ２の関係
を示す。
ここでこの第４図に示すグラフからも明らかなように、
本発明によれば相補なる第１及び第外壱ノド線１及び２
の浮遊容量ＣＢ１およびＣＢ２の和が一定であれば、Ｃ
Ｂ□とＣＢ２の差が大きくなるほど上記差動信号電圧が
増加することから、本発明による特徴を最大限に利用す
るには、出来る限り一方のビア１・線の浮遊容量を可能
な限り小さくすることであり、それによってより大きな
差動信号電圧が得られることになる。
本発明によれば相補なる第１及び第外壱ノド線１及び２
の浮遊容量ＣＢ１およびＣＢ２の和が一定であれば、Ｃ
Ｂ□とＣＢ２の差が大きくなるほど上記差動信号電圧が
増加することから、本発明による特徴を最大限に利用す
るには、出来る限り一方のビア１・線の浮遊容量を可能
な限り小さくすることであり、それによってより大きな
差動信号電圧が得られることになる。
このことは、本発明の非常に大きな特徴であって、従来
方式のように相補なるビット線の浮遊容量を同一にしな
ければならないという制限を全く排除するものであり、
パターン設計上の自由度が非常に大きくなると共に、後
述するようにメモリセル面積を大幅に縮小することが可
能となる。
方式のように相補なるビット線の浮遊容量を同一にしな
ければならないという制限を全く排除するものであり、
パターン設計上の自由度が非常に大きくなると共に、後
述するようにメモリセル面積を大幅に縮小することが可
能となる。
第５図は、やはりＣＢ０＋ｃＢ２−２ＣＢなる条件のも
とに従来方式と本発明の一実施例に関して、ＣＢＺＣｓ
比を変化させた場合の差動信号電圧特性を示す。
とに従来方式と本発明の一実施例に関して、ＣＢＺＣｓ
比を変化させた場合の差動信号電圧特性を示す。
２８は（式１）よりめた従来方式の差動信号電圧特性で
あり２７は本発明の一実施例における（式４）よりめた
差動信号電圧特性である。
あり２７は本発明の一実施例における（式４）よりめた
差動信号電圧特性である。
本発明による実施例においては第４図よりＣＢＩ／ＣＢ
□の値がＪＯ付近で差動信号電圧が最も小さくなること
が示されているが、このような最悪の状態においても第
５図のグラフ２８に示すごとく、従来方式の１．５〜２
倍程度の差動信号電圧が得られており、さらに上記のビ
ット線浮遊容量の配分を工夫することによってグラフ２
９あるいは３０の特性が実現できる。
□の値がＪＯ付近で差動信号電圧が最も小さくなること
が示されているが、このような最悪の状態においても第
５図のグラフ２８に示すごとく、従来方式の１．５〜２
倍程度の差動信号電圧が得られており、さらに上記のビ
ット線浮遊容量の配分を工夫することによってグラフ２
９あるいは３０の特性が実現できる。
このことは、本発明の方式を採用することによってメモ
リセルの蓄積容量を変えずに差動信号電圧を大きくする
ことができて、大規模メモリ素子の実現手段として非常
に有効なものである。
リセルの蓄積容量を変えずに差動信号電圧を大きくする
ことができて、大規模メモリ素子の実現手段として非常
に有効なものである。
第６図および第７図は、それぞれ上記第１図に示しだダ
イナミック型半導体記憶装置の本発明に関連したメモリ
セル構造の一例を示す図である０第６図は第７図におけ
るＡ−ｘでの断面構造を示したものである。
イナミック型半導体記憶装置の本発明に関連したメモリ
セル構造の一例を示す図である０第６図は第７図におけ
るＡ−ｘでの断面構造を示したものである。
第７図はメモリセル４個分（Ｍｏ −Ｍ３ ）のノぐタ
ーン図であり、実際のメモリ素子では、本、Ｃターンが
必要な個数分だけ繰り返し配置される。
ーン図であり、実際のメモリ素子では、本、Ｃターンが
必要な個数分だけ繰り返し配置される。
次に、第６図により本発明によるメモリセルの構造の一
例をＮチャンネルＭＯＳプロセスを想定して説明する。
例をＮチャンネルＭＯＳプロセスを想定して説明する。
まずＰ型シリコン基板３１の表面に素子分数領域３２を
選択酸化法等で作成した後、第１の配線手段によりワー
ド線およびメモリセルのトランスファゲートを成す部分
３３を形成する。
選択酸化法等で作成した後、第１の配線手段によりワー
ド線およびメモリセルのトランスファゲートを成す部分
３３を形成する。
次にＭＯＳＦＥＴのソースおよびドレインと々る拡散領
域３４および３５をイオン打込み等により形成する。
域３４および３５をイオン打込み等により形成する。
次にトランスファゲート部分のドレイン部分３４に埋め
込みコンタクト窓３６を開けた後、第２の配線手段によ
り蓄積容量の一方の電極３７を形成し、上記埋め込みコ
ンタクト窓３６によってトランスファゲート部分のドレ
イン３４に接続する。
込みコンタクト窓３６を開けた後、第２の配線手段によ
り蓄積容量の一方の電極３７を形成し、上記埋め込みコ
ンタクト窓３６によってトランスファゲート部分のドレ
イン３４に接続する。
ことで上記第２の配線手段による電極３７は第１の配線
手段３３の上面にも形成可能であり、メモリセルの蓄積
容量の増大に寄与する。第２の配線手段上面に蓄積容量
を形成するだめの薄い絶縁膜３８を形成した後、第３の
配線手段３９により上記蓄積容量の他方の電極を形成し
、さらに絶縁膜４０を形成する。
手段３３の上面にも形成可能であり、メモリセルの蓄積
容量の増大に寄与する。第２の配線手段上面に蓄積容量
を形成するだめの薄い絶縁膜３８を形成した後、第３の
配線手段３９により上記蓄積容量の他方の電極を形成し
、さらに絶縁膜４０を形成する。
次に通常のコンタクト窓５０を開けた後、第４の配線手
段５１を形成すると共に、上記コンタクト窓５０により
トランスファゲート部分のソース領域３５と接続する。
段５１を形成すると共に、上記コンタクト窓５０により
トランスファゲート部分のソース領域３５と接続する。
ここで第１〜第３の配線手段としては、通常のポリ／リ
コン、シリサイドあるいは高融点金属等で構成するのが
一般的であり、また第４の配線手段はアルミニウム等で
構成するのが、一般的である０ 第４の配線手段５１及び第３の配線手段３９は複数個の
メモリセルに共用されており、それぞれ相補なるビット
線を構成している。
コン、シリサイドあるいは高融点金属等で構成するのが
一般的であり、また第４の配線手段はアルミニウム等で
構成するのが、一般的である０ 第４の配線手段５１及び第３の配線手段３９は複数個の
メモリセルに共用されており、それぞれ相補なるビット
線を構成している。
即ち、本発明においては、第１のビット線１の浮遊容量
と第２のビット線の浮遊容量配分に差を設ける、あるい
は差を設けることを許容することを可能にしだ回路構成
であるため、本発明の実施例のメモリセル構造において
は、異なる材質の配線手段の多層構造によって相補なる
第１及び第２のビット線１及び２を形成することが可能
となり、従って相補なるビット線が同一の配線手段で形
成される従来方式に比べてメモリセル面積を小さくでき
る。また拡散領域３４および３５の面積はコンタクト窓
３６および５０を形成できるだけの面積があれば十分な
ために従来方式に比べてメモリセル内の拡散領域が少な
く、耐α線強度が増し、安定なメモリ素子が実現できる
。
と第２のビット線の浮遊容量配分に差を設ける、あるい
は差を設けることを許容することを可能にしだ回路構成
であるため、本発明の実施例のメモリセル構造において
は、異なる材質の配線手段の多層構造によって相補なる
第１及び第２のビット線１及び２を形成することが可能
となり、従って相補なるビット線が同一の配線手段で形
成される従来方式に比べてメモリセル面積を小さくでき
る。また拡散領域３４および３５の面積はコンタクト窓
３６および５０を形成できるだけの面積があれば十分な
ために従来方式に比べてメモリセル内の拡散領域が少な
く、耐α線強度が増し、安定なメモリ素子が実現できる
。
第８図は上記メモリセル構造によるメモリセルアレイの
配置に関する一例を示す図である。
配置に関する一例を示す図である。
本発明によるメモリセル構成によれば、メモリセル面積
の大幅な縮小が可能であることは既に記した。しかし、
これに伴ない、メモリセルが接続されたビット線対の制
御回路、センスアンプ等に関しては、相対的にメモリセ
ルに比べて大きな面積が必要になり、上記の繰り返しビ
ット線ピッチ内に上記回路を収納することが困難になる
という問題が生じてくる。
の大幅な縮小が可能であることは既に記した。しかし、
これに伴ない、メモリセルが接続されたビット線対の制
御回路、センスアンプ等に関しては、相対的にメモリセ
ルに比べて大きな面積が必要になり、上記の繰り返しビ
ット線ピッチ内に上記回路を収納することが困難になる
という問題が生じてくる。
そとで単一の、あるいは複数個のビット線対に属する上
記制御回路やセンスアンプ等を、それぞれのビット線対
の両端に配置することで解決される。
記制御回路やセンスアンプ等を、それぞれのビット線対
の両端に配置することで解決される。
第８図においてＣ８−Ｃ６３は相補々るビット線対であ
ってＫ。−に６３はそれぞれの相補なるビット線対ｃ。
ってＫ。−に６３はそれぞれの相補なるビット線対ｃ。
−０６３に属する制御回路およびセンスアンプ等であり
、各ビット線対の両端に交互に配置された例を示してい
る。
、各ビット線対の両端に交互に配置された例を示してい
る。
なお、本発明を説明する上で、上記実施例においてはＮ
チャンネルＭＯＳプロセスを用いて説明したが、本発明
は素子の製造プロセスを限定するものでは々く、Ｐチャ
ンネルＭＯＳプロセス。
チャンネルＭＯＳプロセスを用いて説明したが、本発明
は素子の製造プロセスを限定するものでは々く、Ｐチャ
ンネルＭＯＳプロセス。
ＣＭＯＳプロセス、ＳＯＩプロセス等に適用することが
できる。
できる。
〈発明の効果〉
以上詳述したように本発明によれば、情報の入出力に供
する相補なるビット線の一端に情報を記憶する蓄積容量
手段の一端を接続し、この蓄積容量手段の他端はこの蓄
積容量手段を指定する選択手段を介して上記の相補なる
ビット線の他端に接続されて々るメモリセル構成を有す
るダイナミック型半導体記憶装置において、上記の相補
なるビット線の第１のビット線の浮遊容量と第２のビッ
ト線の浮遊容量配分に差を設けて、あるいは差を設ける
ことを許容して上記の相補なる第１及び第２のビット線
を半導体基板上に形成せしめるように成しているため、
多層構造を成した異なる配線を従来のものに比して小さ
くすることが出来る。
する相補なるビット線の一端に情報を記憶する蓄積容量
手段の一端を接続し、この蓄積容量手段の他端はこの蓄
積容量手段を指定する選択手段を介して上記の相補なる
ビット線の他端に接続されて々るメモリセル構成を有す
るダイナミック型半導体記憶装置において、上記の相補
なるビット線の第１のビット線の浮遊容量と第２のビッ
ト線の浮遊容量配分に差を設けて、あるいは差を設ける
ことを許容して上記の相補なる第１及び第２のビット線
を半導体基板上に形成せしめるように成しているため、
多層構造を成した異なる配線を従来のものに比して小さ
くすることが出来る。
また本発明によれば十分な動作余裕度を保持しつつメモ
リセル面積を非常に小さくでき、従って大規模ダイナミ
ックメモリ素子の実現に大きく寄与することが出来る。
リセル面積を非常に小さくでき、従って大規模ダイナミ
ックメモリ素子の実現に大きく寄与することが出来る。
第１図は本発明のグイナミソク型半導体記憶装置の一実
施例の回路構成を示す図、第２図は本発明の一実施例に
おける動作を説明するだめの書込みサイクルにおけるタ
イミング図、第３図は本発明の一実施例における動作を
説明するだめの読出しサイクルにおけるタイミング図、
第４図は本発明の一実施例における相補なるビット線間
の読出し時における差動信号電圧と相補なるビット線の
浮遊容量比との関係を示す←ナテ特性図、第５図は従来
方式と本発明の一実施例における相補なるビット線間の
差動信号電圧を比較したグラフ、第６図は本発明の一実
施例におけるメモリセル構造を示す断面図、第７図は本
発明の一実施例におけるメモリセル構造を示す平面図、
第８図は本発明による一実施例装置における相補なるビ
ット線と制御回路、センスアンプ等の配置を説明するだ
めの概念図、第９図は従来方式におけるダイナミックメ
モリ素子の回路図、第１０図は従来方式における動作を
説明するだめのタイミング図である。 Ｗ、Ｗ−ワード線、Ｗｏｏ、ＷＤｌ・・ダミーワード＋
ｌ Ｊ 線、ω、・・・プリチャージ信号、町、・第１のプリチ
ャージ信号、ｑＰ２・・・第２のプリチャージ信号、Ｑ
Ｄ・・ダミー制御信号、０．１・・・第１の制御信号、
ρ１□・・・第２の制御信号、Ｃ８・センス駆動信号、
Ｃ１・・列選択信号、Ｄ、Ｄ・・データバス、ＣＢ、、
ＣＢ＋、ＣＢ□・・・ビット線容量値、Ｃ５・・・メモ
リセルの蓄積容量値、ＣＤ・・・ダミー用蓄積容量値、
１、Ｂ−［１のビット線、２．Ｂ・・・第２のビット線
、Ｓ・・・センスアン７’、３．３’、１１．１１’・
・メモリセノペ４．４′・！・ダミーセル、１２．１２
’・・・メモリセルの蓄積容量、１３．１３’・・ ト
ランスファゲート、１６ ダミー用蓄積容量、３２・・
素子分離領域、３４．３５・拡散領域、３６・・埋め込
みコンタクト窓、３３ 第１の配線層、３７ ・第２の
配線層、３９・・・第３の配線層、５１・第４の配線層
、３８・・薄い絶縁膜、５０ ・コンタクト窓、ＣＯ”
’−Ｃｉｉ ３・・・相補なるビット線対、Ｋｏ〜に６
３・・・相補なるビット線対に属する制御回路およびセ
ンスアンプ等。 代理人 弁理士 福 士 愛 彦（他２名）Ｃｅ／Ｃ５
ｂｅ。 第５図
施例の回路構成を示す図、第２図は本発明の一実施例に
おける動作を説明するだめの書込みサイクルにおけるタ
イミング図、第３図は本発明の一実施例における動作を
説明するだめの読出しサイクルにおけるタイミング図、
第４図は本発明の一実施例における相補なるビット線間
の読出し時における差動信号電圧と相補なるビット線の
浮遊容量比との関係を示す←ナテ特性図、第５図は従来
方式と本発明の一実施例における相補なるビット線間の
差動信号電圧を比較したグラフ、第６図は本発明の一実
施例におけるメモリセル構造を示す断面図、第７図は本
発明の一実施例におけるメモリセル構造を示す平面図、
第８図は本発明による一実施例装置における相補なるビ
ット線と制御回路、センスアンプ等の配置を説明するだ
めの概念図、第９図は従来方式におけるダイナミックメ
モリ素子の回路図、第１０図は従来方式における動作を
説明するだめのタイミング図である。 Ｗ、Ｗ−ワード線、Ｗｏｏ、ＷＤｌ・・ダミーワード＋
ｌ Ｊ 線、ω、・・・プリチャージ信号、町、・第１のプリチ
ャージ信号、ｑＰ２・・・第２のプリチャージ信号、Ｑ
Ｄ・・ダミー制御信号、０．１・・・第１の制御信号、
ρ１□・・・第２の制御信号、Ｃ８・センス駆動信号、
Ｃ１・・列選択信号、Ｄ、Ｄ・・データバス、ＣＢ、、
ＣＢ＋、ＣＢ□・・・ビット線容量値、Ｃ５・・・メモ
リセルの蓄積容量値、ＣＤ・・・ダミー用蓄積容量値、
１、Ｂ−［１のビット線、２．Ｂ・・・第２のビット線
、Ｓ・・・センスアン７’、３．３’、１１．１１’・
・メモリセノペ４．４′・！・ダミーセル、１２．１２
’・・・メモリセルの蓄積容量、１３．１３’・・ ト
ランスファゲート、１６ ダミー用蓄積容量、３２・・
素子分離領域、３４．３５・拡散領域、３６・・埋め込
みコンタクト窓、３３ 第１の配線層、３７ ・第２の
配線層、３９・・・第３の配線層、５１・第４の配線層
、３８・・薄い絶縁膜、５０ ・コンタクト窓、ＣＯ”
’−Ｃｉｉ ３・・・相補なるビット線対、Ｋｏ〜に６
３・・・相補なるビット線対に属する制御回路およびセ
ンスアンプ等。 代理人 弁理士 福 士 愛 彦（他２名）Ｃｅ／Ｃ５
ｂｅ。 第５図
Claims (1)
- 【特許請求の範囲】 １ 情報・り）入出力に供する相補なる第１及び第２の
ビット紳と、情報を記憶する蓄積容量手段と、該蓄積容
量手段を指定する選択手段とを備え、前記相補なるピッ
］・線の第２のビット線に前記蓄積容量手段の一端を接
続し、該蓄積容量手段の他端を前記選択手段を介して前
記相補なるビット線の第１のビット線に接続してなるメ
モリセル構造を有［７てなるダイナミック型半導体記憶
装置であって、 前記相補なる第１のビット線の浮遊容量と第２のビット
線の浮遊容量配分に差を設けて、あるいは差を設けるこ
とを許容して前記相補なる第１及び第２のビット線を半
導体基板上に形成せしめて成ることを特徴と干るダイナ
ミック型半導体記憶装置。 ２ 上記相補なる第１及び第２のビット線を異なる材質
による多層配線構造になして、第１のビット線と第２の
ビット線の浮遊容量配分に差を設けて、あるいは差を設
けることを許容して形成せしめるように成したことを特
徴とする特許請求の範囲第１項記載のダイナミック型半
導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116312A JPS60258795A (ja) | 1984-06-04 | 1984-06-04 | ダイナミツク型半導体記憶装置 |
| US06/738,870 US4715015A (en) | 1984-06-01 | 1985-05-29 | Dynamic semiconductor memory with improved sense signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116312A JPS60258795A (ja) | 1984-06-04 | 1984-06-04 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258795A true JPS60258795A (ja) | 1985-12-20 |
Family
ID=14683877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116312A Pending JPS60258795A (ja) | 1984-06-01 | 1984-06-04 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258795A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5864181A (en) * | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
| JPS594158A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1984
- 1984-06-04 JP JP59116312A patent/JPS60258795A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
| JPS594158A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567288B2 (en) | 1993-09-15 | 2003-05-20 | Micron Technology, Inc. | Methods for bi-level digit line architecture for high density DRAMS |
| US6456518B1 (en) | 1993-09-15 | 2002-09-24 | Micron Technology, Inc. | Bi-level digit line architecture for high density drams |
| US6084307A (en) * | 1993-09-15 | 2000-07-04 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMS |
| US6839265B2 (en) | 1993-09-15 | 2005-01-04 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMS |
| US6696762B2 (en) | 1993-09-15 | 2004-02-24 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMS |
| US5864181A (en) * | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
| US6429529B1 (en) | 1993-09-15 | 2002-08-06 | Micron Technology, Inc. | Bi-level digit line architecture for high density drams |
| US6504255B2 (en) | 1996-01-26 | 2003-01-07 | Micron Technologies, Inc. | Digit line architecture for dynamic memory |
| US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US6392303B2 (en) | 1996-01-26 | 2002-05-21 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US6594173B2 (en) | 1996-01-26 | 2003-07-15 | Micron Technology, Inc. | Method for digit line architecture for dynamic memory |
| US6661041B2 (en) | 1996-01-26 | 2003-12-09 | Micron Technology, Inc. | Digitline architecture for dynamic memory |
| US6243311B1 (en) | 1996-01-26 | 2001-06-05 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US6222275B1 (en) | 1996-01-26 | 2001-04-24 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
| US6898102B2 (en) | 1996-01-26 | 2005-05-24 | Micron Technology, Inc. | Digitline architecture for dynamic memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7023721B2 (en) | Semiconductor integrated circuit device | |
| US6327213B1 (en) | Semiconductor integrated circuit device having a hierarchical power source configuration | |
| US4584672A (en) | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge | |
| US6519195B2 (en) | Semiconductor integrated circuit | |
| JP3781270B2 (ja) | 半導体集積回路装置 | |
| US20020071308A1 (en) | Semiconductor memory device having memory cells each capable of storing three or more values | |
| KR19990076681A (ko) | 어레이에지기준감지동작을수행하는dram | |
| US4086662A (en) | Memory system with read/write control lines | |
| JP2001351386A (ja) | 半導体記憶装置およびその動作方法 | |
| US4715015A (en) | Dynamic semiconductor memory with improved sense signal | |
| US5973965A (en) | Method for operating a SRAM MOS transistor memory cell | |
| US5528545A (en) | Semiconductor memory device | |
| US5303183A (en) | Semiconductor memory device | |
| US4858193A (en) | Preamplification method and apparatus for dram sense amplifiers | |
| US5666306A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| JPS6116099A (ja) | ダイナミック型半導体記憶装置 | |
| US5761112A (en) | Charge storage for sensing operations in a DRAM | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| JPS60258795A (ja) | ダイナミツク型半導体記憶装置 | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JPS5935114B2 (ja) | 増巾回路 | |
| US6219269B1 (en) | Semiconductor memory device capable of improving read operation speed | |
| JPS60258794A (ja) | ダイナミツク型半導体記憶装置 | |
| JPH0370877B2 (ja) | ||
| JP2000195276A (ja) | 半導体記憶装置 |