JPS6116099A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPS6116099A JPS6116099A JP59136110A JP13611084A JPS6116099A JP S6116099 A JPS6116099 A JP S6116099A JP 59136110 A JP59136110 A JP 59136110A JP 13611084 A JP13611084 A JP 13611084A JP S6116099 A JPS6116099 A JP S6116099A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明はダイナミック型半導体記憶装置の改良に関し、
更に詳細にはグイナミノツｉ子の高性能化を可能にする
新規な構成を備えたダイナミック型半導体記憶装置に関
するものである。
更に詳細にはグイナミノツｉ子の高性能化を可能にする
新規な構成を備えたダイナミック型半導体記憶装置に関
するものである。
〈発明の技術的背景とその問題点〉
従来のグイナミノクメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
即ち、従来から用いられているＮチャネルＭＯＳグイナ
ミソクメモリ素子の回路は例えば第８図に示すように構
成されている。
ミソクメモリ素子の回路は例えば第８図に示すように構
成されている。
第８図において、Ｓはセンスアンプであす、２１及び２
２は相補なるビット線である。また２３及び２３’はメ
モリセルであり、２４及び２４′はグミー七ルである。
２は相補なるビット線である。また２３及び２３’はメ
モリセルであり、２４及び２４′はグミー七ルである。
Ｗｌ及びＷ、はワード線でありＷＤｏ及びＷＤｌはダミ
ーワード線、φＰはプリチャ−ジ信号である。
ーワード線、φＰはプリチャ−ジ信号である。
２５及び２５′は蓄積容量であり、２６及び２６′は所
望の蓄積容量２５及び２５′を選択してビット線２１及
び２２に電気的に接続するためのトランスファゲートで
ある。
望の蓄積容量２５及び２５′を選択してビット線２１及
び２２に電気的に接続するためのトランスファゲートで
ある。
ここで２５及び２５′の容量値をＣｓとする。
２７及び２７′はダミー蓄積容量であり、その容量値を
ｃＤとする。
ｃＤとする。
２８及び２８′はダミー蓄積容量７及び７′を選択的に
ビット線２１及び２２に接続するためのトランスファゲ
ートであり、２９及び２９′はプリチャージ期間にダミ
ー蓄積容量２７及び２７′を初期化するためのゲートで
ある。
ビット線２１及び２２に接続するためのトランスファゲ
ートであり、２９及び２９′はプリチャージ期間にダミ
ー蓄積容量２７及び２７′を初期化するためのゲートで
ある。
３０及び３０′はビット線容量であり、その容量値をＣ
Ｂとする。
Ｂとする。
第９図および第１０図は第８図の動作を説明するための
タイミング図であり、第９図はメモリセルより低電位（
論理゛０”）を読み出す場合を示しており、第１０図は
メモリセルより高電位（論理゛１”）を読み出す場合を
示している。
タイミング図であり、第９図はメモリセルより低電位（
論理゛０”）を読み出す場合を示しており、第１０図は
メモリセルより高電位（論理゛１”）を読み出す場合を
示している。
第８図においてビット線２１側のメモリセルが選択され
た場合には、ビット線２２側のダミーセル２４′が選択
され、またビット線２２側のメモリセルが選択された場
合には、ビット線２１側のダミーセル２４が選択される
。
た場合には、ビット線２２側のダミーセル２４′が選択
され、またビット線２２側のメモリセルが選択された場
合には、ビット線２１側のダミーセル２４が選択される
。
ここではワード線Ｗ１およびダミーワード線ＷＤＯが高
電位になり、メモリセル２３およびダミーセル２４′が
選択される場合について説明する。
電位になり、メモリセル２３およびダミーセル２４′が
選択される場合について説明する。
ここでワード線Ｗ１およびダミーワード線ＷＤＯには電
源電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるも
のとする。またプリチャージ信号φＰが高電位であるプ
リチャージ期間において、ビット線２１および２２は、
電源電圧（Ｖｃｃ）までプリチャージされているものと
する。
源電圧（Ｖｃｃ）以上に昇圧された電圧が印加されるも
のとする。またプリチャージ信号φＰが高電位であるプ
リチャージ期間において、ビット線２１および２２は、
電源電圧（Ｖｃｃ）までプリチャージされているものと
する。
（１） メモリセル２３の蓄積容量２５に接地電位（
ＧＮＤ）が記憶されている場合 プリチャージ信号φＰが低電位に下降し能動期間に入り
、時刻ｔ１にワード線信号が入力されるとビット線２１
側の電位ＶＢＩは、Ｂ となる。
ＧＮＤ）が記憶されている場合 プリチャージ信号φＰが低電位に下降し能動期間に入り
、時刻ｔ１にワード線信号が入力されるとビット線２１
側の電位ＶＢＩは、Ｂ となる。
一方、ダミーセル側のビット線２２の電位ＶＢ２は、
となる。
従ってセンスアンプＳに入力される差動電位Δｖ１は次
の様になる。
の様になる。
（１１） メモリセル２３の蓄積容量２５に電源電位
（Ｖｃｃ）が記憶されている場合 この場合にはビット線２１側の電位Ｖ１３１は変化せず
、 ＶＢＩ−ＶＣＣ である。
（Ｖｃｃ）が記憶されている場合 この場合にはビット線２１側の電位Ｖ１３１は変化せず
、 ＶＢＩ−ＶＣＣ である。
一方、ダミーセル側のビット線２２のｉ位ＶＢ２は（１
）と同様に、 となる。
）と同様に、 となる。
従ってセンスアンプＳに入力される差動電位ＪＶ２は次
の様になる。
の様になる。
ここで上記（１）および（１１）のいずれの場合におい
ても、センスアンプＳに入力される差動電位が同じにな
るようにダミーセルの蓄積容量値ｃＤを決定したとする
と、センスアンプＳに入力される差動電位Δ■は、 になる。
ても、センスアンプＳに入力される差動電位が同じにな
るようにダミーセルの蓄積容量値ｃＤを決定したとする
と、センスアンプＳに入力される差動電位Δ■は、 になる。
上記差動電位は、時刻ｔ２以降にセンスアンプＳが活性
化されることにより、所望の値まで増幅される。
化されることにより、所望の値まで増幅される。
このような従来方式においては、ビット線２１および２
２の負荷容量のバランスやダミーセルとメモリセルの容
量比が非常に重要であるが、製造上のばらつき等により
、いずれも最適値を保つのが困難であり、動作マージン
が悪化する等の欠点があった。
２の負荷容量のバランスやダミーセルとメモリセルの容
量比が非常に重要であるが、製造上のばらつき等により
、いずれも最適値を保つのが困難であり、動作マージン
が悪化する等の欠点があった。
また昨今の微細加工技術の進歩により、大規模メモリ素
子を実現する試みがなされているが、必然的にメモリセ
ル面積が小さくなり、従ってメモリセル内の蓄積容量は
ますます減少する傾向にあり、センスアンプを駆動する
のに必要な差動電圧が得られなくなるという問題が生じ
てきた。
子を実現する試みがなされているが、必然的にメモリセ
ル面積が小さくなり、従ってメモリセル内の蓄積容量は
ますます減少する傾向にあり、センスアンプを駆動する
のに必要な差動電圧が得られなくなるという問題が生じ
てきた。
〈発明の目的及び構成〉
本発明は上記諸点に鑑みてなされたものであり、本発明
は、従来と同一の蓄積容量を用いた場合には、センスア
ンプに入力される差動電圧を従来方式に比較して非常に
大きくでき、或いは従来方式と同一の差動電圧を得るに
は、メモリセルの蓄積容量を非常に小さく構成でき、ま
た従来方式で必要とされる相補なるビット線の負荷容量
バランスに対する神経質な考慮が不要となり、パターン
設計の自由度が非常に大きくなり、ダミーセルを用いな
いため、ダミーセルとメモリセルの容量比を考慮する必
要がなく、さらにメモリアレイの減少、周辺回路の簡単
化が可能である等の種々の非常に勝れた利点を有するダ
イナミック型半導体記憶装置を提供することを目的とす
るものであり、この目的を達成するため、本発明のグイ
ナベツク型半導体記憶装置は、情報の入出力に供する相
補なる第１及び第２のビット線と、情報を記憶する蓄積
容量手段と、この蓄積容量手段を指定する第１及び第２
の選択手段とを備え、前記の相補なるビット線の第１の
ビット線に前記の第１の選択手段を介して前記の蓄積容
量手段の一端を接続し、この蓄積容量手段の他端を前記
の第２の選択手段を介して前記の相補なるビット線の第
２のビット線に接続してなるメモリセル構造を有するよ
うに構成されている。
は、従来と同一の蓄積容量を用いた場合には、センスア
ンプに入力される差動電圧を従来方式に比較して非常に
大きくでき、或いは従来方式と同一の差動電圧を得るに
は、メモリセルの蓄積容量を非常に小さく構成でき、ま
た従来方式で必要とされる相補なるビット線の負荷容量
バランスに対する神経質な考慮が不要となり、パターン
設計の自由度が非常に大きくなり、ダミーセルを用いな
いため、ダミーセルとメモリセルの容量比を考慮する必
要がなく、さらにメモリアレイの減少、周辺回路の簡単
化が可能である等の種々の非常に勝れた利点を有するダ
イナミック型半導体記憶装置を提供することを目的とす
るものであり、この目的を達成するため、本発明のグイ
ナベツク型半導体記憶装置は、情報の入出力に供する相
補なる第１及び第２のビット線と、情報を記憶する蓄積
容量手段と、この蓄積容量手段を指定する第１及び第２
の選択手段とを備え、前記の相補なるビット線の第１の
ビット線に前記の第１の選択手段を介して前記の蓄積容
量手段の一端を接続し、この蓄積容量手段の他端を前記
の第２の選択手段を介して前記の相補なるビット線の第
２のビット線に接続してなるメモリセル構造を有するよ
うに構成されている。
〈発明の実施例〉
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明によるダイナミック型半導体記憶装置の
一実施例の構成を示す回路図であり、Ｎチャネ／ｌ’Ｍ
Ｏ５回路で構成されている。
一実施例の構成を示す回路図であり、Ｎチャネ／ｌ’Ｍ
Ｏ５回路で構成されている。
第１図において、Ｓはセンスアンプであり、１および２
は相補なる第１および第２のビット線、３および３１は
本発明における特徴的なメモリセル、さらにＷｌおよび
Ｗ、はワード線である。
は相補なる第１および第２のビット線、３および３１は
本発明における特徴的なメモリセル、さらにＷｌおよび
Ｗ、はワード線である。
４および４′は蓄積容量であり、その一端はそれぞれ所
望のメモリセルを選択するための第１の選択手段を構成
するトランスファゲート５あるいは５′のソースドレイ
ン路を介して相補なるビット線の第１のビット線１に接
続され、他端は所望のメモリセルを選択するための第２
の選択手段を構成するトランスファゲート６あるいは６
′を介して相補なるビット線の第２のビット２に接続さ
れる。
望のメモリセルを選択するための第１の選択手段を構成
するトランスファゲート５あるいは５′のソースドレイ
ン路を介して相補なるビット線の第１のビット線１に接
続され、他端は所望のメモリセルを選択するための第２
の選択手段を構成するトランスファゲート６あるいは６
′を介して相補なるビット線の第２のビット２に接続さ
れる。
また上記トランスファゲート５および６のゲートはそれ
ぞれワード線Ｗｉに接続され、上記トランスファゲート
５′および６′のゲートはそれぞれワード線Ｗ、に接続
される。
ぞれワード線Ｗｉに接続され、上記トランスファゲート
５′および６′のゲートはそれぞれワード線Ｗ、に接続
される。
９および９′はそれぞれビット線１および２のビット線
容量である。
容量である。
ここで、メモリセル蓄積容量４および４′の蓄積容量値
をＣｓとし、ビット線容量９および９′の容量値をｃＢ
とする。
をＣｓとし、ビット線容量９および９′の容量値をｃＢ
とする。
次に、上記第１図に示したダイナミック型半導体記憶装
置の動作を第２図乃至第５図に示すタイミング図を参照
して説明する。
置の動作を第２図乃至第５図に示すタイミング図を参照
して説明する。
今、第１図に示す回路構成において、プリチャージ期間
（プリチャージ信号φＰが高電位の期間）にビット線１
および２は、あらがじめ電源電位（Ｖｃｃ）までプリチ
ャージされているものとする。
（プリチャージ信号φＰが高電位の期間）にビット線１
および２は、あらがじめ電源電位（Ｖｃｃ）までプリチ
ャージされているものとする。
また、ここでは便宜的にビット線１をＢ１ビット線２を
百として、Ｂ：高電位がっ■：低電位を論理゛１”に、
またＢ：低電位かつｌ：高電位を論理゛０”とし、メモ
リセル３が選択される場合について説明する。
百として、Ｂ：高電位がっ■：低電位を論理゛１”に、
またＢ：低電位かつｌ：高電位を論理゛０”とし、メモ
リセル３が選択される場合について説明する。
■ 論理″１”の書込み
本発明の一実施例における論理“ピの書込みの場合のタ
イミング図を第２図に示す。プリチャージ期間が終了し
、プリチャージ信号φＰが下降し、能動期間に入り、ワ
ード線ｗ１に電源電圧（Ｖｃｃ）以上の選択信号を与え
てメモリセル３を選択し、ビット線Ｂに電源電位（Ｖｃ
ｃ）、ビット線百に接地電位（ＧＮＤ）を与えることに
よって蓄積容量４の７−ド７は電源電位（Ｖｃｃ）に、
またノード８は接地電位（ＧＮＤ）になることで電荷が
蓄積される。
イミング図を第２図に示す。プリチャージ期間が終了し
、プリチャージ信号φＰが下降し、能動期間に入り、ワ
ード線ｗ１に電源電圧（Ｖｃｃ）以上の選択信号を与え
てメモリセル３を選択し、ビット線Ｂに電源電位（Ｖｃ
ｃ）、ビット線百に接地電位（ＧＮＤ）を与えることに
よって蓄積容量４の７−ド７は電源電位（Ｖｃｃ）に、
またノード８は接地電位（ＧＮＤ）になることで電荷が
蓄積される。
能動期間が終了しワード線Ｗ１の電位が接地電位（ＧＮ
Ｄ）まで下降し、トランス７アゲート５および６が遮断
されると共に、ビット線Ｂおよびｌは電源電位（Ｖｃｃ
）までプリチャージされるが、ノード７および８はビッ
ト線Ｂおよび■と切離されているので各々の電位は変化
せず、４に蓄積された電荷は保持される。
Ｄ）まで下降し、トランス７アゲート５および６が遮断
されると共に、ビット線Ｂおよびｌは電源電位（Ｖｃｃ
）までプリチャージされるが、ノード７および８はビッ
ト線Ｂおよび■と切離されているので各々の電位は変化
せず、４に蓄積された電荷は保持される。
■ 論理″０”の書き込み
本発明の一実施例における論理“０”の書き込みの場合
のタイミング図を第３図に示す。
のタイミング図を第３図に示す。
論理″１”の書き込みと同様にメモリセル３を選択し、
ビット線Ｂに接地電位（ＧＮＤ） 、ビット線百に電源
電位（Ｖｃｃ）を与えることによって蓄積容量−４のノ
ード７は接地電位（ＧＮＤ）に、またノード８は電源電
位（Ｖｃｃ）になることで電荷が蓄積される。
ビット線Ｂに接地電位（ＧＮＤ） 、ビット線百に電源
電位（Ｖｃｃ）を与えることによって蓄積容量−４のノ
ード７は接地電位（ＧＮＤ）に、またノード８は電源電
位（Ｖｃｃ）になることで電荷が蓄積される。
能動期間終了後は論理−”の書き込みと全く同様に、蓄
積容量４に蓄積された電荷は保持される。
積容量４に蓄積された電荷は保持される。
■ 論理″１″の読み出し
本発明の一実施例における論理“ビの読み出しの場合の
タイミング図を第４図に示す。
タイミング図を第４図に示す。
プリチャージ信号φＰが下降し能動期間に入ると、電源
電位（Ｖｃｃ）にプリチャージされたビット線Ｂおよび
百は電源から切離されてフローティング状態になる。時
刻ｔ１にワード線Ｗｉに電源電圧（Ｖｃｃ）以上の選択
信号を与えてメモリセル３を選択する。この場合は、メ
モリセル３のノード８にはあらかじめ接地電位（ＧＮＤ
）が与えられていたためにビット線百の電位ＶＢ２は電
源電圧（Ｖｃｃ）以下の電位となり、またビット線Ｂの
電位ＶＢＩは電源電圧（Ｖｃｃ）以上の電位となる。
電位（Ｖｃｃ）にプリチャージされたビット線Ｂおよび
百は電源から切離されてフローティング状態になる。時
刻ｔ１にワード線Ｗｉに電源電圧（Ｖｃｃ）以上の選択
信号を与えてメモリセル３を選択する。この場合は、メ
モリセル３のノード８にはあらかじめ接地電位（ＧＮＤ
）が与えられていたためにビット線百の電位ＶＢ２は電
源電圧（Ｖｃｃ）以下の電位となり、またビット線Ｂの
電位ＶＢＩは電源電圧（Ｖｃｃ）以上の電位となる。
ここでビット線Ｂおよび百の電位ＶＢＩおよびＶＢ２は
それぞれ、 となる。
それぞれ、 となる。
従って、センスアンプＳに入力される差動信号電圧ΔＶ
は、 になる。
は、 になる。
次に時刻ｔ２でセンスアンプＳを活性化し、所望の電圧
まで上記差動信号を増幅すると共に、蓄積容量４への再
書き込みを行なう。
まで上記差動信号を増幅すると共に、蓄積容量４への再
書き込みを行なう。
■ 論理”Ｏ”の読み出し
論理“０″の読み出しの場合のタイミング図を第５図に
示す。
示す。
論理゛′１′′の読み出しと同様にメモリセル３を選択
する。
する。
この場合はメモリセル３のノード７は接地電位（ＧＮＤ
）が与えられていたためにビット線Ｂの電位ＶＢＩは電
源電圧（Ｖｃｃ）以下の電位となり、またビット線百の
電位ＶＢ２は電源電圧（Ｖｃｃ）以上の電位となる。
）が与えられていたためにビット線Ｂの電位ＶＢＩは電
源電圧（Ｖｃｃ）以下の電位となり、またビット線百の
電位ＶＢ２は電源電圧（Ｖｃｃ）以上の電位となる。
ここでビット線Ｂおよび百の電位ＶＢＩおよびＶＢ２は
、それぞれ である。
、それぞれ である。
従って、センスアンプＳに入力される差動信号電圧ΔＶ
は、 になる。
は、 になる。
この値は論理″１″の読み出しと同様である。
次にセンスアンプＳを活性化して■の場合と同様にして
増幅を行なう。
増幅を行なう。
ここで（式２）および（式３）と従来例の（式１）を比
較すると、明らかに本発明による回路例における差動信
号電圧が大きいことがわかる。
較すると、明らかに本発明による回路例における差動信
号電圧が大きいことがわかる。
第６図は従来回路と本発明による実施例との差動信号電
圧の特性を示す図である。
圧の特性を示す図である。
第６図において特性ｌＯは（弐３）による本発明の実施
例における特性であり、特性１１は（式ｌ）による従来
回路の特性である。
例における特性であり、特性１１は（式ｌ）による従来
回路の特性である。
本発明の実施例によれば、ＣＢ／Ｃ５の実用的な範囲（
ＣＢ／Ｃ８−５〜１５）において従来方式に比べ３倍か
ら４倍近い差動信号電圧が得られる。
ＣＢ／Ｃ８−５〜１５）において従来方式に比べ３倍か
ら４倍近い差動信号電圧が得られる。
本発明の実施例によれば、上述のように同一の蓄積容量
のメモリセルを用いて従来方式に比べ非常に大きな差動
信号電圧が得られることになり、また従来と同一の差動
信号電圧を得る場合では、メモリセルの蓄積容量を従来
方式に比べ非常に小さくすることができ、従ってメモリ
セル面積を小さくすることが出来る。さらにダミーセル
を用いないため、ダミーセルとメモリセルの容量比を考
慮する必要かなく、またメモリアレイの減少、周辺回路
の簡単化が可能なことから、動作余裕が大キく、且つ大
規模なグイナミソクメモリ素子の実現に大きく寄与する
ことになる。
のメモリセルを用いて従来方式に比べ非常に大きな差動
信号電圧が得られることになり、また従来と同一の差動
信号電圧を得る場合では、メモリセルの蓄積容量を従来
方式に比べ非常に小さくすることができ、従ってメモリ
セル面積を小さくすることが出来る。さらにダミーセル
を用いないため、ダミーセルとメモリセルの容量比を考
慮する必要かなく、またメモリアレイの減少、周辺回路
の簡単化が可能なことから、動作余裕が大キく、且つ大
規模なグイナミソクメモリ素子の実現に大きく寄与する
ことになる。
また説明を簡単にするために、上記した実施例の説明に
おいて相補なるビット線の容量を同一として説明したが
、このことが本発明に制限を与えるものではない。
おいて相補なるビット線の容量を同一として説明したが
、このことが本発明に制限を与えるものではない。
この点に関し本発明の特長を更に明確にするため、相補
なるビット線１および２の容量をそれぞれＣＢＩおよび
ＣＢ２とし、ＣＢ１＋ＣＢ２二２ＣＢなる条件のもとて
センスアンプＳに入力される差動信号電圧を求めた場合
のビット線容量比に対する差動信号電圧の特性を第７図
に示す。
なるビット線１および２の容量をそれぞれＣＢＩおよび
ＣＢ２とし、ＣＢ１＋ＣＢ２二２ＣＢなる条件のもとて
センスアンプＳに入力される差動信号電圧を求めた場合
のビット線容量比に対する差動信号電圧の特性を第７図
に示す。
第７図ではＣＢ／Ｃ３＝ＩＯとした場合における本発明
による実施例の差動信号電圧と相補なるビット線の容量
比の関係を示している。
による実施例の差動信号電圧と相補なるビット線の容量
比の関係を示している。
ここでこの第７図に示すグラフからも明らかなように、
本発明の実施例によれば、相補なるビット線ｌおよび２
の容量ＣＢＩおよびＣＢ２の和が一定であれば、ＣＢ１
とＣＢ２との差が大きくなる程、上記差動信号電圧が増
加することから、本発明による効果を最大限に利用する
には、出来る限り一方のビット線の容量を小さくするこ
とであり、それによってより大きな差動信号電圧が得ら
れることになる。このことは本発明の実施例における非
常に大きな効果であって、従来方式のように相補なるビ
ット線の負荷容量を同一にしなければならないという制
限を全く排除するものであり、パターン設計上の自由度
が非常に大きくなる。
本発明の実施例によれば、相補なるビット線ｌおよび２
の容量ＣＢＩおよびＣＢ２の和が一定であれば、ＣＢ１
とＣＢ２との差が大きくなる程、上記差動信号電圧が増
加することから、本発明による効果を最大限に利用する
には、出来る限り一方のビット線の容量を小さくするこ
とであり、それによってより大きな差動信号電圧が得ら
れることになる。このことは本発明の実施例における非
常に大きな効果であって、従来方式のように相補なるビ
ット線の負荷容量を同一にしなければならないという制
限を全く排除するものであり、パターン設計上の自由度
が非常に大きくなる。
尚、本発明を説明するために、上記実施例ではＮチャネ
ルＭＯ５回路を用いたが、本発明は、その素子を実現す
るための製造プロセスを限定するものではなく、Ｐチャ
ネルＭＯＳプロセス、ＣＭＯＳプロセス、ＳＯＩプロセ
ス、バイポーラプロセス等に適用することができる。
ルＭＯ５回路を用いたが、本発明は、その素子を実現す
るための製造プロセスを限定するものではなく、Ｐチャ
ネルＭＯＳプロセス、ＣＭＯＳプロセス、ＳＯＩプロセ
ス、バイポーラプロセス等に適用することができる。
〈発明の効果〉
以上の如く本発明によれば、従来と同一の蓄積容量を用
いた場合にはダイナミック型半導体記憶装置のセンスア
ンプに入力される差動電圧を従来のものに比較して非常
に大きくすることが出来、また従来のものと同一の差動
電圧を得るには、蓄積容量を非常に小さく構成すること
が出来る。更に本発明においてはダイナミック型半導体
記憶装置の相補なるビット線の負荷容量バランスに対す
る神経質な考慮が不要となり、パターン設計の自由度が
増大すると共に、ダミーセルを用いる必要がないため、
ダミーセルとメモリセルの容量比を考慮する必要がなく
、シたがってメモリアレイの減少および周辺回路の簡単
化が可能となる。また、昨今の微細加工技術の進歩によ
って、メモリセルを構成する蓄積容量部具外の素子は、
蓄積容量部と比較して十分に小型化することが出来るた
め、本発明によるメモリセル構成は大規模メモリ素子の
メモリセルとして非常に優れた特性を有するものであり
、従って本発明は大規模グイナミソクメモリ素子の実現
に大きく寄与することが出来るものである。
いた場合にはダイナミック型半導体記憶装置のセンスア
ンプに入力される差動電圧を従来のものに比較して非常
に大きくすることが出来、また従来のものと同一の差動
電圧を得るには、蓄積容量を非常に小さく構成すること
が出来る。更に本発明においてはダイナミック型半導体
記憶装置の相補なるビット線の負荷容量バランスに対す
る神経質な考慮が不要となり、パターン設計の自由度が
増大すると共に、ダミーセルを用いる必要がないため、
ダミーセルとメモリセルの容量比を考慮する必要がなく
、シたがってメモリアレイの減少および周辺回路の簡単
化が可能となる。また、昨今の微細加工技術の進歩によ
って、メモリセルを構成する蓄積容量部具外の素子は、
蓄積容量部と比較して十分に小型化することが出来るた
め、本発明によるメモリセル構成は大規模メモリ素子の
メモリセルとして非常に優れた特性を有するものであり
、従って本発明は大規模グイナミソクメモリ素子の実現
に大きく寄与することが出来るものである。
第１図は本発明の一実施例装置の構成を示す回路図、第
２図乃至第５図はそれぞれ本発明にょる一実施例装置に
おける動作を説明するためのタイミング図、第６図は本
発明にょる一実施例と従来方式のセンスアンプに入力さ
れる差動信号電圧特性の相違を示すグラフ、第７図は本
発明による一実施例において、相補なるビット線間の読
み出し時における差動信号電圧と、相補なるビット線の
負荷容量比との関係を示すグラフ、第８図は従来方式に
おけるダイナミックメモリ素子の構成を示す回路図、第
９図および第１Ｏ図はそれぞれ従来方式におけるダイナ
ミックメモリ素子の動作を説明するためのタイミング図
である。 Ｓ・・・センスアンプ、Ｗｉ、Ｗｊ・・・ワード線、φ
Ｐ・・・プリチャージ信号、Ｃ８・・メモリセル内蓄積
容量値、ＣＢ、ＣＢＩＩＣＢ２・・・ビット線容量値、
Ｉ、Ｂ・第１のビット線、２．Ｂ・・・第２のビット線
、３．３′・・・メモリセル、４．４’・・・メモリセ
ル内蓄積容量、５．５′・・・メモリ七ル内トランスフ
ァゲート（第１の選択手段）、６，６′・・・メモリセ
ル内トランスフｙゲート（第２の選択手段）。 代理人 弁理士 福 士 愛 彦（他２名）Ｗｉ
Ｗｊ 第１図
２図乃至第５図はそれぞれ本発明にょる一実施例装置に
おける動作を説明するためのタイミング図、第６図は本
発明にょる一実施例と従来方式のセンスアンプに入力さ
れる差動信号電圧特性の相違を示すグラフ、第７図は本
発明による一実施例において、相補なるビット線間の読
み出し時における差動信号電圧と、相補なるビット線の
負荷容量比との関係を示すグラフ、第８図は従来方式に
おけるダイナミックメモリ素子の構成を示す回路図、第
９図および第１Ｏ図はそれぞれ従来方式におけるダイナ
ミックメモリ素子の動作を説明するためのタイミング図
である。 Ｓ・・・センスアンプ、Ｗｉ、Ｗｊ・・・ワード線、φ
Ｐ・・・プリチャージ信号、Ｃ８・・メモリセル内蓄積
容量値、ＣＢ、ＣＢＩＩＣＢ２・・・ビット線容量値、
Ｉ、Ｂ・第１のビット線、２．Ｂ・・・第２のビット線
、３．３′・・・メモリセル、４．４’・・・メモリセ
ル内蓄積容量、５．５′・・・メモリ七ル内トランスフ
ァゲート（第１の選択手段）、６，６′・・・メモリセ
ル内トランスフｙゲート（第２の選択手段）。 代理人 弁理士 福 士 愛 彦（他２名）Ｗｉ
Ｗｊ 第１図
Claims (1)
- 【特許請求の範囲】 １、情報の入出力に供する相補なる第１及び第２のビッ
ト線と、情報を記憶する蓄積容量手段と、該蓄積容量手
段を指定する第１及び第２の選択手段とを備え、前記相
補なるビット線の第１のビット線に前記第１の選択手段
を介して前記蓄積容量手段の一端を接続し、該蓄積容量
手段の他端を前記第２の選択手段を介して前記相補なる
ビット線の第２のビット線に接続してなるメモリセル構
造を有してなることを特徴とするダイナミック型半導体
記憶装置。 ２、前記の相補なるビット線の第１のビット線の負荷容
量と第２のビット線の負荷容量との配分に差を設けて、
あるいは差を設けることを許容して前記相補なる第１及
び第２のビット線を配設せしるように成したことを特徴
とする特許請求の範囲第１項記載のダイナミック型半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136110A JPS6116099A (ja) | 1984-06-29 | 1984-06-29 | ダイナミック型半導体記憶装置 |
| US07/154,442 US5329479A (en) | 1984-06-29 | 1988-02-08 | Dynamic semiconductor memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136110A JPS6116099A (ja) | 1984-06-29 | 1984-06-29 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116099A true JPS6116099A (ja) | 1986-01-24 |
| JPH0414436B2 JPH0414436B2 (ja) | 1992-03-12 |
Family
ID=15167523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136110A Granted JPS6116099A (ja) | 1984-06-29 | 1984-06-29 | ダイナミック型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329479A (ja) |
| JP (1) | JPS6116099A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275096A (ja) * | 1987-05-06 | 1988-11-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02168492A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ダイナミックｒａｍのメモリセル |
| JPH0316094A (ja) * | 1988-12-29 | 1991-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198151B1 (en) | 1997-10-24 | 2001-03-06 | Nippon Steel Semiconductor Corp. | Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same |
| JPH11232868A (ja) * | 1998-02-10 | 1999-08-27 | Nippon Foundry Inc | 半導体記憶集積回路 |
| DE19837407A1 (de) * | 1998-08-18 | 1999-10-21 | Siemens Ag | Dynamischer Speicher |
| US7408218B2 (en) * | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
| US6888187B2 (en) * | 2002-08-26 | 2005-05-03 | International Business Machines Corporation | DRAM cell with enhanced SER immunity |
| US7164595B1 (en) * | 2005-08-25 | 2007-01-16 | Micron Technology, Inc. | Device and method for using dynamic cell plate sensing in a DRAM memory cell |
| US7375999B2 (en) * | 2005-09-29 | 2008-05-20 | Infineon Technologies Ag | Low equalized sense-amp for twin cell DRAMs |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154314A (en) * | 1976-06-17 | 1977-12-22 | Ibm | Twooelement memory cell |
| JPS60164989A (ja) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5512576A (en) * | 1978-07-12 | 1980-01-29 | Nec Corp | Integrated memory cell |
| JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
| US4715015A (en) * | 1984-06-01 | 1987-12-22 | Sharp Kabushiki Kaisha | Dynamic semiconductor memory with improved sense signal |
-
1984
- 1984-06-29 JP JP59136110A patent/JPS6116099A/ja active Granted
-
1988
- 1988-02-08 US US07/154,442 patent/US5329479A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154314A (en) * | 1976-06-17 | 1977-12-22 | Ibm | Twooelement memory cell |
| JPS60164989A (ja) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275096A (ja) * | 1987-05-06 | 1988-11-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02168492A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | ダイナミックｒａｍのメモリセル |
| JPH0316094A (ja) * | 1988-12-29 | 1991-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JP2622179B2 (ja) * | 1988-12-29 | 1997-06-18 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414436B2 (ja) | 1992-03-12 |
| US5329479A (en) | 1994-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |