JPS60239993A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPS60239993A JPS60239993A JP59095425A JP9542584A JPS60239993A JP S60239993 A JPS60239993 A JP S60239993A JP 59095425 A JP59095425 A JP 59095425A JP 9542584 A JP9542584 A JP 9542584A JP S60239993 A JPS60239993 A JP S60239993A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明はダイナミック型半導体記憶装置の改良に関し、
更に詳細には新規なメモリセル構成を有するダイナミッ
ク型半導体記憶装置に関するものである。
更に詳細には新規なメモリセル構成を有するダイナミッ
ク型半導体記憶装置に関するものである。
〈発明の技術的背景とその問題点〉
従来のダイナミックメモリ素子のメモリセル構成にあっ
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
ては情報の入出力に供する相補なるビット線の負荷容量
の製造上のばらつき等により動作マージンが悪化する等
の問題点があった。
即ち、従来から用いられているＮチャネルＭＯＳダイナ
ミックメモリ素子の回路は例えば第１３図に示すように
構成されている。
ミックメモリ素子の回路は例えば第１３図に示すように
構成されている。
第１３図において、Ｓはセンスアゾプでアリ、１及び２
は相補なるビット線である。また３及び３′はメモリセ
ルであり、４及び４′はダミーセルである。Ｗ、及びＷ
ｊはワード線でありＷＤＯ及びＷＤｌはダミーワード線
、φ、けプリチャージ信号である。
は相補なるビット線である。また３及び３′はメモリセ
ルであり、４及び４′はダミーセルである。Ｗ、及びＷ
ｊはワード線でありＷＤＯ及びＷＤｌはダミーワード線
、φ、けプリチャージ信号である。
５及び５′は蓄積容量であり、６及び６′は所望の蓄積
容量５及び５′ヲ選択しビット線１及び２に電気的に接
続するためのトランスファゲートである。
容量５及び５′ヲ選択しビット線１及び２に電気的に接
続するためのトランスファゲートである。
ここで５及び５′の容量値をｃ８とする。
７及び７′はダミー蓄積容量であり、その容量値をＣＤ
とする。
とする。
８及び８′はダミー蓄積容量７及び７′ヲ選択的にビッ
ト線】及び２に接続するためのトランスファゲートであ
シ、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′ヲ初期化するためのゲートである。
ト線】及び２に接続するためのトランスファゲートであ
シ、９及び９′はプリチャージ期間にダミー蓄積容量７
及び７′ヲ初期化するためのゲートである。
１０及び１０′はビット線容量であり、その容量値をＣ
Ｂ とする。
Ｂ とする。
第１４図及び第１５図は第１３図の動作を説明するため
のタイミング図であり、第１４図はメモリセルよシ低電
位（論理“０”）ｋ読み出す場合であり、第１５図はメ
モリセルより高電位（論理“１”）’に読み出す場合を
示している。
のタイミング図であり、第１４図はメモリセルよシ低電
位（論理“０”）ｋ読み出す場合であり、第１５図はメ
モリセルより高電位（論理“１”）’に読み出す場合を
示している。
第１３図において、ビット線１側のメモリセルが選択さ
れた場合にはビット線２側のダミーセル４′が選択され
、またビット線２側のメモリセルが選択された場合には
ビット線１側のダミーセル４が選択される。
れた場合にはビット線２側のダミーセル４′が選択され
、またビット線２側のメモリセルが選択された場合には
ビット線１側のダミーセル４が選択される。
ここではワード線Ｗ、及びダミーワード線ＷＤ。
が高電位になりメモリセル３及びダミーセル４′が選択
される場合について説明する。
される場合について説明する。
ここでワード線Ｗ１ 及びダミーワード線ＷＤｏには電
源電圧（Ｖｃ ｃ ）以上に昇圧された電圧が印加され
るものとする。またプリチャージ信号φ、が高電位であ
るプリチャージ期間において、ビット線および２は電源
電圧（Ｖｃｃ）までプリチャージされているものとする
。
源電圧（Ｖｃ ｃ ）以上に昇圧された電圧が印加され
るものとする。またプリチャージ信号φ、が高電位であ
るプリチャージ期間において、ビット線および２は電源
電圧（Ｖｃｃ）までプリチャージされているものとする
。
■メモリセル３の蓄積容量５に接地電位（ＧＮＤ ）が
記憶されている場合 プリチャージ信号φ２が低電位に下降し能動期間に入り
、時刻ｔ１にワード線信号が入力されるとビット線１側
の電位”１３１は・ となる。
記憶されている場合 プリチャージ信号φ２が低電位に下降し能動期間に入り
、時刻ｔ１にワード線信号が入力されるとビット線１側
の電位”１３１は・ となる。
一方、ダミーセル側のビット線２の電位ｖＢ２は、とな
る。
る。
従ってセンスアンプＳに入力される差動電位Δ■１は、
となる。
■メモリセル３の蓄積容量５に電源電位（Ｖｃｃ）が記
憶されている場合 この場合にはビット線１側の電位ＶＢ□は変化せず、 ＶＢ１＝Ｖｃｃ である。
憶されている場合 この場合にはビット線１側の電位ＶＢ□は変化せず、 ＶＢ１＝Ｖｃｃ である。
一方、ダミーセル側のビット線２の電位”Ｂ２は■七同
様に、 となる。
様に、 となる。
従ってセンスアンプＳに入力される差動電位ΔＶ２は、
となる。
ここで上記■及び■のいずれの場合においてもセンスア
ンプＳに入力される差動電位が同じに“なるようにダミ
ーセルの蓄積容量値ＣＤを決定したとすると、センスア
ンプに入力される差動電位は、になる。
ンプＳに入力される差動電位が同じに“なるようにダミ
ーセルの蓄積容量値ＣＤを決定したとすると、センスア
ンプに入力される差動電位は、になる。
上記差動電位は時刻ｔ２以降に′センスアンプＳが活性
化されることによシ所望の値まで増幅される０ このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線ｌ及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。
化されることによシ所望の値まで増幅される０ このような従来の方式においてはビット線１及び２の負
荷容量バランスが非常に重要であるが、製造上のばらつ
き等によりビット線ｌ及び２の容量バランスを保つのが
困難であり動作マージンが悪化する等の欠点があった。
また昨今の微細加工技術の進歩により大規模メモリ素子
を笑現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル円の蓄積容量はま
すます減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという問題が生じて
きた。
を笑現する試みがなされているが、必然的にメモリセル
面積が小さくなり、従ってメモリセル円の蓄積容量はま
すます減少する傾向にあり、センスアンプを駆動するの
に必要な差動電圧が得られなくなるという問題が生じて
きた。
〈発明の目的及び構成〉
本発明は上記諸点に鑑みてなされたものであり、本発明
１浪 、従来と同 一の蓄積容量を用いた場合にでもセンスアンプに入力さ
れる差動電圧を従来方式に較べ非常に大きくすることが
でき、或いに従来方式と同一の差動電圧を得るにはメモ
リセルを非常に小さく構成することができ、また相補な
るビット線の負荷容量バランスに対して従来方式はど神
経質に設計を行なう必要がなく、従って大規模メモリ素
子のメモリセルとして非常に勝れた特性を有するダイナ
ミック型半導体記憶装置を提供することを目的とするも
のであシ、この目的を達成するため、本発明のダイナミ
ック型半導体記憶装置に、情報の入出力に供する相補な
るビット線と、情報を記憶する蓄積容量手段と、前記の
蓄積容量手段を指定する選択手段とを備え、前記の情報
の入出力に供する相補なるビット線の一端に前記の情報
を記憶する蓄積容量手段の一端を接続し、前記の蓄積容
量手段の他端を前記の選択手段を介して前記の相補なる
ビット線の他端に接続してなるメモリセル構成を有して
成るように構成されている。
１浪 、従来と同 一の蓄積容量を用いた場合にでもセンスアンプに入力さ
れる差動電圧を従来方式に較べ非常に大きくすることが
でき、或いに従来方式と同一の差動電圧を得るにはメモ
リセルを非常に小さく構成することができ、また相補な
るビット線の負荷容量バランスに対して従来方式はど神
経質に設計を行なう必要がなく、従って大規模メモリ素
子のメモリセルとして非常に勝れた特性を有するダイナ
ミック型半導体記憶装置を提供することを目的とするも
のであシ、この目的を達成するため、本発明のダイナミ
ック型半導体記憶装置に、情報の入出力に供する相補な
るビット線と、情報を記憶する蓄積容量手段と、前記の
蓄積容量手段を指定する選択手段とを備え、前記の情報
の入出力に供する相補なるビット線の一端に前記の情報
を記憶する蓄積容量手段の一端を接続し、前記の蓄積容
量手段の他端を前記の選択手段を介して前記の相補なる
ビット線の他端に接続してなるメモリセル構成を有して
成るように構成されている。
〈発明の芙施例〉
以下、図面を参照して詳細に説明する。
第１図は本発明によるダイナミック型半導体記憶装置の
一実施例でありＮチャネルＭＯ８回路で構成されている
。
一実施例でありＮチャネルＭＯ８回路で構成されている
。
第１図において、Ｓはセンスアンプ、１及ヒ２は前述の
第１３図と同様の相補なるビット線であり、１１及び１
１′ハ本発明によるメモリセルである０ １２及び１２′は蓄積容量であり、その一端は相補なる
ビット線ｌあるいは２に接続され、他端は所望ツメモリ
セルを選択するトランスファゲート１３あるいは］３′
のソースドレイン路ヲ介して相補なるビット線の反対側
のビット線２あるいは１に接続される。
第１３図と同様の相補なるビット線であり、１１及び１
１′ハ本発明によるメモリセルである０ １２及び１２′は蓄積容量であり、その一端は相補なる
ビット線ｌあるいは２に接続され、他端は所望ツメモリ
セルを選択するトランスファゲート１３あるいは］３′
のソースドレイン路ヲ介して相補なるビット線の反対側
のビット線２あるいは１に接続される。
また上記トランスファゲート１３のデー＋４ｔワード線
Ｗｉ に接続され、上記トランスファゲート１３′のゲ
ートはワード線町に接続される。
Ｗｉ に接続され、上記トランスファゲート１３′のゲ
ートはワード線町に接続される。
１０及び１０′は前述の第１３図と同様のビット線容量
である。
である。
ここでメモリセルの蓄積容量１２及び１２′の蓄積容量
値ヲＣ８、ビット線容量１０及び１０′の容量値をＣＢ
とする。
値ヲＣ８、ビット線容量１０及び１０′の容量値をＣＢ
とする。
第２図乃至第５図はそれぞれ上記第１図に示した回路の
動作を説明するためのタイミング図である０ 第１図において、プリチャージ期間（プリチャージ信号
φ、が高電位の期間）にビット線１及び２は、あらかじ
め電源電位（Ｖｃｃ）までプリチャージされているもの
とする。ここでは便宜的にビット線＋ｉＢ、ビット線２
をＢとしてＢ：高電位かつＢ：低電位を論理“１”に、
またＢ：低電位、Ｂ：高電位を論理“０″とし、メモリ
セル１１が選択される場合について説明する。
動作を説明するためのタイミング図である０ 第１図において、プリチャージ期間（プリチャージ信号
φ、が高電位の期間）にビット線１及び２は、あらかじ
め電源電位（Ｖｃｃ）までプリチャージされているもの
とする。ここでは便宜的にビット線＋ｉＢ、ビット線２
をＢとしてＢ：高電位かつＢ：低電位を論理“１”に、
またＢ：低電位、Ｂ：高電位を論理“０″とし、メモリ
セル１１が選択される場合について説明する。
（１）論理“１″の書き込み（第２図参照）プリチャー
ジ信号φ、が下降し能動期間に入り、ワード線Ｗｉ に
電源電圧（Ｖｃｃ）以上の選択信号を与えてメモリセル
１１を選択し、ビット線Ｂに電源電位（Ｖｃｃ）、ビッ
ト線Ｂに接地電位（ＧＮＤ ）を与えることによって蓄
積容量Ｉ２のノード１４は電源電位（Ｖｃｃ）に、また
蓄積容量１２のビット線Ｂ側は接地電位（ＧＮＤ）にな
ることで電荷が蓄積される。
ジ信号φ、が下降し能動期間に入り、ワード線Ｗｉ に
電源電圧（Ｖｃｃ）以上の選択信号を与えてメモリセル
１１を選択し、ビット線Ｂに電源電位（Ｖｃｃ）、ビッ
ト線Ｂに接地電位（ＧＮＤ ）を与えることによって蓄
積容量Ｉ２のノード１４は電源電位（Ｖｃｃ）に、また
蓄積容量１２のビット線Ｂ側は接地電位（ＧＮＤ）にな
ることで電荷が蓄積される。
能動期間が終了しワード線Ｗ、が負電位（−Ｖｃｃ）ま
で下降し、トランスファゲート１３が遮断されると共に
、ビット線Ｂ及びＢが電源電位（Ｖｃｃ）までプリチャ
ージされると、それに伴ないノード１４は２Ｖｃｃ近く
まで上昇し１２に蓄積された電荷は保持される。
で下降し、トランスファゲート１３が遮断されると共に
、ビット線Ｂ及びＢが電源電位（Ｖｃｃ）までプリチャ
ージされると、それに伴ないノード１４は２Ｖｃｃ近く
まで上昇し１２に蓄積された電荷は保持される。
（ＩＩ）論理“′０”の書き込み（第３図参照）論理“
ｌ”の書き込みと同様にメモリセルｌｌｉ選択し、ビッ
ト線Ｂに接地電位（ＧＮＤ）、ビット線Ｂに電源電位（
Ｖｃｃ）ｋ与えることによって蓄積容量１２のノード１
４は接地電位（ＧＮＤ）に、また蓄積容量１２のビット
線Ｂ側は電源電位（Ｖｃｃ）、、＜、ｙ ルコとで電荷
が蓄積される。
ｌ”の書き込みと同様にメモリセルｌｌｉ選択し、ビッ
ト線Ｂに接地電位（ＧＮＤ）、ビット線Ｂに電源電位（
Ｖｃｃ）ｋ与えることによって蓄積容量１２のノード１
４は接地電位（ＧＮＤ）に、また蓄積容量１２のビット
線Ｂ側は電源電位（Ｖｃｃ）、、＜、ｙ ルコとで電荷
が蓄積される。
能動期間が終了するおワード線Ｗ１か負電位（−Ｖｃｃ
） ′ｆ：、で下降し、トランスファゲート１３が遮断
されると共に、ビット線Ｂ及びＢが電源電位（Ｖｃｃ）
までプリチャージされるが、ノード１４は接地電位（Ｇ
ＮＤ）’ｉ保持する。
） ′ｆ：、で下降し、トランスファゲート１３が遮断
されると共に、ビット線Ｂ及びＢが電源電位（Ｖｃｃ）
までプリチャージされるが、ノード１４は接地電位（Ｇ
ＮＤ）’ｉ保持する。
（ｉ）論理７１１ Ｈの読み出しく第４図参照）プリチ
ャージ信号φ、が下降し能動期間に入ると、電源電位（
Ｖｃｃ）にプリチャージされたビット線Ｂ及びＢは電源
から切り放されてフローティング状態になる。時刻ｔ１
にワード線Ｗｉに電源電圧（Ｖｃｃ）以上の選択信号を
与えてメモリセル１１を選択する。この場合には、メモ
リセル１１のノード１４けあらかじめ２Ｖｃ ｃに充電
されていたために、ビット線Ｂの電位ＶＢＩは電源電圧
（Ｖｃｃ）以上の電位になり、またビット線Ｂの電位Ｖ
Ｂ２は電源電圧（Ｖｃｃ）以下の電位となる。ここでＶ
Ｂｌ及びＶＢ２は、 で表わされる。
ャージ信号φ、が下降し能動期間に入ると、電源電位（
Ｖｃｃ）にプリチャージされたビット線Ｂ及びＢは電源
から切り放されてフローティング状態になる。時刻ｔ１
にワード線Ｗｉに電源電圧（Ｖｃｃ）以上の選択信号を
与えてメモリセル１１を選択する。この場合には、メモ
リセル１１のノード１４けあらかじめ２Ｖｃ ｃに充電
されていたために、ビット線Ｂの電位ＶＢＩは電源電圧
（Ｖｃｃ）以上の電位になり、またビット線Ｂの電位Ｖ
Ｂ２は電源電圧（Ｖｃｃ）以下の電位となる。ここでＶ
Ｂｌ及びＶＢ２は、 で表わされる。
従って、センスアンプＳに入力される差動信号電圧ΔＶ
は、 になる。
は、 になる。
次に時刻ｔ２でセンスアンプＳを活性化し、所望の電圧
まで上記差動信号を増幅するとともに、蓄積容量１２へ
の再書込みを行なう。
まで上記差動信号を増幅するとともに、蓄積容量１２へ
の再書込みを行なう。
（１■）論理１１０ Ｉ＋の読み出しく第４図参照）論
理“１”の読み出しと同様にメモリセル１１を選択する
。
理“１”の読み出しと同様にメモリセル１１を選択する
。
この場合はメモリセル１１のノード１４１ｄ接地電位（
ＧＮＤ）’ｅ保持していたためにビット線Ｂの電位ｖＢ
ｌは電源電圧（Ｖｃｃ）以下の電位に下降し、ビット線
Ｂの電位ＶＢ２け電源電圧（Ｖｃｃ）以上に上昇する。
ＧＮＤ）’ｅ保持していたためにビット線Ｂの電位ｖＢ
ｌは電源電圧（Ｖｃｃ）以下の電位に下降し、ビット線
Ｂの電位ＶＢ２け電源電圧（Ｖｃｃ）以上に上昇する。
ここでＶＢｌ及びＶＢ２は、
で表わされる。
従って、センスアンプＳに入力される差動信号電圧ΔＶ
は、 になる。
は、 になる。
この値は論理゛１″の読み出しと同様である。
次にセンスアンプＳを活性化してＱｌｉｌと同様な増幅
を行なう。
を行なう。
ここで（式２）及び（弐３）と従来例の（式１）全比較
すると、明らかに本発明の実施例による回路例における
差動信号電圧が大きいことがわかる。
すると、明らかに本発明の実施例による回路例における
差動信号電圧が大きいことがわかる。
第６図に従来回路と本発明の実施例による差動信号電圧
の特性を示す。
の特性を示す。
第６図においてグラフ２０は（弐３）による本発明の実
施例における特性であり、グラフ２１ｉｄ（式１）によ
る従来回路の特性である。
施例における特性であり、グラフ２１ｉｄ（式１）によ
る従来回路の特性である。
この第６図からも明らかなように本発明の実施例によれ
ばＣＢ／Ｃ８比の実用的な範囲（ＣＢ／Ｃｓ−５〜１５
）において従来方式に比べ３倍から４倍近い差動信号電
圧が得られ、従って動作余裕の太きなダイナミックメモ
リ素子を実現することができる０ 上記第１図に示した本発明による一実施例においては、
従来方式に比べて４倍近い差動信号電圧を取シ出せると
いう大きな特長を持っているが、ワード線Ｗｉに電源電
圧（Ｖｃｃ）の２倍以上の振幅の電圧を供給することが
必要なこと、及び絶対値が電源電圧以上の負電位（−Ｖ
ｃｃ以下）をＬＳＩ基板に供給する必要があり、周辺回
路が従来方式に比べて若干複雑になる可能性がある。
ばＣＢ／Ｃ８比の実用的な範囲（ＣＢ／Ｃｓ−５〜１５
）において従来方式に比べ３倍から４倍近い差動信号電
圧が得られ、従って動作余裕の太きなダイナミックメモ
リ素子を実現することができる０ 上記第１図に示した本発明による一実施例においては、
従来方式に比べて４倍近い差動信号電圧を取シ出せると
いう大きな特長を持っているが、ワード線Ｗｉに電源電
圧（Ｖｃｃ）の２倍以上の振幅の電圧を供給することが
必要なこと、及び絶対値が電源電圧以上の負電位（−Ｖ
ｃｃ以下）をＬＳＩ基板に供給する必要があり、周辺回
路が従来方式に比べて若干複雑になる可能性がある。
そこで次に差動信号電圧は従来方式の２倍程度となるが
、周辺回路に関しては従来技術が適用できる変形実施例
について説明する。
、周辺回路に関しては従来技術が適用できる変形実施例
について説明する。
第７図は本発明による一変形実施例の構成を示す回路図
である。
である。
第７図において、Ｓはセンスアンプ、１及び２は相補な
るビット線であり、第１図と同様にビット線１をＢ、ビ
ット線２をＢとして、Ｂ：高電位かつＢ：低電位を論理
“１”に、またＢ：低電位かつＢ：高電位を論理“Ｏ”
とする。
るビット線であり、第１図と同様にビット線１をＢ、ビ
ット線２をＢとして、Ｂ：高電位かつＢ：低電位を論理
“１”に、またＢ：低電位かつＢ：高電位を論理“Ｏ”
とする。
２３及び２３′はメモリセルであり、ここではメモリセ
ル２３が選択される場合について説明する。
ル２３が選択される場合について説明する。
２９はダミー用ブースト容量であり、ダミー駆動信号φ
Ｄによってビット線１側をメモリセルからの読み出しに
先行してブーストするよう、ダミー用ブースト容量２９
の一端がビット線Ｂに接続され、他端にダミー駆動信号
φゎが供給される。
Ｄによってビット線１側をメモリセルからの読み出しに
先行してブーストするよう、ダミー用ブースト容量２９
の一端がビット線Ｂに接続され、他端にダミー駆動信号
φゎが供給される。
ダミー用ブースト容量２９の容量値ＣＤはメモリセル２
３の蓄積容量値ＣＳ とほぼ同程度の値に設定する。
３の蓄積容量値ＣＳ とほぼ同程度の値に設定する。
Ｗｌ およびＷｊはワード線であり、φ２．及びφＰ２
”ビット線プリチャージ信号、φＴ１及びφＴ２は一時
的にビット線とセンスアンプＳを電気的に切り放すため
の信号であり、φ８はセンスアンプ駆動信号である。
”ビット線プリチャージ信号、φＴ１及びφＴ２は一時
的にビット線とセンスアンプＳを電気的に切り放すため
の信号であり、φ８はセンスアンプ駆動信号である。
上記ビット線１の一端はゲートに信号１’ＴＩの印加さ
れるトランスファゲート用トランジスタ２７のソース・
ドレイン間を介してセンスアンプＳの一方の入力端３０
に接続され、他端はゲートに信号φ２、の印加されるト
ランジスタ２４のソース・ドレイン間を介して電源Ｖｃ
ｃに接続されており、またビット線２の一端はゲートに
信号φＴ２の印加されるトランスファゲート用トランジ
スタ２６のソース・ドレイン間及びゲートに信号φＴ１
の印加されるトランスファゲート用トランジスタ２７′
のソース・ドレイン間の直列接続体を介してセンスアン
プＳの他方の入力端３０′に接続され、他端はゲートに
信号φＰ２の印加されるトランジスタ２５のソース・ド
レイン間を介して電源ＶｃｃＫ接続されている。
れるトランスファゲート用トランジスタ２７のソース・
ドレイン間を介してセンスアンプＳの一方の入力端３０
に接続され、他端はゲートに信号φ２、の印加されるト
ランジスタ２４のソース・ドレイン間を介して電源Ｖｃ
ｃに接続されており、またビット線２の一端はゲートに
信号φＴ２の印加されるトランスファゲート用トランジ
スタ２６のソース・ドレイン間及びゲートに信号φＴ１
の印加されるトランスファゲート用トランジスタ２７′
のソース・ドレイン間の直列接続体を介してセンスアン
プＳの他方の入力端３０′に接続され、他端はゲートに
信号φＰ２の印加されるトランジスタ２５のソース・ド
レイン間を介して電源ＶｃｃＫ接続されている。
プリチャージ状態においてはプリチャージ信号φ、１及
びφＰ２が共に電源電圧（Ｖｃｃ）以上の電位が与えら
れており、ビット線ｌ及び２はトランジスタ２４及び２
５を介してそれぞれ電源電位（Ｖｃｃ）にプリチャージ
されている。 ７ （１）論理″１”の書き込み プリチャージ信号φ１．およびφＰ２が接地電位（ＧＮ
Ｄ）まで下降した能動期間において、図示されていない
書き込み回路によってビット線２及びビット線ｌを共に
電源電位（Ｖｃ ｃ ）に保ち、ワード線Ｗ、′ｆｆ：
電源電圧（Ｖｃｃ）以上まで上昇させるこトニより、メ
モリセル２３のノード３１に電源電位（Ｖｃ ｃ ）が
書き込まれる。
びφＰ２が共に電源電圧（Ｖｃｃ）以上の電位が与えら
れており、ビット線ｌ及び２はトランジスタ２４及び２
５を介してそれぞれ電源電位（Ｖｃｃ）にプリチャージ
されている。 ７ （１）論理″１”の書き込み プリチャージ信号φ１．およびφＰ２が接地電位（ＧＮ
Ｄ）まで下降した能動期間において、図示されていない
書き込み回路によってビット線２及びビット線ｌを共に
電源電位（Ｖｃ ｃ ）に保ち、ワード線Ｗ、′ｆｆ：
電源電圧（Ｖｃｃ）以上まで上昇させるこトニより、メ
モリセル２３のノード３１に電源電位（Ｖｃ ｃ ）が
書き込まれる。
（１１）論理“０″の書き込み
論理“１“１き込みと同様な能動期間において、図示さ
れていない書き込み回路によりビット線２を電源電位（
Ｖｃｃ）、ビット線１を接地電位（ＧＮＤ）に保ち、ワ
ード線Ｗｉ を電源電圧（Ｖｃｃ）以上まで上昇させる
ことにより、メモリセル２３のノード３１に接地電位（
ＧＮＤ）が書き込まれる。
れていない書き込み回路によりビット線２を電源電位（
Ｖｃｃ）、ビット線１を接地電位（ＧＮＤ）に保ち、ワ
ード線Ｗｉ を電源電圧（Ｖｃｃ）以上まで上昇させる
ことにより、メモリセル２３のノード３１に接地電位（
ＧＮＤ）が書き込まれる。
（１）論理“１″の読み出しく第８図参照）能動期間に
入りプリチャージ信号φＰ１及びφＰ２が接地電位（Ｇ
ＮＤ）に下降してトランジスタ２４及び２５がオフとな
ってビット線１及び２が電源から切り放されて７０−テ
ィング状態になった後に、ダミー駆動信号φ。を電源電
位（Ｖｃｃ）まで上昇させ、ダミー用ブースト容量２９
の容量結合により、ビット線１側の電位を電源電圧（Ｖ
ｃｃ）よりわずかに上昇させる。
入りプリチャージ信号φＰ１及びφＰ２が接地電位（Ｇ
ＮＤ）に下降してトランジスタ２４及び２５がオフとな
ってビット線１及び２が電源から切り放されて７０−テ
ィング状態になった後に、ダミー駆動信号φ。を電源電
位（Ｖｃｃ）まで上昇させ、ダミー用ブースト容量２９
の容量結合により、ビット線１側の電位を電源電圧（Ｖ
ｃｃ）よりわずかに上昇させる。
次にワード線Ｗ、に電源電圧（Ｖｃｃ）以上の選択信号
が入力されてトランスファゲート３２が導通し、ビット
線１及び２は蓄積容量３３によって容量的に結合される
が、メモリセル２３のノード３１にはあらかじめ電源電
位（Ｖｃ ｃ ）が保持されているため、ビット線１及
び２の電位はほとんど変化しない。
が入力されてトランスファゲート３２が導通し、ビット
線１及び２は蓄積容量３３によって容量的に結合される
が、メモリセル２３のノード３１にはあらかじめ電源電
位（Ｖｃ ｃ ）が保持されているため、ビット線１及
び２の電位はほとんど変化しない。
ここでは計算を単純化するためにＣＤ＝Ｃ８としてビッ
ト線１の電位ＶＢ１及びビット線２の電位ＶＢ２をめる
と、 となる。
ト線１の電位ＶＢ１及びビット線２の電位ＶＢ２をめる
と、 となる。
従ってセンスアンプの差動入力信号電圧ΔＷｔ、となる
。
。
上記差動入力信号がセンスアンプＳの入力端３０及び３
０′に入力された時点で信号φＴ１が接地電位（ＧＮＤ
）まで下降し、トランジスタ２７及び２７′のオフ動作
によってセンスアンプＳとビット線１゜２金切り放した
後に、センス駆動信号φ８が下降しノード３０及び３０
′の電位は所望の電圧まで増幅される。
０′に入力された時点で信号φＴ１が接地電位（ＧＮＤ
）まで下降し、トランジスタ２７及び２７′のオフ動作
によってセンスアンプＳとビット線１゜２金切り放した
後に、センス駆動信号φ８が下降しノード３０及び３０
′の電位は所望の電圧まで増幅される。
この段階でプリチャージ信号φＰ２”再び上昇させ、ビ
ット線２を電源電位（Ｖｃｃ）に固定する。
ット線２を電源電位（Ｖｃｃ）に固定する。
センスアンプＳによって増幅が終了した時点で、再び信
号φＴｌ”上昇させてトランジスタ２７をオンさせてビ
ット線１とセンスアンプを接続する。
号φＴｌ”上昇させてトランジスタ２７をオンさせてビ
ット線１とセンスアンプを接続する。
なお、メモリセル２３のノード８１１高電位を保持して
いるために再書き込みの必要はない。
いるために再書き込みの必要はない。
（１■）論理“０”の読み出しく第９図参照）ワードａ
Ｗ、に選択信号が入力されるまでの動作は論理″１”の
読み出しと同様である。
Ｗ、に選択信号が入力されるまでの動作は論理″１”の
読み出しと同様である。
論理“０”の読み出しの場合には、メモリセル２３のノ
ード３里にあらかじめ接地電位（ＧＮＤ）が保持されて
いるため、選択信号によりトランスファゲート３２が導
通ずるとビットａ１の電位は下降し、逆にビット線２の
電位は上昇する。
ード３里にあらかじめ接地電位（ＧＮＤ）が保持されて
いるため、選択信号によりトランスファゲート３２が導
通ずるとビットａ１の電位は下降し、逆にビット線２の
電位は上昇する。
ここでビット線１の電位ＶＢ１及びビット線２の電位Ｖ
Ｂ２に、 となる。
Ｂ２に、 となる。
従ってセンスアンプの差動入力信号電圧ΔＶけ、となる
。
。
この場合も同様に信号φＴ１が下降した後にセンス駆動
信号φ８によりノード３０及び３０′の電位が増幅され
る。
信号φ８によりノード３０及び３０′の電位が増幅され
る。
この段階でプリチャージ信号φ、２を再び上昇させ、ビ
ット線２を電源電位（Ｖｃｃ） に固定する。
ット線２を電源電位（Ｖｃｃ） に固定する。
センスアンプＳによって増幅が終了した時点で、再び信
号φ７．を上昇させると、トランスファゲート２７を介
してビット線１側の電位は接地電位（ＧＮＤ）’ｉ！で
下降し、メモリセル２３のノード３１は再び接地電位（
ＧＮＤ） となりメモリセルへの再書き込みが行なわれ
る。
号φ７．を上昇させると、トランスファゲート２７を介
してビット線１側の電位は接地電位（ＧＮＤ）’ｉ！で
下降し、メモリセル２３のノード３１は再び接地電位（
ＧＮＤ） となりメモリセルへの再書き込みが行なわれ
る。
第１０図に本発明による一変形実施例と従来回路とを比
較した場合におけるセンスアンプの差動入力信号電圧の
特性を示す。
較した場合におけるセンスアンプの差動入力信号電圧の
特性を示す。
第１０図において特性線３４／／ｉ本変形実施例におけ
る差動信号電圧特性（（式４）及び（式５））であり、
特性線３５は従来回路の特性（式１）を示したものであ
る。
る差動信号電圧特性（（式４）及び（式５））であり、
特性線３５は従来回路の特性（式１）を示したものであ
る。
この第１０図からも明らかなように本発明によれば従来
方式より同一の蓄積容量で大きな差動信号電圧が得られ
、特にＣＢ／Ｃ８比が大きい場合には従来方式の１５〜
２倍程度になる。
方式より同一の蓄積容量で大きな差動信号電圧が得られ
、特にＣＢ／Ｃ８比が大きい場合には従来方式の１５〜
２倍程度になる。
このことは動作余裕の大きな素子が容易に実現できるこ
とを示唆しており、大規模ダイナミックメモリ素子の実
現に大きく寄与するものである。
とを示唆しており、大規模ダイナミックメモリ素子の実
現に大きく寄与するものである。
第１１図は本発明の他の変形実施例、第１２図は本発明
の更に他の変形実施例を示す回路図であり、第１１図で
はメモリセル３６及び３６′とビット線ｌ及び２の接続
が第７図に示した変形実施例に対して逆極性に接続され
た場合であり、第１２図ではメモリセル３７及び３７′
とビット線１及び２の接続関係が正極性と逆極性の混在
した場合である。
の更に他の変形実施例を示す回路図であり、第１１図で
はメモリセル３６及び３６′とビット線ｌ及び２の接続
が第７図に示した変形実施例に対して逆極性に接続され
た場合であり、第１２図ではメモリセル３７及び３７′
とビット線１及び２の接続関係が正極性と逆極性の混在
した場合である。
この第１１図及び第１２図に示した変形実施例は、いず
れも動作に関して第７図に示した変形実施例とほぼ同様
であるため説明は省略する。
れも動作に関して第７図に示した変形実施例とほぼ同様
であるため説明は省略する。
なお本発明を説明するために、上記実施例においてはＮ
チャネルＭＯ５回路を用いて説明したが、本発明は、そ
の素子を実現するための製造プロセスを限定するもので
はなく、ＰチャネルＭＯＳプロセス、ＣＭＯＳプロセス
、ＳＯＩプロセス、バイポーラプロセス等に適用するこ
とができる。また説明を簡単にするために、相補なるビ
ット線の容量を同一として説明したが、このことが本発
明に制限を与えるものではなく、また相補なるビット線
のそれぞれに異なる配線手段を用いることもできる。こ
とは言うまでもない。
チャネルＭＯ５回路を用いて説明したが、本発明は、そ
の素子を実現するための製造プロセスを限定するもので
はなく、ＰチャネルＭＯＳプロセス、ＣＭＯＳプロセス
、ＳＯＩプロセス、バイポーラプロセス等に適用するこ
とができる。また説明を簡単にするために、相補なるビ
ット線の容量を同一として説明したが、このことが本発
明に制限を与えるものではなく、また相補なるビット線
のそれぞれに異なる配線手段を用いることもできる。こ
とは言うまでもない。
〈発明の効果〉
以上に述べたごとく、本発明によれば同一の蓄積容量の
メモリセルを用いて従来方式に比べ非常に大きな差動信
号電圧が得られ、従って動作余裕の大きなダイナミック
メモリ素子を容易に実現することができる。また、従来
と同一の差動信号電圧を得る場合には、メモリセルの蓄
積容量を従来方式に比べ非常に小さくでき、従ってメモ
リセル面積が小さくなり、大規模ダイナミックメモリ素
子の実現に太き（寄与することが出来る０
メモリセルを用いて従来方式に比べ非常に大きな差動信
号電圧が得られ、従って動作余裕の大きなダイナミック
メモリ素子を容易に実現することができる。また、従来
と同一の差動信号電圧を得る場合には、メモリセルの蓄
積容量を従来方式に比べ非常に小さくでき、従ってメモ
リセル面積が小さくなり、大規模ダイナミックメモリ素
子の実現に太き（寄与することが出来る０
第１図は本発明のダイナミック型半導体記憶装置の一実
施例の構成を示す回路図、第２図乃至第５図はそれぞれ
本発明の一実施例の動作を説明するためのタイミング図
、第６図は本発明の一実施例と従来方式のセンスアンプ
に入力される差動信号電圧特性の相違を示す図、第７図
は本発明の一変形実施例の構成を示す回路図、第８図及
び第９図はそれぞれ本発明の一変形実施例の動作を説明
するためのタイミング図、第１０図は本発明の一変形実
施例と従来方式のセンスアンプに入力される差動信号電
圧特性の相違を示す図、第１１図は本発明の他の変形実
施例の構成を示す回路図、第１２図は本発明の更に他の
変形実施例の構成をポス及び第１５図はそれぞれ従来の
ダイナミックメモリ素子の動作を説明するためのタイミ
ング図である。 ］、 ２． Ｂ、 Ｂ・・・ビット線、１０．１０’・
・・ビット線容量＋ ］ Ｌ １１’・・・メモリセル
、１２．１２’・・・蓄積容量。 １８、１３’・・・メモリセル内トランスファゲート、
Ｓ・・・センスアンプ＋ Ｗ ｉ＋ Ｗ Ｊ・・・ワー
ド線。 代理人 弁理士 福 士 愛 彦 （他２名）（２４） Ｉ＋＋Ｉ Ｉ ＋ ：＞８ ｇ ８ ０ ε ミ ９ 塙 楓ｉ葦貞１−戴 １ １１．１ １１１１１ 第８図 ノー１’３０ Ｊｊｑ図 第１５図
施例の構成を示す回路図、第２図乃至第５図はそれぞれ
本発明の一実施例の動作を説明するためのタイミング図
、第６図は本発明の一実施例と従来方式のセンスアンプ
に入力される差動信号電圧特性の相違を示す図、第７図
は本発明の一変形実施例の構成を示す回路図、第８図及
び第９図はそれぞれ本発明の一変形実施例の動作を説明
するためのタイミング図、第１０図は本発明の一変形実
施例と従来方式のセンスアンプに入力される差動信号電
圧特性の相違を示す図、第１１図は本発明の他の変形実
施例の構成を示す回路図、第１２図は本発明の更に他の
変形実施例の構成をポス及び第１５図はそれぞれ従来の
ダイナミックメモリ素子の動作を説明するためのタイミ
ング図である。 ］、 ２． Ｂ、 Ｂ・・・ビット線、１０．１０’・
・・ビット線容量＋ ］ Ｌ １１’・・・メモリセル
、１２．１２’・・・蓄積容量。 １８、１３’・・・メモリセル内トランスファゲート、
Ｓ・・・センスアンプ＋ Ｗ ｉ＋ Ｗ Ｊ・・・ワー
ド線。 代理人 弁理士 福 士 愛 彦 （他２名）（２４） Ｉ＋＋Ｉ Ｉ ＋ ：＞８ ｇ ８ ０ ε ミ ９ 塙 楓ｉ葦貞１−戴 １ １１．１ １１１１１ 第８図 ノー１’３０ Ｊｊｑ図 第１５図
Claims (1)
- 【特許請求の範囲】 １ 情報の入出力に供する相補なるビット線と、情報を
記憶する蓄積容量手段と、 前記蓄積容量手段を指定する選択手段とを備え、 前記情報の入出力に供する相補なるビット線の一端に前
記情報を記憶する蓄積容量手段の一端を接続し、前記蓄
積容量手段の他端を前記選択手段を介して前記相補外る
ビット線の他端に接続してなるメモリセル構成を有して
成ることを特徴とするダイナミック型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095425A JPS60239993A (ja) | 1984-05-12 | 1984-05-12 | ダイナミツク型半導体記憶装置 |
| US07/077,991 US4792922A (en) | 1984-05-12 | 1987-07-24 | Dynamic semiconductor memory with smaller memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59095425A JPS60239993A (ja) | 1984-05-12 | 1984-05-12 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60239993A true JPS60239993A (ja) | 1985-11-28 |
Family
ID=14137337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59095425A Pending JPS60239993A (ja) | 1984-05-12 | 1984-05-12 | ダイナミツク型半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4792922A (ja) |
| JP (1) | JPS60239993A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177193A (ja) * | 1984-09-25 | 1986-04-19 | Toshiba Corp | ダイナミツク型メモリ |
| JPS6196594A (ja) * | 1984-10-16 | 1986-05-15 | Toshiba Corp | 半導体記憶装置 |
| JPS63896A (ja) * | 1986-06-20 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置の動作方法 |
| JPH05159573A (ja) * | 1991-07-12 | 1993-06-25 | Internatl Business Mach Corp <Ibm> | ダイナミックランダムアクセスメモリ構造の感知回路 |
| US5303183A (en) * | 1990-05-30 | 1994-04-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US5764562A (en) * | 1995-04-07 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116099A (ja) * | 1984-06-29 | 1986-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS63282993A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | 半導体ダイナミック・ランダム・アクセス・メモリ |
| US5255235A (en) * | 1987-05-15 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors |
| US5185722A (en) * | 1989-11-22 | 1993-02-09 | Sharp Kabushiki Kaisha | Semiconductor memory device having a memory test circuit |
| JPH0460984A (ja) * | 1990-06-25 | 1992-02-26 | Matsushita Electron Corp | 半導体記憶装置 |
| JPH05182458A (ja) * | 1991-12-26 | 1993-07-23 | Toshiba Corp | 半導体記憶装置 |
| US5301157A (en) * | 1992-06-01 | 1994-04-05 | Micron Technology, Inc. | Coupling circuit and method for discharging a non-selected bit line during accessing of a memory storage cell |
| KR960009959B1 (ko) * | 1994-03-11 | 1996-07-25 | 현대전자산업 주식회사 | 디램 셀 접속방법 |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| JP4197755B2 (ja) * | 1997-11-19 | 2008-12-17 | 富士通株式会社 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US7286425B2 (en) * | 2005-10-31 | 2007-10-23 | International Business Machines Corporation | System and method for capacitive mis-match bit-line sensing |
| TW201201206A (en) | 2010-06-10 | 2012-01-01 | Mosaid Technologies Inc | Semiconductor memory device with sense amplifier and bitline isolation |
Citations (1)
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|---|---|---|---|---|
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730192A (en) * | 1980-07-29 | 1982-02-18 | Fujitsu Ltd | Sense amplifying circuit |
| JPS5862893A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
| US4493056A (en) * | 1982-06-30 | 1985-01-08 | International Business Machines Corporation | RAM Utilizing offset contact regions for increased storage capacitance |
-
1984
- 1984-05-12 JP JP59095425A patent/JPS60239993A/ja active Pending
-
1987
- 1987-07-24 US US07/077,991 patent/US4792922A/en not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS58171789A (ja) * | 1982-03-19 | 1983-10-08 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | メモリアレイ |
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| JPH05159573A (ja) * | 1991-07-12 | 1993-06-25 | Internatl Business Mach Corp <Ibm> | ダイナミックランダムアクセスメモリ構造の感知回路 |
| US5764562A (en) * | 1995-04-07 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4792922A (en) | 1988-12-20 |
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