JP4197755B2 - 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 - Google Patents
信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 Download PDFInfo
- Publication number
- JP4197755B2 JP4197755B2 JP31857297A JP31857297A JP4197755B2 JP 4197755 B2 JP4197755 B2 JP 4197755B2 JP 31857297 A JP31857297 A JP 31857297A JP 31857297 A JP31857297 A JP 31857297A JP 4197755 B2 JP4197755 B2 JP 4197755B2
- Authority
- JP
- Japan
- Prior art keywords
- signal transmission
- transmission path
- data
- bus
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000008054 signal transmission Effects 0.000 title claims description 158
- 239000004065 semiconductor Substances 0.000 title claims description 149
- 230000005540 biological transmission Effects 0.000 claims description 54
- 238000012546 transfer Methods 0.000 claims description 47
- 230000000295 complement effect Effects 0.000 claims description 44
- 239000003990 capacitor Substances 0.000 claims description 35
- 230000006870 function Effects 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 16
- 230000008859 change Effects 0.000 claims description 15
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 2
- 238000012937 correction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 142
- 238000000034 method Methods 0.000 description 40
- 101001022957 Homo sapiens LIM domain-binding protein 1 Proteins 0.000 description 10
- 101001022948 Homo sapiens LIM domain-binding protein 2 Proteins 0.000 description 10
- 102100035113 LIM domain-binding protein 2 Human genes 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 101100442482 Drosophila melanogaster ldbr gene Proteins 0.000 description 4
- 101100229939 Mus musculus Gpsm1 gene Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 101150060167 PRE5 gene Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 101000617541 Danio rerio Presenilin-2 Proteins 0.000 description 1
- -1 PRE3 Proteins 0.000 description 1
- 101150005253 PRE4 gene Proteins 0.000 description 1
- 101150014494 PRE6 gene Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1096—Write circuits, e.g. I/O line write drivers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03878—Line equalisers; line build-out devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Description
【発明の属する技術分野】
本発明は信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置に関し、特に、PRD(Partial Response Detection)方式を適用した信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置に関する。
【0002】
近年、半導体技術の進歩に伴って、プロセッサ(MPU:Micro Processor Unit)のスピードは飛躍的に高速化してきた。また、DRAM(Dynamic Random Access Memory) に代表される半導体記憶装置(メモリ)もある程度は高速化しているが、プロセッサの速度の向上に比べればその差は広がる一方である。従って、このままでは、プロセッサのスピードが向上してもシステム全体のスピードは一向にあがらないという事態を招き、情報産業の停滞につながる可能性も出て来ている。そこで、半導体記憶装置の高速化、特に、半導体記憶装置におけるデータ伝送の高速化が要望されている。
【0003】
【従来の技術】
従来、DRAM(半導体記憶装置)およびプロセッサの性能は、時代と共に大きく向上して来た。すなわち、プロセッサは速度の面での性能向上が著しかったのに対し、DRAMは主として容量増加の面での性能向上が著しかった。しかしながら、DRAMにおける動作速度の向上は、容量の増加ほど大きなものではなく、その結果、DRAMとプロセッサとの間の速度ギャップが大きくなり、近年はこの速度ギャップがシステム(コンピュータ)の性能向上の妨げになりつつある。また、チップの大型化に伴って、1つのLSIチップ(半導体記憶装置)内の素子や構成回路間の信号伝送速度も、チップの性能を制限する大きな要因となって来ている。
【0004】
図1は従来の半導体記憶装置(プリチャージ動作が必要な半導体記憶装置)の一例を模式的に示すブロック図である。図1において、参照符号1はメモリセルアレイ,2はワードデコーダ(ワードデコーダ列),3はセンスアンプ(センスアンプ列),4はローカルデータバス,5はグローバルデータバス,106はデータバスアンプ,7はローカルデータバス・プリチャージ回路,8はグローバルデータバス・プリチャージ回路,9はローカルバススイッチ,そして,10はライトアンプを示している。
【0005】
図1に示されるように、従来の半導体記憶装置(DRAMのメモリセルアレイ部)は、複数のメモリセルアレイ1、ワードデコーダ(ワードデコーダ列)2、センスアンプ(センスアンプ列)3、ローカルデータバス4、および、グローバルデータバス5を備えている。さらに、従来の半導体記憶装置は、データ読み出し時にグローバルデータバス5のデータを増幅するデータバスアンプ106、ローカルデータバス4をプリチャージするローカルデータバス・プリチャージ回路7、グローバルデータバス5をプリチャージするグローバルデータバス・プリチャージ回路8、グローバルデータバス(GDB,/GDB)5とローカルデータバス(LDB,/LDB)4との接続を制御するローカルバススイッチ9、および、メモリセルへデータを書き込むためのライトアンプ10を備えている。
【0006】
図2は図1の半導体記憶装置におけるセンスアンプ3の一例を示す回路図である。
図2に示されるように、センスアンプ3は、ラッチ型センスアンプ部31、カラムトランスファーゲート32、ビット線ショートプリチャージ回路33、および、ビット線トランスファーゲート34を備えて構成されている。ここで、参照符号BL,/BLは相補のビット線、LDB,/LDBは相補のローカルデータバス、そして、CLはカラム選択線を示している。
【0007】
図3は図1の半導体記憶装置におけるデータバスアンプの一例を示す回路図であり、また、図4は図1の半導体記憶装置におけるデータバスショートプリチャージ回路(グローバルデータバス・プリチャージ回路8,ローカルデータバス・プリチャージ回路7)の一例を示す回路図である。
図3および図4に示されるように、データバスアンプ106およびグローバルデータバス・プリチャージ回路8(ローカルデータバス・プリチャージ回路7)は、それぞれ複数のPチャネル型MOSトランジスタ(PMOSトランジスタ)およびNチャネル型MOSトランジスタ(NMOSトランジスタ)により構成されている。ここで、参照符号DB,/DBは相補のデータバス(相補のグローバルデータバスGDB,/GDB、または、相補のローカルデータバスLDB,/LDB)、PRE,/PREは相補のプリチャージ制御信号、Vprはプリチャージ用基準電圧、そして、ESはイネーブル信号を示している。また、参照符号Viiは高電位電源電圧(Vcc)を示し、また、Vssは低電位電源電圧を示している。
【0008】
図5は図1の半導体記憶装置におけるデータの読み出しシーケンスの一例を説明するための波形図である。ここで、図5では、データバスアンプ106がディスエーブルのときには、出力が高レベル“H”(データ『1』)になる場合を示している。なお、バースト読み出し(データ読み出し)とは、一つのワード線につながっているメモリセルのデータを続けて読み出すもので、例えば、シンクロナスDRAM(SDRAM)に採用されている読み出し方式である。
【0009】
図5に示されるように、従来の半導体記憶装置におけるデータのバースト読み出し処理において、例えば、半導体記憶装置が相補のデータバスDB,/DBおよび相補のビット線BL,/BL(BL0,/BL0〜BL3,/BL3)を備えて構成される場合、まず、ビット線BL,/BLおよびデータバスDB,/DBを所定のプリチャージ期間(Tpr)だけ所定のレベル(プリチャージ用基準電圧Vpr)にプリチャージしておき、特に、相補のビット線或いは相補のデータバスを対をなす相手と等しい電位にプリチャージする。
さらに、図4および図5に示されるように、データを読み出すときには、データがビット線対BL,/BL(BL0,/BL0〜BL3,/BL3)に現れると、それによって等しい電位であったビット線対BL,/BLに差電位が生じ、この差電位をセンスアンプ3(ラッチ型センスアンプ部31)で或る程度増幅した後、選択されたカラムアドレスに対応するカラムトランスファーゲート32をあける(オン状態にする)ようになっている。すなわち、カラム選択信号CL0〜CL3を順次与えることにより、各ビット線対BL0,/BL0〜BL3,/BL3の電位が、初めはプリチャージされて同電位であったローカルデータバス対DB,/DB(LDB,/LDB:4)に伝えられる。この差電位は、ローカルデータバススイッチ9を経由して、初めはプリチャージされて同電位であった一対のグローバルデータバスDB,/DB(GDB,/GDB:5)に転送され、グローバルデータバスアンプ(データバスアンプ106)により増幅され、さらに、バッファや他のアンプ等を通って外部に読み出しデータとして出力される。
【0010】
さらに、次のデータを読み出す場合には、センスアンプ3を活性化したまま、ローカルデータバス(対)4およびグローバルデータバス(対)5をプリチャージして系をイニシャライズする。その後、カラムトランスファーゲート32をあけ、この差電位をローカルデータバス4およびグローバルデータバス5に伝えて、グローバルデータバスアンプ106により増幅し、以下同様にして外部に読み出しデータを出力する。
【0011】
一方、データを書き込む場合には、通常、予めプリチャージされたグローバルデータバス対GDB,/GDB(5)およびローカルデータバス対LDB,/LDB(4)の状態から、書き込み信号を受けて活性化されたライトアンプ10がグローバルデータバス対を駆動し、例えば、データ『1』,『0』に従って、グローバルデータバスGDB,/GDB(DB,/DB:5)をそれぞれ高電位電源電圧Vii(Vcc)および低電位電源電圧Vssにフル振幅させる。このグローバルデータバス対の情報(『1』,『0』)は、選択されたローカルデータバススイッチ9を経由してローカルデータバス対LDB,/LDB(DB,/DB:4)に、通常、レベル損失を生じることなく伝えられ、該一対のローカルデータバスは、例えば、データ『1』,『0』に従って、ローカルデータバスLDB,/LDBをそれぞれ高電位電源電圧Viiおよび低電位電源電圧Vssにフル振幅させる。
【0012】
さらに、このローカルデータバス対の情報(『1』,『0』)は、カラムアドレスに対応して選択されたカラムトランスファーゲート32を介して、選択されたセンスアンプ3に伝えられることになる。実際には、カラムトランスファーゲート32を挟んで、データバスとセンスアンプの幾つかのレシオ(容量比・トランジスタのGm比)が満足されるようになっており、このデータバスの情報によりセンスアンプ3の反転(書き込み)が行われることになる。その結果、センスアンプに繋がるビット線対が反転し、ビット線に繋っていてワード線により選択されているメモリセルにデータが書き込まれる。
【0013】
ところで、本発明者ら(本出願人)は、読み出しの高速化という観点から、特願平9−262507号において、データバスのデータ転送にパーシャル・レスポンス・ディテクション(PRD:Partial Response DetectionPRD)方式を採用して、上記のカラムの連続した期間中のプリチャージを不要とした高速読み出し方式を提案した。
【0014】
PRDは、本発明者らが発明したチップ間のデータ伝送の高速化のためのインターフェース方式であり、例えば、H. Tamura, M. Saito, K. Gotoh, S. Wakayama, J. Ogawa, Y. Kato, M. Taguchi, T. Imamura, “Partial Response Detection Technique for Driver Power Reduction in High-Speed Memory-to-Processor Comunications", 1997 IEEE International Solid-State Conference, ISSC97/SESSION 20/CLOCKING AND I/O/PAPER SA 20.7, pp342-343 が参照される。
【0015】
ここで、PRD方式とは、帯域制限された伝送路に帯域以上の信号を伝送しようとすると信号の符号間干渉成分により信号が乱れてしまうが、符号間干渉成分を除去(推定)することにより、乱れた信号を再生する(すなわち、乱れた信号からデータを正しく生成する)方式である。このPRD方式は、符号間干渉成分を除去すると同時に、符号間干渉成分の除去過程で自分自身で参照レベルを作りだすために、隠れた特性として伝送路のプリチャージをしないでデータを伝送することも可能になる。そこで、このプリチャージ無しでデータが転送できる特性を、データバスのプリチャージ時間をデータリードサイクルから除去することに適用する。
【0016】
また、PRD方式を用いると、前のサイクルのデータが伝送路上に残っていても、その前のデータが受信側に到達した後に、次ぎのデータが到達しさえすれば、データのある程度のオーバーラップも許される。すなわち、この特性をメモリのバスに適用した場合、ある程度のカラム選択ゲートの選択のオーバーラップも許されることになる。また、PRD方式はバスの振幅が小さくなり、且つ、プリチャージも原理的には無くす(無くさなくてもよいが)ことができるため、バスの充放電による消費電力を低減することも可能になる。さらに、PRD方式によりデータレートの増大が回路上の工夫で可能になり、しかも、従来のメモリのコア部(センスアンプ、メモリセルアレイ、ワードデコーダ等)に大きな変更を行う必要もない。
【0017】
図6は関連技術としてのPRD方式の相補型アンプの動作を説明するための図であり、図6(a)は符号間干渉成分除去準備動作兼オートゼロ動作を示し、図6(b)は信号判定動作を示している。ここで、PRD方式の相補型アンプ(206)は、インターリーブ動作を行う2つのPRDアンプ261および262、および、一方のPRDアンプの出力を交互に選択するマルチプレクサ(MUX)266を備えて構成されている。また、各PRDアンプ261(262)は、差動アンプ264、アンプ用プリチャージ回路265、および、PRD機能部分266を備えて構成されている。
【0018】
まず、図6(a)に示されるように、第1のタイミング(インターリーブの一方の期間)において、符号間干渉成分の推定動作と共に、差動アンプ264の一方の入力と出力とを電気的に短絡することにより、差動アンプ264自身の入力オフセットを取り除く動作を行う。このとき、差動アンプ264の他方の入力は、同時に、プリチャージ回路265により、この差動アンプ264が高感度になるレベル(Vpr)にプリチャージされる。
【0019】
次に、図6(b)に示されるように、第2のタイミング(インターリーブの他方の期間)において、データの判定動作(符号間干渉成分の除去動作)が行われる。このときには、差動アンプ264の入出力間の短絡は切られ、また、プリチャージ回路265によるプリチャージも止められている。
このように、図6に示すPRD方式の相補型アンプの動作では、相補型の差動アンプの欠点である入力オフセットの除去機能(オートゼロ機能)が設けられ、この入力オフセットの除去により、微小な信号を検出して再生および増幅することができるようになっている。
【0020】
図7は従来および関連技術の半導体記憶装置における読み出し動作を説明するための図であり、図7(a)は図1に示す従来の半導体記憶装置(従来のデータバスアンプ6を使用したもの)の読み出し動作を示し、また、図7(b)は図6に示す関連技術としての半導体記憶装置(PRD方式のデータバスアンプ206を使用したもの)の読み出し動作を示している。
【0021】
まず、図7(a)に示されるように、一般的なデータバスアンプ106を使用した従来の半導体記憶装置では、バス(ローカルデータバスおよびグローバルデータバス)のプリチャージ、すなわち、イニシャライズ動作を読み出しデータごとに毎回行わなくてはならない。そのため、クロックに同期してデータを出力する場合でも、これらのバスは通常容量が重くプリチャージに時間Tprの時間を要することになり、例えば、クロック周期の約半分の時間がバスのプリチャージ時間となっている。
【0022】
これに対して、図7(b)に示されるように、PRD方式データバスアンプ206を使用した関連技術としての半導体記憶装置では、図7(a)におけるプリチャージ時間Tprを不要とし、さらに、時間的な各カラム選択ゲートの選択(カラム選択信号CL0,CL1,CL2,…を出力するタイミング)をオーバーラップさせることにより、半導体記憶装置から読み出されるデータレートを大幅に向上させることができるようになっている。
【0023】
図8は関連技術としてのPRD方式のデータバスを適用した半導体記憶装置の一例を模式的に示すブロック図である。図8において、参照符号1はメモリセルアレイ,2はワードデコーダ(ワードデコーダ列),3はセンスアンプ(センスアンプ列),4はローカルデータバス,5はグローバルデータバス,7はローカルデータバス・プリチャージ回路,8はグローバルデータバス・プリチャージ回路,9はローカルデータバススイッチ,10はライトアンプ,11はセンスアンプドライバ,12はカラムデコーダ(カラムデコーダ列),そして,206はPRD方式データバスアンプ(PRD方式の相補型グローバルデータバスアンプ)を示している。
【0024】
図8に示されるように、本関連技術としての半導体記憶装置(DRAMのメモリセルアレイ部)は、複数のメモリセルアレイ1、ワードデコーダ2、センスアンプ3、ローカルデータバス4、および、グローバルデータバス5を備えている。また、本関連技術としての半導体記憶装置は、データ読み出し時にグローバルデータバス5のデータを増幅するPRD方式データバスアンプ206、ローカルデータバス4をプリチャージするローカルデータバス・プリチャージ回路7、グローバルデータバス5をプリチャージするグローバルデータバス・プリチャージ回路8、グローバルデータバス5とローカルデータバス4との接続を制御するローカルデータバススイッチ9、および、メモリセルへデータを書き込むためのライトアンプ10を備えている。さらに、本半導体記憶装置は、後述するように、カラムトランスファーゲートを選択するカラムデコーダ112、および、センスアンプ3を駆動するセンスアンプドライバ111を備えて構成されている。ここで、ローカルデータバススイッチ9は、例えば、NMOSおよびPMOSの相補のトランスファーゲートとして構成されている。
【0025】
図9は図8の半導体記憶装置におけるバスアンプ206の一例を示す図である。ここで、図8におけるグローバルデータバス5は、図9における相補バスB,/Bに対応している。
図9に示されるように、バスアンプ(PRD方式データバスアンプ)206は、相補型の差動バスアンプとして構成され、第1および第2のPRDアンプ261,262およびマルチプレクサ(MUX)263を備えて構成されている。ここで、バスアンプ206は、2つのPRDアンプ261および262をインターリーブさせ、交互に信号の再生および増幅を行って高速に信号伝送を行うようになっている。すなわち、一方のPRDアンプ(第1のPRDアンプ261)で符号間干渉成分の推定を行うと共に、他方のPRDアンプ(第2のPRDアンプ262)でデータの判定を行い、そして、次のタイミングでは一方のPRDアンプ(第1のPRDアンプ261)でデータの判定を行うと共に、他方のPRDアンプ(第2のPRDアンプ262)で符号間干渉成分の推定を行うといったインターリーブ動作により高速なデータ転送を可能としている。
【0026】
ここで、符号間干渉成分推定動作を行っている方のPRDアンプでは、当該PRDアンプのプリチャージも同時に行っている。このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。
図10は図9のバスアンプにおけるPRDアンプの構成単位261(262)の一例を示す回路図である。
【0027】
図10に示されるように、各PRDアンプ261(262)は、制御信号φ1,φ2(/φ1,/φ2)によりスイッチング制御される4つのトランスファゲートおよび4つのキャパシタ(C10a,C10b,C20a,C20b)を備えたPRD機能部分266、該PRD機能部分266の後段に設けられた差動アンプ264、および、アンプ用プリチャージ回路265を備えて構成されている。ここで、差動アンプ264は、カレントミラー型の差動アンプとして構成されており、イネーブル信号en(en1,en2)により制御されるPMOSトランジスタのソースに対して所定のプリチャージ電圧Vpr’が印加されるようになっている。また、プリチャージ回路265は、カレントミラー型の差動アンプ264の一方の入力だけに設けられ、他方の入力と出力とを制御信号φ1(/φ1)によりスイッチング制御されるトランスファゲートで接続するようになっている。なお、アンプ用プリチャージ回路265は制御信号φ1(/φ1)によりプリチャージ制御されるようになっている。
【0028】
ここで、キャパシタC10aおよびC10bの値をC10とし、キャパシタC20aおよびC20bの値をC20とすると、これらのキャパシタの値C10,C20を、次の式:C10/(C10+C20)=(1+exp(−T/τ))/2を満たすように決めれば符号間干渉成分は理論的には完全に推定(除去)することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、tはバス200の時定数を示し、Tは1ビット分のデータがバスに現れる時間または1ビット分の周期を示している。
【0029】
図11は図9のバスアンプにおけるマルチプレクサ(MUX)263の一例を示す回路図である。
図11に示されるように、マルチプレクサ263は、制御信号φ1',/φ1' およびφ2',/φ2' により制御される2つのトランスファゲートおよびインバータにより構成され、PRDアンプ261または262の出力を交互に選択して出力するようになっている。
【0030】
なお、センスアンプ3は、図2を参照して説明した従来の半導体記憶装置におけるセンスアンプと同様である。
図12は図8の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図であり、バースト長8(8ビット単位:CL0〜CL7)の読み出し動作を示している。ここで、制御信号φ1’(/φ1’)およびφ2’(/φ2’)は、制御信号φ1(/φ1)およびφ2(/φ2)と同様の(ややタイミングが異なる)信号となっている。
【0031】
図12に示されるように、図8に示す半導体記憶装置(PRD方式データバスアンプ206を有するDRAM)は、PRDアンプ261および262は制御信号φ1,φ2(φ1’,φ2’)によりインターリーブ駆動され、MUX263によりPRDアンプ261または262の出力が交互に選択されて、データバスアンプ206の出力(C:読み出しデータ)が出力されるようになっている。
【0032】
なお、PRD方式データバスアンプ206は、データバスB,/B(200:5)上にデータが無い場合には、プリチャージ制御信号PREが高レベル“H”となってデータバスのプリチャージを行うようになっているが、バスのプリチャージを全くしないように構成することも可能であり、その場合には、ローカルデータバスおよびグローバルデータバスのショートプリチャージスイッチ等が不要になる。さらに、プリチャージを選択的に行うことも可能であり、すぐに次のリード(読み出し動作)が始まることがわかっている場合には、プリチャージを行わないとか、バスのプリチャージコマンドを外部から供給してプリチャージを行うとか、或いは、プリチャージはライト(書き込み動作)の前だけに行ってライトアンプ10の動作を円滑に行わせるといった選択的な動作の仕様も可能である。また、バスアンプ206(PRDアンプ261,262)はオートゼロ機能を有しているので、データ線に現れる電圧変化が微小な場合でもデータの検出および増幅を行えるようになっている。
【0033】
さらに、データバスアンプ206は、バス(B,/B)とバスアンプ内のカレントミラーアンプ(差動アンプ264)の入力との間にキャパシタが挿入されることになるため、アンプの入力をこのカレントミラーアンプのセンシティビティの最も大きいところに設定することができ、その結果、さらに微小な電位変化を増幅することが可能になる。
【0034】
ここで、オートゼロ動作およびプリチャージ動作は、インターリーブのデータ読み出しの裏の時間で行っているため、データ転送サイクルには影響を与えない(余分に時間がかかることはない)ようになっている。また、図12に示されるように、第1のPRDアンプ261に供給されるイネーブル信号en1は、第2のPRDアンプ262に供給されるイネーブル信号en2よりも1ビット分遅いタイミングで出力され、MUX263から不要な信号が出力されるのを防ぐようになっている。
【0035】
【発明が解決しようとする課題】
上述したように、PRD技術を適用した関連技術の半導体記憶装置は、バスのプリチャージ時間を無くして信号の伝送を行うことができるため、例えば、読み出し時のデータ伝送レートを2倍以上にすることが可能である。しかしながら、このPRD技術を適用した半導体記憶装置には、以下に示すような解決すべき課題がある。
【0036】
まず、通常のDRAMのようなアーキテクチャにおいては、ROWブロック(ロウ側のメモリセルアレイブロック)が切り替わる際に、カラムの連続するシームレスな読み出し(Seamless Read)が途切れてしまい、当該ROWブロックのリセット時間も含めて、次のROWブロックがアクセスされるまでに長いロウ側のアクセスレイテンシ(Access Latency)が必要になる。
【0037】
また、高速動作を図るために、短い時間でROWブロック間のバススイッチを切り替えてカラムのシームレス動作を行わせる場合、図1に示すような従来の半導体記憶装置(通常のデータバスアンプを使用したもの)では、ロウデコーダが対応することができず、また、リセット状態になるROWブロックとこれから活性化するROWブロックの両者のバスにおいて、同一のカラム選択信号CLが共通に入ってしまい、非選択のセンスアンプ(S/A)が誤った書き込み動作をする危険がある。さらに、PRD方式ではないバスアンプを使用していると、前のサイクルの履歴を受けたバス情報の残留電圧値がノイズとなって、高速なプリチャージを行わない限り、バスアンプが誤動作を起こしてしまうことにもなり、シームレス動作の高速化には無理がある。
【0038】
一方、バスアンプにPRD方式を適用した場合(PRD方式データバスアンプを使用した半導体記憶装置)でも、短い時間でROWブロック間のバススイッチを切り替えてカラムのシームレス動作を行わせると、やはりロウデコーダが対応することができず、また、上記の非選択のセンスアンプが誤った書き込み動作をする危険は、カラム選択信号CLのパルス幅が長い場合には、同様に問題になる。さらに、この非選択のセンスアンプの誤書き込みの問題は、書き込みアンプ(ライトアンプ)においても問題となるため、読み出しアンプ(データバスアンプ)にPRD方式を適用するだけでは半導体記憶装置全体の高速化を行うことはできない。また、前のサイクルの履歴を受けたバス情報の残留電圧値がノイズとなるという問題は、或る情報(LSI情報)の記憶に対して、ノイズとなる大きな逆情報がPRD方式バスアンプに入力する可能性があり、切り替え直後のバスアンプが正しく情報を検出するためには、センスアンプが高速にバス(バス対)に情報を供給し、短時間でバス対の差電圧を所定の大きさ以上にしなければならず、本来のPRD方式の適用により得られる高速性能が切り替え時点の待ち時間により制限され、すなわち、サイクルタイムの実力が律速されることいなってしまう。
【0039】
さらに、PRD方式をデータバスアンプに適用して高速読み出しを可能とした場合でも、書き込み動作側は全く高速化されない。すなわち、書き込み動作は、ライトアンプの情報が、読み出し動作とは逆にグローバルデータバス→ローカルデータバススイッチ→ローカルデータバス→カラムゲート→センスアンプ→ビット線対→メモリセルという流れで伝送されるため、PRD方式をデータバスアンプに適用しても、当然のことながら、書き込み動作を高速化することはできない。
【0040】
本発明は、上述した従来或いは関連技術としての半導体記憶装置が有する課題に鑑み、連続的(シームレス)なカラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることを主たる目的とする。
【0041】
【課題を解決するための手段】
本発明によれば、信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、前記信号伝送路は枝分かれまたは階層化により切り替え可能な複数系統の信号伝送路により構成され、該複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、且つ、該信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続され、前記読み出し回路は、部分応答検出方式の回路であり、該部分応答検出方式の読み出し回路は、前記信号伝送路の切り替え時の符号間干渉成分除去の補正を入力の容量値を変化させることにより行い、前記部分応答検出方式の読み出し回路は、過去に受信した信号から符号間干渉を推定する符号間干渉推定手段と、該推定された符号間干渉を現在受信している信号から差し引いて当該信号の論理を判定する判定手段とを具備し、前記符号間干渉成分を取り除く回路は、前記複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、該信号伝送路の切り替え時の符号間干渉成分除去動作を円滑化するようになっていることを特徴とする信号伝送システムが提供される。
【0042】
また、本発明によれば、信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、前記信号伝送路は切り替え可能な複数系統の伝送路により構成され、該複数系統の伝送路が第1の伝送路から第2の伝送路へ切り替えられるとき、次に選択される第2の伝送路を該伝送路の切り替え前に所定のレベルにプリチャージしてデータ伝送を継続するようにしたことを特徴とする信号伝送システムが提供される。
【0045】
本発明の信号伝送システムによれば、複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、また、信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続されている。そして、符号間干渉成分を取り除く回路は、複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、符号間干渉除去動作を円滑化して間段無くデータの伝送を継続するようになっている。
【0046】
また、本発明の半導体記憶装置によれば、センスアンプから読み出されたメモリセルのデータは、符号間干渉成分除去機能を有するデータバスアンプに供給されう。このデータバスアンプは、データバス(ローカルデータバス)が切り替えられる際に受ける逆相ノイズを切り替え後のデータバスを経由したデータの読み出し増幅直前に相殺し、引き続く符号間干渉除去を補正して間段無くデータの伝送を継続するようになっている。
【0047】
さらに、本発明の半導体記憶装置によれば、書き込み時において、少なくともデータバスとセンスアンプを接続するカラムゲートの選択信号が供給されている期間の一部において、センスアンプの増幅対象として接続されているビット線が負荷として切り離される。これにより、データバスの情報をセンスアンプに高速転送して書き込みのサイクル時間を短縮することができる。その後、センスアンプに書き込まれたデータはビット線を経由してメモリセルに書き込まれる。このメモリセルへの書き込み動作は、書き込みを行うセンスアンプに対する外部からのアクセスがないときに行われるので、外部からはこの書き込み動作は見えないことになる。
【0048】
また、本発明のレシーバ回路によれば、第1の伝送路から第2の伝送路への切り替え前のnビットと後のnビットだけ容量の値が変化され、該第1の伝送路から第2の伝送路への切り替えによる伝送路の電圧レベルの変化によるノイズを低減するようになっている。
以上のように、本発明によれば、連続的な(間断の無い)カラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることができる。
【0049】
なお、本発明は、DRAMに限らず、様々な回路の信号伝送方式として適用可能であり、また、他の階層的PRDバスアンプにも適用することができる。
【0050】
【発明の実施の形態】
以下、図面を参照して、本発明に係る信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置の各実施例を説明する。
図13は本発明が適用される信号伝送システムの第1実施例としての階層化バスの構成を概念的に示す図である。図13において、参照符号GDBはグローバルデータバス(5)、LDB(LDBi,LDBj,…, LDBk)はローカルデータバス(4)、DBSW(DBSWi,DBSWj,…, DBSWk)はデータバススイッチ(9)、CL(CLm,CLn,…)はカラム選択線(カラム選択信号),C(Ci,m,Cj,m,…, Ck,m;Ci,n,Cj,n,…, Ck,n)はユニット、そして、CSW(CSWi,m,CSWj,m,…, CSWk,m;CSWi,n,CSWj,n,…, CSWk,n)はカラムスイッチを示している。ここで、ユニットCは、例えば、半導体記憶装置(DRAM)の場合には、メモリセルまたはセンスアンプ、或いは、ドライバを備えたフリップフロップ等である。また、グローバルデータバス(グローバルバス)GDBおよびローカルデータバス(ローカルバス)LDBは、シングルバスおよび相補バスのどちらで構成してもよい。
【0051】
図13に示されるように、本第1実施例のバス(階層化バス)は、グローバルデータバス(GDB)とそれに連なる複数のローカルデータバス(LDB:LDBi,LDBj,…, LDBk)によりバスが階層的に構成されている。各ローカルデータバスLDBi,LDBj,…, LDBk は、データバススイッチDBSWi,DBSWj,・・・DBSWkによって、いずれかがグローバルデータバスGDBに接続される。なお、各ローカルバススイッチDBSWには、各々対応するローカルバススイッチを選択して切り替えるローカルバス選択信号(複数のロウ選択信号)が供給されている。
【0052】
各ローカルバスLDBには、情報を読み出すべきユニットC(Cx,y)が少なくとも一つ以上従属(帰属)し、各ユニットCはカラムスイッチCSW(カラムゲートに相当)によってローカルデータバスLDBに結合される。ここで、図13においては、カラムゲートCSWの切り替えは、カラム選択信号CLにより行われる。
【0053】
図13に示す第1実施例では、各カラム選択信号CLが異なるローカルデータバスLDBに従属するユニットのカラムスイッチCSWに対して同時に供給されるようになっている。ただし、図示しないが、各々のカラム選択信号が、全てのローカルデータバス上のユニットのスイッチを開閉する必要は無く、また、全てのローカルバスに従属するユニットの数が均一である必要も無い。また、ユニットCは、グローバルデータバスGDBに直接従属するように構成してもよい。ここで、最小限の必要な要件としては、グローバルデータバスGDBに対して、切り替え可能な複数(2個以上)のユニットCを設け、合わせて2個以上の「ローカルデータバスLDBまたはユニットC」がグローバルデータバスGDBに対してスイッチ(DBSW)を介して直接従属していることである。なお、存在するローカルデータバスLDBには、複数(2個以上)のユニットCが従属する。すなわち、ローカルデータバスLDBに2個以上のユニットCが従属しない場合には、バスとは呼ばず、それはユニットCのグローバルデータバスGDBへの直接従属と等価になるからである。
【0054】
図13に示されるように、グローバルデータバスGDBには、少なくとも一つの読み出し増幅器(データバスアンプ60)AMPが結合し、最終的な増幅結果をデータ出力として出力する。ここで言う増幅とは、バスに現れる選択された目的のユニットが有する情報を増幅するという読み出し動作であり、各ユニットCの構成としたは、前述したように、メモリセルやメモリセルを読み出して増幅するセンスアンプ(ラッチ)、或いは、最終段にバスドライバを有する理論回路(フリップフロップ)等のように、増幅器AMPが論理“1”および“0”の情報が読み出せるものであればいずれのものでも構わない。
【0055】
図14は本発明が適用される信号伝送システムの第2実施例としての枝分かれバスの構成を概念的に示す図である。
図14に示されるように、本第2実施例のバス(枝分かれバス)は、グローバルデータバス(GDB)とデータバススイッチDBSW(DBSWa 〜DBSWe)により枝分かれされた複数のローカルデータバス(LDB:LDBi,LDBi-i,LDBj,LDBk,; LDBp,LDBq,LDBr)によりバスが枝分かれするように構成されている。各ローカルデータバスLDBi,LDBi-i,LDBj,LDBk;LDBp,LDBq,LDBr は、データバススイッチDBSWa 〜DBSWe によって、いずれかがグローバルデータバスGDBに接続され、読み出し増幅器(データバスアンプ60)AMPを介してデータが出力される。具体的に、例えば、ローカルデータバスLDBq は、データバススイッチDBSWb およびDBSWdeがオン状態で、他のデータバススイッチDBSWa,DBSWc,DBSWe がオフ状態のときに選択されてグローバルデータバスGDB(アンプ60)に接続されることになる。なお、例えば、データバススイッチDBSWa のように、1つのスイッチに対して複数のデータバスが従属するように構成してもよい。なお、本第2実施例においても、前記第1実施例と同様に、グローバルデータバスGDBおよびローカルデータバスLDBは、シングルバスおよび相補バスのどちらで構成してもよい。
【0056】
図15は関連技術の信号伝送システムにおけるPRD方式のデータバスアンプの一例を概略的に示す図であり、前述した図10の一方のPRDアンプ261(262)と同様の構成となっている。すなわち、PRDアンプ260は、第1のタイミングで符号間干渉成分の推定を行い、また、次の第2のタイミングでデータの判定を行うようになっている。
【0057】
図16は図15のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の一例を示す図であり、ワーストケースの動作を示す波形図である。
図16に示されるように、例えば、グローバルデータバスGDBを介してデータバスアンプに供給される読み出しデータがローカルデータバスLDB1からLDB5に切り替えられるとき、図15に示すような関連技術としてのバスアンプを使用したワーストケースにおいて、すなわち、次に切り替わるローカルデータバスLDB5,/LDB5対の電位が切り替わる直前のグローバルデータバスGDB,/GDB対の電位と逆の関係になっており、しかも、次に切り替わるローカルデータバスLDB5,/LDB5対の電位差が最大となっていると、誤動作を生じる危険がある。すなわち、図16に示されるように、切り替え前の次のローカルデータバス(LDB)対の電圧は、切り替え時にグローバルデータバス(GDB)に現れるが、図15に示す関連技術のPRDデータバスアンプ260を使用した場合には、切り替え直前のビットの電位から生成した参照レベル(Reference Level)と、切り替え直後の相補型のPRDデータアンプ260の差動入力レベルとの差が無くなって誤動作してしまう。具体的に、図16における参照符号EP1で示されるように、本来はデータ“1”が出力されるべき個所(ビット)がデータ“0”として出力される危険がある。
【0058】
図17は図15のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の他の例を示す図である。この図17の場合には、ローカルデータバス(LDB)にプリチャージ回路が設けられていて、次に切り替えられる(次にグローバルデータバスGDBに繋がれる)ローカルデータバス(LDB5)を切り替わりタイミングの直前にプリチャージするようになっている。すなわち、ローカルデータバスLDB5のプリチャージ回路を制御するプリチャージ制御信号PRE5を、ローカルデータバスLDB1からLDB5に切り替わる直前(約2ビット前)だけ出力して、例えば、次に切り替えられるローカルデータバスLDB5(LDB5,/LDB5)をVii/2へプリチャージするようになっている。この場合には、図16のワーストケースよりは参照レベルと相補型のPRDデータアンプ260の差動入力レベルとの差を大きくすることはできるが、例えば、参照符号EP2で示す個所では、以前として、そのレベル差(絶対値の大きさ)は小さいため、例えば、ノイズ等によって誤動作を生じる危険がやはり存在する。
図18は本発明の信号伝送システムにおけるPRD方式のデータバスアンプの一例を概略的に示す図であり、図13の第1実施例および図14の第2実施例の各データバスアンプ60の構成例を示すものである。
【0059】
図18に示されるように、PRDアンプ60は、PRD機能部分66、該PRD機能部分66の後段に設けられた差動アンプ64、および、アンプ用プリチャージ回路65を備えて構成されている。ここで、図15および図18の比較から明らかなように、図13および図14の各実施例に適用されるデータバスアンプ60のPRD機能部分66は、図15の関連技術のデータバスアンプ260のPRD機能部分266に対して、参照符号66aで示す制御信号φ3(/φ3)により制御される4つのスイッチ素子(例えば、トランスファゲート)および2つのキャパシタC30a,C30bが付加された構造となている。ここで、図18に示す差動アンプ64およびアンプ用プリチャージ回路65は、図15における差動アンプ264およびアンプ用プリチャージ回路265と同様の構成となっている。なお、後述するように、PRD方式のデータバスアンプ60をインターリーブ動作するPRDアンプ(61,62)として2つ設け、さらに、交互に一方のPRDアンプの出力を選択して出力するマルチプレクサ(63)を用いてより高速なデータ転送を行うように構成することも可能である。
【0060】
図19は図18のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図であり、ローカルデータバスLDB1(バンク1)からローカルデータバスLDB5(バンク5)に切り替えてデータを読み出す様子を示している。具体的に、例えば、図13において、データバススイッチDBSWを切り替えて、グローバルデータバスGDBを介してデータバスアンプ60で読み出すデータをローカルデータバスLDB1からLDB5に切り替える場合を示すものである。
【0061】
図19に示されるように、例えば、ローカルデータバスLDB1からローカルデータバスLDB5への切り替えを行う場合、切り替わり直前の1ビットおよび切り替わり直後の1ビット(合計2ビット)の期間のみ制御信号φ3(/φ3)をイネーブル状態として、キャパシタC30aおよびC30bの前後に設けられたスイッチ素子をオン状態とする。このとき、キャパシタC30aおよびC30bの容量値C30は、キャパシタC10aおよびC10bの容量値をC10とし、キャパシタC20aおよびC20bの容量値をC20として、C30={α(C10−C20)・(C10+C20)}/{(2−α)C10+αC20}で表される。
【0062】
ここで、αは、グローバルデータバスGDBの容量(寄生容量)をCGDB とし、ローカルデータバスLDBの容量(寄生容量)をCLDB とすると、α=CLDB /(CGDB +CLDB )となっている。また、C10およびC20に関しては、関連技術のPRDアンプと同様に、バスの時定数をτとすると、(C10−C20)/(C10+C20)=exp(−T/τ)をほぼ満たすものになる。なお、Tは1ビットあたりのドライバ出力有効時間である。
【0063】
図19に示されるように、本実施例によれば、データバスの切り替え(例えば、ローカルデータバスLDB1からLDB5への切り替え)が起きても、PRD方式のバスアンプを使用し、且つ、次に選択されるローカルデータバス)LDB5)のプリチャージを行う(切り替わり直前の1ビットおよび切り替わり直後の1ビットの期間だけ制御信号φ3をイネーブル状態とする)ことにより、すなわち、切り替わり前後の期間だけキャパシタC30aおよびC30bをキャパシタC20aおよびC20bと並列に接続して参照レベルの補正を行うことにより、参照符号EP3で示されるように、ISI(Inter Signal Interference:符号間干渉成分)レベルを低減し、バスアンプ(60)により間断無くデータの連続読み出しを行えるようになっている。なお、この本発明の動作は、後述する各実施例において、より一層明らかに詳述される。
【0064】
図20は本発明が適用される半導体記憶装置の構成例を示すブロック図であり、具体的には、32ビットDRAMコアの要部構成を示すものである。図20において、参照符号1はメモリセルアレイ、2はワードデコーダアレイ(サブワードデコーダ:SWDEC)、2’はワードデコーダアレイ(メインワードデコーダ:MWDEC)、3はセンスアンプアレイ、4はローカルデータバス(LDB)、5はグローバルデータバス(GDB)、6はデータバスアンプ(差動型PRDデータバスアンプ:DPRD)、9はローカルデータバススイッチ、12はカラムデコーダ(CDEC)、そして、13はPRDパルス生成回路を示している。ここで、PRDパルス生成回路13は、データバスアンプ6で使用する制御信号(φ1,φ2,φ3)等を生成する回路である。
【0065】
図20においては、各データバスアンプ6がそれぞれローカルデータバススイッチ9を介してグローバルデータバス4に接続されるローカルデータバス5からのデータを並列的に出力するようになっている。ここで、グローバルデータバス4およびローカルデータバス5は、シングルバス(GDB;LDB)として構成してもよいが、相補バス(GDB,/GDB;LDB,/LDB)として構成することもできる。
【0066】
図21は本発明が適用される信号伝送システムの第3実施例としての階層化バスの構成を概念的に示す図である。
図21の第3実施例では、前述した図13の第1実施例の階層化バスに対して、各ローカルデータバスLDBi,LDBj,…, LDBk に対して、すなわち、グローバルデータバスGDBに直接従属するユニットに対してそれぞれプリチャージ回路Prei,Prej,…, Prek が設けられ、各ローカルデータバス或いはユニットがそれぞれプリチャージされるようにようになっている。ここで、ユニットCは、図13の第1実施例と同様に、例えば、半導体記憶装置(DRAM)の場合には、メモリセルまたはセンスアンプ、或いは、ドライバを備えたフリップフロップ等である。また、各プリチャージ回路Prei,Prej,…, Prek には、それぞれ専用のプリチャージ制御信号が供給され、独立して各ローカルデータバスLDBi,LDBj,…, LDBk のプリチャージ制御を行うようになっている。なお、グローバルデータバスGDBおよびローカルデータバスLDBは、シングルバスおよび相補バスのどちらで構成してもよい。
【0067】
図22は本発明が適用される信号伝送システムの第4実施例としての枝分かれバスの構成を概念的に示す図である。
図22の第4実施例では、前述した図14の第2実施例の枝分かれバスに対して、各ローカルデータバスLDBi,LDBi-i,LDBj,LDBk;LDBp,LDBq,LDBr に対してそれぞれプリチャージ回路Prei,Prei-i,Prej,Prek;Prep,Preq,Prer が設けられ、各ローカルデータバスがそれぞれプリチャージされるようにようになっている。ここで、本第4実施例においても、前記第3実施例と同様に、各プリチャージ回路Prei,Prei-i,Prej,Prek;Prep,Preq,Prer には、それぞれ専用のプリチャージ制御信号が供給され、独立して各ローカルデータバスLDBi,LDBi-i,LDBj,LDBk;LDBp,LDBq,LDBr のプリチャージ制御を行うようになっている。なお、本第4実施例においても、グローバルデータバスGDBおよびローカルデータバスLDBは、シングルバスおよび相補バスのどちらで構成してもよい。
【0068】
図23は本発明の信号伝送システムにおけるPRD方式のデータバスアンプの他の例を概略的に示す図であり、上述した第3実施例および第4実施例におけるデータバスアンプAMP(6)の一例を示すものである。
図23に示されるように、PRD方式のデータバスアンプ6は、並列に設けられた2つのPRD方式のコンパレータ(PRDコンパレータ:PRDアンプ)61,62を有し、インターリーブ駆動するようになっている。すなわち、一方の(第1の)PRDコンパレータ61が符号間干渉の推定動作を行っている間に、他方の(第2の)PRDコンパレータ62がデータの判定動作を行い、また、一方のPRDコンパレータ61がデータの判定動作をを行っている間に、他方のPRDコンパレータ62が符号間干渉の推定動作を行うようになっている。そして、マルチプレクサ63により、2つのPRDコンパレータ61,62の一方の出力が交互に選択して出力され、これにより、高速に信号の読み出しを可能とするようになっている。
【0069】
図24は図23のデータバスアンプにおけるPRDコンパレータを示す図である。
図24と図18との比較から明らかなように、データバスアンプ6を構成する各PRDコンパレータ61,62は、図18に示すデータバスアンプ60と同様の構成とされている。ただし、一方のPRDコンパレータ61において、キャパシタC30a,C30bの接続は制御信号φ3により制御され、また、他方のPRDコンパレータ62において、キャパシタC30a,C30bの接続は制御信号φ3’により制御されるようになっている。なお、PRDコンパレータ61,62に供給される制御信号φ3,φ3’は、インターリーブ駆動される2つのPRDコンパレータの内、バスの切り替えタイミングに対応した一方のPRDコンパレータのみに必要とされ、例えば、バスの切り替えタイミングが所定の偶数個のビット毎に生じる(一般的には、偶数ビット毎に生じる)場合には、後述するように、例えば、一方のPRDコンパレータ61にのみキャパシタC30a,C30bを設けて制御信号φ3で接続を制御し、他方のPRDコンパレータ62にはキャパシタC30a,C30bを設けず、制御信号φ3’も供給しないように構成してもよい。
【0070】
図25は図23のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
図25に示されるように、例えば、ローカルデータバスLDB1からローカルデータバスLDB5への切り替えを行う場合、次にグローバルデータバスGDB(GDB,/GDB)に接続されるローカルデータバスLDB5(LDB5,/LDB5)を、例えば、切り替わりの2ビット前の期間において、該ローカルデータバス対LDB5,/LDB5の短絡(ショート)およびプリチャージを行う。すなわち、ローカルデータバス対LDB5,/LDB5に設けられたプリチャージ回路の制御信号PRE5を切り替わりの2ビット前の期間イネーブルとすることにより、例えば、図25における参照符号TP1のタイミングで、相補のローカルデータバスLDB5,/LDB5をショートして中間電位(Vii/2)にプリチャージする。
【0071】
さらに、切り替わり直前の1ビットおよび切り替わり直後の1ビット(合計2ビット)の期間のみ制御信号φ3をイネーブル状態として、一方のPRDコンパレータ61におけるキャパシタC30aおよびC30bの前後に設けられたスイッチ素子をオン状態とすることにより、次に該ローカルデータバスLDB5,/LDB5が切り替わった(グローバルデータバスGDB,/GDBに接続された)ときに、グローバルデータバスの電位変化が決まるため、図24のPRDコンパレータ(PRDアンプ)でその切り替わりによる電位変化分を差し引くことができる。すなわち、切り替わり前後の期間だけキャパシタC30aおよびC30bをキャパシタC20aおよびC20bと並列に接続して参照レベルの補正を行うことにより、参照符号EP4で示されるように、ISI(Inter-Symbol Interference:符号間干渉成分)レベルを低減し、バスアンプ6により間断無くデータの連続読み出しを行えるようになっている。
【0072】
ここで、キャパシタC30aおよびC30bの容量値C30は、キャパシタC10aおよびC10bの容量値をC10とし、キャパシタC20aおよびC20bの容量値をC20として、C30={α(C10−C20)・(C10+C20)}/{(2−α)C10+αC20}で表される。
なお、αは、グローバルデータバスGDBの容量(寄生容量)をCGDB とし、ローカルデータバスLDBの容量(寄生容量)をCLDB とすると、α=CLDB /(CGDB +CLDB )となっている。また、C10およびC20に関しては、関連技術のPRDアンプと同様に、バスの時定数をτとすると、(C10−C20)/(C10+C20)=exp(−T/τ)をほぼ満たすものになる。さらに、Tは1ビットあたりのドライバ出力有効時間である。
【0073】
図25の動作波形に示されるように、データバス(ローカルデータバス)の切り替わりが起きてもPRD方式バスアンプと次に選択されるローカルデータバスのプリチャージにより、間断することなくデータの読み出し処理を行うことができる。ここで、同一のローカルデータバスのドライバから連続してデータが送られて来ている間、このローカルデータバスにおいては、プリチャージは行われない。図25の例では、次に選択されるローカルデータバスの選択前のプリチャージレベルをドライバの電源レベルの半分(Vii/2)としているが、必ずしもそうする必要はなく、略電源レベルの半分程度のレベルであればよく、また、少なくとも、電源レベル(Vii)とグランドレベル(Vss)との間にあればよい。なお、ローカルデータバス対のそれぞれ(LDB,/LDB:LDB5,/LDB5)は、略同じレベルにプリチャージする。
【0074】
以上において、図25では、次に選択されるローカルデータバス(LDB5)のプリチャージをローカルデータバスの切り替わり(LDB1からLDB5への切り替わり)の2ビット前から行っているが、1ビット前からでもよく、また、いつも使わないローカルデータバスはプリチャージされている状態としておき、ローカルデータバスが切り替わるとき、選択されたローカルデータバスのプリチャージを解除するように構成してもよい。
【0075】
図26は図23のデータバスアンプを適用した信号伝送システムにおける特徴的な動作を説明するための波形図であり、使わないローカルデータバス(PRE2,PRE3,PRE4,PRE6,…)をプリチャージされている状態としておき、ローカルデータバスが切り替わる(LDB1からLDB5への切り替わる)とき、選択されたローカルデータバス(LDB5)のプリチャージを解除するように構成した例を示すものである。
【0076】
図27は図21に示す第3実施例の変形例としての階層化バスの構成を概念的に示す図である。
図27に示す階層化バスは、図21に示す第3実施例としての階層化バスにおいて、グローバルデータバスGDBにプリチャージ回路8を設けたものであり、他の構成は図21と同様である。本変形例のように、グローバルデータバスGDBにプリチャージ回路8を設けた場合には、例えば、バス(グローバルデータバス)が動作していないとき、すなわち、スタンバイのときに、バスをプリチャージしておく等のことができる。なお、グローバルデータバス部にプリチャージ回路を設けない場合であっても、スタンバイ時にバスをプリチャージしておくことは可能である。
【0077】
図28は本発明が適用される信号伝送システムの第5実施例としてのPRD方式のデータバスアンプを概略的に示す図であり、図23に示すPRDコンパレータ61,62に対してそれぞれイネーブル信号enA,enBを供給して制御するようになっている。
図28に示されるように、PRD方式のデータバスアンプ6は、並列に設けられた2つのPRDコンパレータ61’,62’を有し、インターリーブ駆動するようになっている。すなわち、一方のPRDコンパレータ61’(A)が符号間干渉の推定動作を行っている間に、他方のPRDコンパレータ62’(B)がデータの判定動作を行い、また、一方のPRDコンパレータ61’がデータの判定動作をを行っている間に、他方のPRDコンパレータ62’が符号間干渉の推定動作を行うようになっている。そして、マルチプレクサ63により、2つのPRDコンパレータ61’,62’の一方の出力が交互に選択して出力され、これにより、高速に信号の読み出しを可能とするようになっている。
【0078】
ここで、本第5実施例のデータバスアンプ6は、2つのPRDコンパレータ61’および62’のそれぞれに対してイネーブル信号enAおよびenBが供給され、バスアンプ6(61’,62’)がデータ転送時以外には動作しないように構成されている。
図29は図28のデータバスアンプにおけるPRDコンパレータを示す図である。
【0079】
図29に示されるように、PRDコンパレータ61’(62’)の差動アンプ64’は、イネーブル信号enA(enB)によりその動作が制御されるカレントミラーアンプとして構成されている。なお、PRD機能部分66およびアンプ用プリチャージ回路65は、例えば、図24のPRDコンパレータにおけるものと同様である。
【0080】
図30は図28のデータバスアンプの動作の一例を説明するための図である。図30に示されるように、例えば、一方のPRDコンパレータ61’の動作を制御するイネーブル信号enAは、他方のPRDコンパレータ62’の動作を制御するイネーブル信号enBよりも1ビット早く出力されるようになっており、両方のPRDコンパレータ61’および62’が同時に動作を開始した場合における始めのビットの無効なデータを出力させないようになっている。すなわち、イネーブル信号enAが先に出力(イネーブル)され、一方のPRDコンパレータ61’が符号間干渉成分の推定動作およびコンパレータのオートゼロ動作を行うようになっている。このとき、他方のPRDコンパレータ62’は、まだ動作を開始していない。
【0081】
一方のPRDコンパレータ61’のイネーブル信号enAは、データがバスアンプに到着する1ビットタイム前に起動し、次のビットタイムの始め(イニシャルビット目)に、他方のPRDコンパレータ62’のイネーブル信号enBが出力されて該他方のPRDコンパレータ62’がイネーブルになる。このイニシャルビットでは、一方のPRDコンパレータ61’がデータを受け取ってデータの判定を行い、同時に、他方のPRDコンパレータ62’は、符号間干渉成分の推定動作およびオートゼロ動作を行うことになる。なお、本第5実施例(図28〜図30)において、PRDコンパレータ(61’,62’)は、コンパレータ(差動アンプ64’)の非対称性を除去して、感度を増大させるために、オートゼロ機能(差動アンプ64’の一方の入力と出力を短絡するリセット機能)を有している。
【0082】
ここで、例えば、バスアンプ(6)への入力信号が十分に大きい場合(コンパレータの非対称性を補うくらい十分に大きい場合)には、必ずしもオートゼロ機構は必要ではない。また、イネーブル信号enA,enBは同時に止めても各PRDコンパレータ61’,62’(差動アンプ64’)を停止してもよいが、例えば、データの出力が何ビットあるかが判っていれば、出力が終わった順に止めるように構成してもよい。
【0083】
図31は図28のデータバスアンプの変形例を示す図であり、読み出しが常に偶数ビットづつに限られる場合のデータバスアンプを示すものである。また、図32は図31のデータバスアンプの動作の一例を説明するための波形図である。なお、図32において、イネーブル信号enA,enBにおける『I』は符号間干渉成分(ISI)の推定動作を示し、『D』は信号判定動作を示している。
【0084】
図31および図28の比較から明らかなように、本変形例では、一方のPRDコンパレータ61’は図28(図29)と同様に構成し、他方のPRDコンパレータ62”におけるPRD機能部分を図15に示す関連技術におけるPRD機能部分(266)と同様に構成するようになっている。そして、イネーブル信号enA,enBにより、一方のPRDコンパレータ61’が先に動作するようになっており、該PRDコンパレータ61’は、 偶数ビットを読み出すとき、常にバスの切り替えの直前のビットで符号間干渉成分の推定動作(I)を行い、バスの切り替えの直後のビットで信号判定動作(D)を行うようになっている。
【0085】
すなわち、図32に示されるように、バスの切り替えタイミングが偶数ビット毎に生じる(一般的には、偶数ビット毎に生じる)場合、すなわち、バスの切り替えタイミングが符号間干渉成分推定動作Iから信号判定動作Dに切り替わる一方のPRDコンパレータ61’(コンパレータA)に同期して生じる場合、一方のPRDコンパレータ61’にのみキャパシタC30a,C30bを設けて制御信号φ3で接続を制御すればよいため、他方のPRDコンパレータ62”におけるPRD機能部分(266)に対してキャパシタC30a,C30bおよび制御信号φ3’により制御されるスイッチ素子を設けなくても同様の効果が得られるのである。このように、回路構成を必要十分なものとすることで、図28に示す第5実施例におけるPRDバスアンプ6よりも回路規模を削減することが可能になる。なお、他方のPRDコンパレータ62”における差動アンプ64’のオートゼロ動作は、制御信号φ2により制御すればよい。
【0086】
なお、図25で述べたのと同様に、次に選択されるローカルデータバス(LDB5)のプリチャージをローカルデータバスの切り替わり(LDB1からLDB5への切り替わり)の2ビット前から行っているが、1ビット前からでもよく、また、いつも使わないローカルデータバスはプリチャージされている状態としておき、ローカルデータバスが切り替わるとき、選択されたローカルデータバスのプリチャージを解除するように構成してもよい。
【0087】
図33は本発明が適用される半導体記憶装置におけるライトアンプ(10)の一例を示す回路図であり、また、図34は本発明が適用される半導体記憶装置におけるライトアンプの他の例を示す回路図である。
図33および図34に示されるように、各ライトアンプは、イネーブル信号enおよびデータ(書き込みデータ)DATAを受け取り、相補のグローバルデータバスGDB,/GDBを該データDATAに応じたレベルに駆動するようになっている。
【0088】
ここで、図33および図34の比較から明らかなように、図34に示すライトアンプは、図33に示すライトアンプに対して、各グローバルデータバスGDB,/GDBを駆動する電源部にNMOSトランジスタをさらに設けることにより、すなわち、各出力段のPMOSトランジスタと内部電源線(Vii)との間にNMOSトランジスタを挿入することにより、データバス(GDB,/GDB)が『内部電源電圧(Vii)−NMOSトランジスタの閾値電圧(Vth)』以上のレベルに上がらないように構成したものである。また、書き込み動作は低電位電源線(Vss)に接続されたNMOSトランジスタの駆動力で高レベル“H”側のデータを低レベル“L”にするという動作が主要なものであり、データバスの高レベル“H”側のレベルが低めのレベルにあれば、低レベル“L”に向かうスピードはより速くなり、結果として、より一層高速な書き込み動作が可能になる。
【0089】
なお、図33および図34に示すライトアンプの動作は、後に、図71を参照して詳述する。
図35は本発明が適用される信号伝送システムの第6実施例としての階層化バスの構成を概念的に示す図であり、図21に示す第3実施例の階層化バスの構成におけるPRD方式のデータバスアンプ6として、上述した第5実施例(第5実施例の変形例:イネーブル信号enA,enBにより制御されるデータバスアンプ)を適用したものである。なお、図22に示す第4実施例の枝分かれバスの構成におけるPRD方式のデータバスアンプ6として、イネーブル信号enA,enBにより制御されるデータバスアンプを適用することもできるのはもちろんである。
【0090】
図36は本発明が適用される信号伝送システムの第7実施例としての半導体記憶装置の構成例を示すブロック図であり、図37は図36の半導体記憶装置における動作波形の一例を示す図である。図36において、参照符号1はメモリセルアレイ、2’はワードデコーダアレイ(メインワードデコーダ:MWDEC)、3はセンスアンプ(センスアンプアレイ)、4はローカルデータバス(LDB)、5はグローバルデータバス(GDB)、6はデータバスアンプ(差動型PRDデータバスアンプ:DPRD)、9はローカルデータバススイッチ、12はカラムデコーダ(CDEC)、13はPRDパルス生成回路、14はローカルデータバススイッチ用パルス生成回路、そして、15はロウブロック状態ラッチ回路を示している。ここで、PRDパルス生成回路13は、データバスアンプ6で使用する制御信号(φ1,φ2,φ3)等を生成する回路であり、ローカルデータバススイッチ用パルス生成回路14は、各ローカルデータバススイッチ9のスイッチングを制御する信号を生成する回路である。
【0091】
図36に示されるように、半導体記憶装置(主要部)は、8つのロウブロック(RB:RB0〜RB7)を備えて構成され、各ロウブロックRBはそれぞれメインワードデコーダ(MWDEC)2’およびサブワードデコーダ(SWDEC)2を有している。そして、各ロウブロックRBを渡るローカルデータバス(LDB)4の切り替え時には、連続的な(間断のない、ギャップレスの)データ読み出しを行うようになっており、センスアンプ3がドライバの役目を果たすようになっている。また、PRD方式データバスアンプ6は、グローバルデータバス5上に設けられている。なお、本発明は、図36に示す構成を有する半導体記憶装置に限定されるものではなく、様々な構成の半導体記憶装置に適用することができるのはいうまでもない。
【0092】
本第7実施例においては、センスアンプ3から、選択されたカラムゲートおよびローカルデータバススイッチ9を介し、さらに、グローバルデータバス5を介してデータを転送し、符号間干渉成分除去(推定)機能のある相補型バスアンプで増幅する。ここで、PRDバスアンプ6内で使用するパルス(制御信号)は、PRDパルス生成回路13で生成されるようになっている。また、本第7実施例では、1つのPRDパルス生成回路13から2つのPRDバスアンプ6に対して上記のパルスを供給しているが、パルスの供給の仕方はこれに限定されるものではい。具体的に、例えば、4つのPRDバスアンプに対して1つのPRDパルス生成回路13からのパルスを与えるように構成することもでき、また、全てのPRDバスアンプ6に対して1つのPRDパルス生成回路13から与えてもよい。
【0093】
PRDパルス生成回路13に供給するクロックCLKは、場所によってスキューが出ないように、例えば、ツリー状にして供給しているが、これに限定されるものではない。さらに、本第7実施例では、ロウブロック状態ラッチ回路15により、ローカルデータバス4の切り替え時に間断なくデータ読み出しを行うために必要となるロウブロックの状態を記憶するようになっており、例えば、ロウブロック状態ラッチ回路15を各ロウブロックRBに対して2個の状態を記憶するためのラッチとして構成することができる。すなわち、1つは、次にアクセスするロウブロックであることを示す状態(NEXT:ネクスト)であり、もう一つは現在アクセスしているロウブロックであることを示す状態(CURRENT:カレント)である。このラッチ回路15からメインワードデコーダ(MWDEC)2’上にその状態を表すRB@C信号(RB@が現在アクセスしているロウブロックであることを示す信号)およびRB@N信号(RB@が次にアクセスするロウブロックであることを示す信号)が走り、これらRB@C信号およびRB@N信号が各ロウブロックRB(RB0〜RB7)に対して与えられる(すなわち、@は0〜7である)。なお、バスの切り替え時にバスを選択的にドライブするための選択トランジスタ(カラムゲート)の選択信号(CL)は、活性化されているローカルバス系統と非活性のローカルバス系統で共通化されている。
【0094】
図37では、現在アクセスしているロウブロック(CURRENTロウブロック)がRB1(RB1C)で、次にアクセスするロウブロック(NEXTロウブロック)がRB3(RB3N)の場合を示している。
図37において、参照符号TP1は、相補のローカルデータバス4(LDB,/LDB)をショートして中間電位(Vii/2)にプリチャージするタイミングを示し、また、TP2は、グローバルデータバス(GDB:5)と次にアクセスするロウブロックRB3におけるローカルデータバス(LDB:4)を繋ぐスイッチ(ローカルデータバススイッチ9)が起動し始めるタイミングを示している。なお、タイミングTP2は、グローバルデータバスGDBと現在アクセスしているロウブロックRB1におけるローカルデータバスLDBを繋いでいるローカルデータバススイッチ(9)の解除信号が動作し始めるタイミングでもある。また、本第7実施例では、タイミング切り替わりの1ビット前のタイミング(タイミングTP1)において、次にアクセスするロウブロックRB3のプリチャージ信号(PRE3)が出力され、ロウブロックRB3のローカルデータバスLDBのプリチャージが行われる。ここで、図37の全体的な波形は、前述した図25の動作波形に対応している。
【0095】
図38は図36の半導体記憶装置における1つのロウブロック(RB@)の構成例を示すブロック図であり、図39は図38の動作シーケンスの一例を説明するための波形図である。なお、図38において、カラムゲートの選択信号線(CL)、グローバルデータバス(GDB)、ローカルデータバス(LDB)、および、ローカルデータバススイッチ(9)等は、煩雑になるので図示していない。また、図39はロウブロック状態ラッチ回路15から生成される信号(RB@C,RB@N)によるブロック選択動作のシーケンスの一例を示すものである。
【0096】
図38および図39において、参照符号RBPRE@は、各ロウブロック(RB)内のRBPRE生成回路51で生成され当該ブロック(ロウブロック)内に供給されるロウブロックプリチャージ信号であり、また、WLタイミング信号発生回路52にも供給される。ここで、RBPRE信号が有効であるとき、ワード線(WL)はリセットされる。WLタイミング信号発生回路52は、ブロック内のワード線(WL)の立ち上げタイミングおよび立ち下げタイミングを生成している。さらに、RBMW生成回路53によりRBMW@信号が生成され、ブロック内のメインワードデコーダ(MWDEC)2’に供給される。ここで、RBMW@信号が高レベル“H”のとき、当該ブロック内のメインワードデコーダ2’はアドレスを受け付けることができ、逆に、RBMW@信号が低レベル“L”のときには、メインワードデコーダ2’のアドレス信号が変わっても、選択されたメインワード(MW)は影響を受けないようになっている。なお、参照符号57は、各ブロックにおけるローカルデータバスをプリチャージするためのLDB@プリチャージ回路を示している。
【0097】
RBSW生成回路54は、RBSW@信号(パルス)を発生する。図38の例では、RBSW@信号は相補の信号とされ、各センスアンプ列(3)を通って、センスアンプとサブワードデコーダ(SWDEC)2の交差する部分にあるRB別SWプリデコードアドレスラッチ回路55に供給される。ここで、RB別SWプリデコードアドレスラッチ回路55は、RBSW@信号により共通に走っているサブワードプリデコード信号(SWプリデコード信号#)をブロック毎にラッチし、これにより、サブワードプリデコード信号が他のブロックにアクセスしようとしたときにローカルデータバスが切り替わっても、各ブロック毎にサブワードプリデコード信号を保持することができるようになっている。
【0098】
なお、本第7実施例において、サブワードプリデコード信号は0〜3の4個であり、SWプリデコード信号#における#が0〜3になる。また、RBLDBPRE生成回路56は、RBLDBPRE@信号を生成しており、RB@N信号とLDBプリチャージ信号(LDBPRE信号:各ブロックに共通)から各ブロックのローカルデータバス(LDB)のプリチャージ信号(RBLDBPRE@信号)が生成される。ここで、RBLDBPRE@信号により次に選択されるバスは、少なくとも、その切り替わる1ビット前でのプリチャージを行うことができる。また、後に詳述するが、ギャップレスライト動作(間断のない書き込み動作)も行おうとした場合には、このRBLDBPRE@信号に対する変更が必要になる。なお、半導体記憶装置に適用した本発明の信号伝送システム(バス方式)においても、データバスのプリチャージを連続読み出し時には行う必要がないのはもちろんである。
【0099】
ところで、半導体記憶装置におけるデータの読み出し動作では、予め何ビット読み出すかは判っているため、カウンタで何ビット読み出し動作を行ったかを、例えば、チップ(半導体記憶装置)内を走るクロックCLKを使ってカウントし、最終ビットが切り替わる直前にローカルデータバススイッチ(GDB−LDBSW)を切り替える信号をLDBSW信号生成回路が生成し、LDB−GDB−SW回路内で各ブロックのRB@N信号と論理をとり、ローカルデータバスが切り替えタイミングの直前から切り替わるように動作させるようになっている。本第7実施例において、バスの切り替え動作は、切り替えの直前から始まる方式であり、その動作は、図39に示す通りである。また、図36では、メインワードデコーダ(MWDEC)2’の一方側(図面上、左側)だけにセルアレイがあるように描いてあるが、両側にセルアレイを設けてもよく、また、この構成は様々に変形し得るのはいうまでもない。
【0100】
図40は本発明が適用される信号伝送システムの第8実施例としての半導体記憶装置の構成例を示すブロック図である。本第8実施例の半導体記憶装置も、上述した第7実施例と同様に、8個のロウブロック(RB:RB0〜RB7)を備えて構成されているが、このロウブロックRBの数は8個に限定されるものではなく、例えば、4個或いは16個等でもよいのはもちろんである。また、本第8実施例においても、第7実施例と同様に、複数のローカルデータバス4(LDB,/LDB)がローカルデータバススイッチ9(GDB−LDBSW)を介して1つのグローバルデータバス5(GDB,/GDB)に繋がり、このグローバルデータバス5に対してPRD方式のデータバスアンプ6が設けられ、図40はこの構成を複数有する場合の例を示している。なお、図40の下方に示す1つのロウブロックRBは、上述の図38に示すロウブロックRBの4倍の容量を有する場合を示しており、また、図40では、ローカルデータバス(LDB)が、参照符号DPの位置で2つに分割されている。また、参照符号RB@CKは、ロウブロック状態遷移クロックを示し、@は0〜7である。
また、カラム選択信号(CL)は、複数のロウブロック(RB0〜RB7)に渡って活性化され、さらに、第7実施例と同様に、各ロウブロックはそれぞれメインワードデコーダ(MWDEC)2’およびサブワードデコーダ(SWDEC)2を備えている。そして、本第8実施例は、ロウブロックを渡るローカルデータバス(LDB)の切り替え時に、ギャップレスのデータ読み出し(データリード)を行う例であり、センスアンプ3がドライバの役目を果たすようになっている。
【0101】
さらに、上述した第7実施例と同様であるので詳しくは図示しないが、PRDバスアンプ6内で使用するパルス(制御信号)は、PRDパルス生成回路(13)で生成される。なお、第7実施例のように、1つのPRDパルス生成回路(13)から2個のPRDバスアンプ6に対してパルスを供給してもよいが、例えば、4個のPRDバスアンプ6に対して、或いは、全てのPRDバスアンプ6に対してパルスを供給するように構成してもよい。また、PRDパルス生成回路に対するクロック(CLK)の配線は、場所によるスキューが出ないようにツリー状にしてもよいが、例えば、動作スピードが遅くてよい場合等にはツリー状に限定されるものではない。
【0102】
本第8実施例では、バス系統の状態信号が4状態ある例を示している。すなわち、4つの状態とは、そのバス系統が活性化が始まり次にアクセスされる状態(NEXT:ネクスト)、そのバス系統が現在活性化しアクセスされていることを表す状態(CURRENT:カレント)、そのバス系統がまだ活性化しているがアクセスが終わった状態(PREVIOUS:プレビアス)、および、非活性でアクセスも行われない状態(STANDBY:スタンバイ)のことである。ここで、スタンバイとは、いつでもアクセス動作が開始できるロウブロック(RB)であることを示し、休止しているという意味ではない。また、これら4つの状態信号(RB@N,RB@C,RB@P,RB@S)は、メモリセルアレイの近くで各ロウブロック毎に設けられたロウブロック状態ラッチ回路15’により保持される。
【0103】
図41は図40に示す第8実施例におけるラッチ回路(ロウブロック状態ラッチ回路15’)を示すブロック図であり、図42は図41に示すラッチ回路の一例を示すブロック回路図であり、そして、図43は図42に示すラッチ回路の動作の一例を説明するための波形図である。
図41および図42に示されるように、ロウブロック状態ラッチ回路(RB状態ラッチ回路)15’は、4つのフリップフロップ(RSフリップフロップ)およびインバータを備えて構成され、ロウブロック状態遷移クロック(RB@CK信号:@は0〜7)およびリセット信号(RESET信号)を受け取り、4つの状態信号(RB@N,RB@C,RB@P,RB@S)のいずれかを保持(出力)するようになっている。
【0104】
まず、RESET信号が高レベル“H”になると、RB状態ラッチ回路15’および各ロウブロックRBはスタンバイ状態を保持する。ここで、本第8実施例において、RESET信号は、各ロウブロック共通の信号とされ、選択されたロウブロック(RB@)には、RB@CK信号(RB@CKパルス)が1つラッチ回路15’に入力され、当該ラッチ回路およびそのRB@はネクスト状態に遷移する。このネクスト状態は、データ読み出し(または、データ書き込み)のための準備状態であり、具体的に、例えば、ワード線(WL)の選択および立ち上げや、センスアンプ(3)の活性化等が行われる。
【0105】
次に、もう一個RB@CKパルスが入力すると、RB@はカレント状態、すなわち、データの読み出し(または、データ書き込み)を行う状態になる。さらに、もう一個RB@CKパルスが入ると、このRB状態ラッチ回路15’およびRB@はプレビアス状態になる。ここで、プレビアス状態では、例えば、ワード線(WL)の立ち下げ、センスアンプ(3)の非活性化、および、ビット線(BL)のプリチャージ等が行われる。また、データ書き込み(ライト)動作時には、メモリセルへのデータのリストアも行われる。このプレビアス状態では、外からこのプレビアス状態のロウブロックRBへのアクセスは禁止される。すなわち、プレビアス状態を示す信号(RB@P)は、このアクセス禁止を示すためにも使用され、場合によっては外部に出力される。また、この信号(RB@P)を使って、外部からのアクセスに対して待機(ウェイティング)をかけることも可能である。
【0106】
以上において、RB(ロウブロック)が切り替わった時(ローカルデータバスLDBが切り替わった時)のギャップレスのデータ読み出し(書き込み)を行うためには、あるRBがカレント状態にあるとき、それに並行して次に選択されるRBのワード線立ち上げ等の動作を行うために、次に選択するRBの状態をネクスト状態にする。そして、カレント状態であるRBからのデータの読み出し(書き込み)が終わったら、そのRBをプレビアス状態にすると同時に、次に選択するRBをカレント状態にすることにより、RBの切り替え時にギャップ(不連続)が出ないようにすることができる。これを順次並行して行うことにより、ギャップレスの(間断のない、連続的な)読み出しまたは書き込み動作が可能になる。
【0107】
図44は図40に示す第8実施例におけるロウブロックの構成例(主要部)を拡大して示すブロック図であり、図45は図40に示す第8実施例の半導体記憶装置の動作シーケンスの一例を説明するための波形図である。
図44と図38との比較から明らかなように、本第8実施例の半導体記憶装置におけるロウブロックは、ほぼ前述した第7実施例と同様であるが、各ロウブロックに含まれるメモリセルアレイの数(記憶容量)が異なっている。なお、図38と同様に、図44においても、カラムゲートの選択信号線(CL)、グローバルデータバス(GDB)、ローカルデータバス(LDB)、および、ローカルデータバススイッチ(9)等は煩雑になるので図示していない。また、図45はロウブロック状態ラッチ回路(RB状態ラッチ回路)15’から生成される信号(RB@C,RB@N,RB@P,RB@S)によるブロック選択動作のシーケンスの一例を示すものである。
【0108】
前述したように、RB状態ラッチ回路15’は各RB(ロウブロック)毎にあり、そこにはRB@CKが供給される。このRB状態ラッチ回路15’からは、RBの状態に応じて、RB@N信号,RB@C信号,RB@P信号,RB@S信号の4つの状態信号が出力される。図44において、参照符号RBPRE@は、RB@N信号およびRB@C信号から各ロウブロック内のRBPRE生成回路51で生成されてブロック内に供給されると共に、WLタイミング信号発生回路52にも供給される。このRBPRE@信号が有効であるときは、ワード線(WL)はリセットされる。WLタイミング信号発生回路52は、ブロック内のワード線(WL)の立ち上げタイミングおよび立ち下げタイミングを生成している。さらに、RB@N信号からRBMW生成回路53によりRBMW@信号が生成され、ブロック内のメインワードデコーダ(MWDEC)2’に供給される。ここで、RBMW@信号が高レベル“H”のとき、当該ブロック内のメインワードデコーダ2’はアドレスを受け付けることができ、逆に、RBMW@信号が低レベル“L”のときには、メインワードデコーダ2’のアドレス信号が変わっても、選択されたメインワード(MW)は影響を受けないようになっている。なお、参照符号57は、各ブロックにおけるローカルデータバスをプリチャージするためのLDB@プリチャージ回路を示している。
【0109】
RBSW生成回路54は、RB@N信号からRBSW@信号(パルス)を発生する。図44の例では、RBSW@信号は相補の信号とされ、各センスアンプ列(3)を通って、センスアンプとサブワードデコーダ(SWDEC)2の交差する部分にあるRB別SWプリデコードアドレスラッチ回路55に供給される。ここで、RB別SWプリデコードアドレスラッチ回路55は、RBSW@信号により共通に走っているサブワードプリデコード信号(SWプリデコード信号#)をブロック毎にラッチし、これにより、サブワードプリデコード信号が他のブロックにアクセスしようとしたときにローカルデータバスが切り替わっても、各ブロック毎にサブワードプリデコード信号を保持することができるようになっている。
【0110】
なお、本第8実施例において、サブワードプリデコード信号は0〜3の4個であり、SWプリデコード信号#における#が0〜3になる。また、RBLDBPRE生成回路56は、RB@N信号およびRB@C信号からRBLDBPRE@信号を生成しており、データの読み出し(或いは、書き込み)を行う時だけ選択したRBのLDBのプリチャージを解除する方法が採用されている。この方式は、後述するギャップレスライト(連続書き込み:第15実施例:図72参照)動作も可能になるプリチャージ方式である。なお、半導体記憶装置に適用した本発明の信号伝送システム(バス方式)においても、データバスのプリチャージを連続読み出し時には行う必要がないのはいうまでもない。
【0111】
前述したように、本第8実施例の半導体記憶装置におけるデータの読み出し動作では、予め何ビット読み出すかは判っているため、カウンタで何ビット読み出し動作を行ったかを、例えば、チップ(半導体記憶装置)内を走るクロックCLKを使ってカウントし、最終ビットが切り替わる直前にローカルデータバススイッチ(GDB−LDBSW)を切り替える信号をLDBSW信号生成回路が生成し、LDB−GDB−SW回路内で各ブロックのRB@N信号と論理をとり、ローカルデータバスが切り替えタイミングの直前から切り替わるように動作させるようになっている。本第8実施例において、バスの切り替え動作は、切り替えの直前から始まる方式であり、その動作は、図39に示す通りである。また、図40では、メインワードデコーダ(MWDEC)2’の一方側(図面上、左側)だけにセルアレイがあるように描いてあるが、両側にセルアレイを設けてもよく、また、この構成は様々に変形し得る。
【0112】
図46および図47は図40に示す第8実施例の半導体記憶装置の動作状態を示す図である。
図46および図47に示されるように、例えば、期間ST3においては、ロウブロックRB5(ローカルバス系統5)が活性化され、アクセスされている状態(カレント状態)であり、また、ロウブロックRB1(ローカルバス系統1)はまだ活性化しているが、アクセスが終わった状態(プレビアス状態)である。ここで、プレビアス状態のRB1(ロウブロック)では、セルデータのリストア、ワード線(WL)の立ち下げ、および、ビット線(BL)のプリチャージが終わるまではこのRB1をアクセスできない。さらに、プレビアス状態のRB1では、後述する実施例におけるSSAスキーマ(schema) の書き込み時にビット線トランスファーゲートの立ち上げ(オン)も行い、また、ローカルデータバス(LDB)のプリチャージも行うようになっている。また、ロウブロックRB6(ローカルバス系統6)はネクスト状態であり、ワード線が立ち上がりはじめ、センスアンプがデータをラッチし、アクセスできる状態になっている。なお、その他のロウブロック(RB0,RB2,RB3,RB4,RB7)はスタンバイ状態で非活性となっている。このスタンバイ状態では、いつでも選択開始が可能なロウブロックになる。そして、リード時には、ネクスト状態にあるロウブロックのローカルデータバスが、このネクスト状態信号と切り替わり信号を受けて、切り替わりの直前にプリチャージ状態が解除されることになる。また、読み出し動作波形(図37参照)に関しては第7実施例と同様であるので省略する。
【0113】
図48は本発明が適用される信号伝送システムの第9実施例としての半導体記憶装置におけるメインワードデコーダ(MWDEC)2’の構成例を示すブロック回路図であり、上述した第7実施例および第8実施例の半導体記憶装置に適用され得るものである。ここで、参照符号Vppは、昇圧レベル(昇圧電位の電源線)を示している。
【0114】
図48および前述した図38並びに図44に示されるように、メインワード線(MWL)の保持回路であるメインワードデコーダ2’には、RBMW生成回路53からのRBMW@信号およびRBPRE生成回路51からのRBPRE@信号(実際には、その反転信号/RBPRE@)、並びに、プリデコードアドレスが供給され、MWL用のMW信号(RBMW@信号)を出力するようになっている。すなわち、第7実施例および第8実施例の半導体記憶装置では、メモリセルアレイのロウ選択線が親子構造(階層構造)になっており、メインワード線(MWL)の下層にサブワード線(SWL)が設けられた構成となっている。
【0115】
MWDEC(メインワードデコーダ)2’は、ダイナミックノードでMWL(メインワード線)の状態を保持し、これにより、他のRB(ロウブロック)とロウ側のプリデコード信号を共有化しても、他のRBの任意のロウアドレスを選択することができる。すなわち、RBMW@信号が高レベル“H”で、且つ、/RBPRE@も高レベル“H”のときに限って、MWDEC2’は、アドレス(プリデコードアドレス)による変化を受ける。アドレス遷移後に、RBMW@信号が低レベル“L”になっていれば、MWLのプリデコードアドレスが他のRBのMWLを立ち上げるために変化してもなんら影響を受けない。MWLの立ち下げは、/RBPRE信号が低レベル“L”のときに行われる。
【0116】
なお、本第9実施例では、MWLの高レベル“H”がSWDEC(サブワードデコーダ)2の電源となっているので、MWLがリセット(低レベル“L”)されている状態では、SWDEC2の動作はMWLの選択に関して影響を与えないことになる。
図49は本発明が適用される信号伝送システムの第9実施例としての半導体記憶装置におけるサブワードプリデコードアドレスラッチ回路(RB別SWプリデコードアドレスラッチ回路55)の構成例を示すブロック回路図である。
【0117】
既に、第7実施例および第8実施例でも説明したように、本第9実施例においても、RBに共通なサブワードプリデコードアドレス(SWプリデコードアドレス)をSWプリデコードアドレスラッチ回路55で各RB毎に保持する方式となっている。もちろん、MWLのようにダイナミックにSWLを保持する構成にしても構わない。ここで、1つのMWL当たり4本のSWLを設ける構成となっているので、プリデコード線も4本設けられている。
【0118】
図49に示されるように、SWプリデコードアドレスラッチ回路55は、縦列接続されたトランスファゲートおよびラッチで構成され、各RB毎に生成されるRBSW@信号(RBSW@,/RBSW@)によりSWプリデコードアドレスをラッチするようになっている。なお、図示していないが、このSWプリデコードアドレスラッチ回路55は、リセット機能を有している。
【0119】
図50は本発明が適用される信号伝送システムの第10実施例としての階層化バスの構成を概念的に示す図であり、ローカルデータバス(LDB)が切り替わってもPRD方式のバスアンプで間断なくデータを読み出す他の方式を示すものである。
本第10実施例では、例えば、前述した図35に示す第6実施例における各ローカルバススイッチDBSW(DBSWi,DBSWj,…, DBSWk:9) が設けられている位置に対して、グローバルデータバスレベル検出回路兼プリチャージ回路60を設けるようになっている。なお、各グローバルデータバスレベル検出回路兼プリチャージ回路60には、それぞれプリチャージ信号(Prei,Prej,…, Prek)が供給され、各プリチャージ回路60のプリチャージ動作を制御するようになっている。
【0120】
すなわち、本第10実施例では、グローバルデータバスレベル検出回路兼プリチャージ回路60によって、グローバルデータバス(GDB:GDB,/GDB)の電位を検出し、次に選択されるデータバス(LDB5:LDB5,/LDB5)に対して、このグローバルデータバスに近いレベルを選択前にプリチャージレベルとして与えるようになっている。従って、PRD方式のバスアンプは従来型(キャパシタC30を持たないもの:例えば、図9および図10参照)で構わない。また、グローバルデータバスレベル検出回路兼プリチャージ回路60により与えるプリチャージレベルは、必ずしもグローバルデータバスと同じレベルになる必要はなく、グローバルデータバス(GDB)と次の選択ローカルデータバス(LDB5)を繋いだことによる電位変化を小さくする方向にプリチャージを行うものであればよい。このときには、例えば、前述した第3実施例および第5実施例に用いるようなPRD方式のバスアンプ(図23および図24、並びに、図28および図29参照)を使用する方が好ましい。なお、本第10実施例において、グローバルデータバスレベル検出回路兼プリチャージ回路60を設ける位置は、各ローカルバススイッチDBSWの位置に限定されるものではない。
【0121】
図51は図50の信号伝送システムにおける動作波形の一例を示す図である。図51に示されるように、本第10実施例では、次に選択されるローカルデータバス(LDB5)は、該ローカルデータバスLDB5に対応するプリチャージ信号(Pre5)を切り替わりの直前にグローバルデータバスGDBに近いレベルをプリチャージレベルとして与えることにより、LDB5をGDBに繋いだことによる電位変化を小さくするようになっている。ここで、LDB5をプリチャージするタイミングは、ローカルデータバスの切り替わりの直前であれば、1ビット前に限定されるものではない。
【0122】
図52は本発明が適用される信号伝送システムの第11実施例としてのバスレベル設定回路の構成例を示す回路図であり、図53は図52のバスレベル設定回路の動作を説明するための図である。
上述したのと同様に、本第11実施例では、図52に示されるように、グローバルデータバス(GDB)と次の選択ローカルデータバス(LDB5)を繋いだことによる電位変化を小さくするためのバスレベル設定回路61を設けるようになっている。このバスレベル設定回路61は、図53に示されるように、ローカルデータバスLDB5の切り替わりの直前のタイミングでプリチャージスイッチ(PreSW)をオンとして、該ローカルデータバスLDB5をグローバルデータバスGDBに近いレベルにプリチャージするようになっている。ここで、高電位電源線(Vii)に接続されるNMOSトランジスタおよび低電位電源線(Vss)に接続されるPMOSトランジスタは、両方ともに閾値電圧(Vth)が零に近い(非常に小さい)ものを使用する必要がある。
【0123】
図54は本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための階層化バスの構成例を示す図であり、また、図55は本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための枝分かれバスの構成例を示す図である。ここで、図54および図55は、それぞれ前述した図21および図22に対応し、図21および図22におけるPRD方式データバスアンプ6を書き込みアンプ(ライトアンプ)としたものに相当する。
【0124】
図54および図55において、同じローカルデータバス中にあるユニットCに書き込みを行っている間、基本的には、当該ローカルデータバスはその間プリチャージをしないで、高速な書き込みを行うようになっている。なお、グローバルデータバス(GDB)およびローカルデータバス(LDBi,LDBj,…, LDBk)は、相補型のデータバス(GDB,/GDB;LDB,/LDB)として構成され、また、ユニットCは、例えば、相補入力を持ったセンスアンプとして構成されている。
【0125】
図56は本発明が適用される信号伝送システムの第12実施例としての半導体記憶装置の構成例を示すブロック図であり、SSA(Separated Sense Amplifier)方式によるダイナミック型ランダムアクセスメモリ(DRAM:半導体記憶装置)のデータの高速書き込みの例を示すものである。なお、この構成自身は、通常のDRAMと大きく変わるところはない。
【0126】
本第12実施例の半導体記憶装置が通常のDRAMと違うところは、センスアンプ(S/A:3)とビット線(BL)とを繋ぐビット線トランスファーゲートの制御回路(制御信号:BLT)である。すなわち、通常のDRAMにおいて、データ書き込み動作時には、書き込むセルのワード線(WL)が開いており、且つ、センスアンプは今回の書き込み動作以前にそのセルに記憶されていたデータをラッチしている状態にある。従って、新たに書き込まれるデータが、既に書き込まれているデータと同じならば、書き込みは直ちに終了する。しかしながら、新たに書き込まれるデータが、既に書き込まれているデータと逆の場合には、書き込み動作のワーストケースになり、これが書き込み動作の時間を決めることになる。
【0127】
すなわち、新たに書き込まれるデータが既に書き込まれているデータと逆の場合、センスアンプ(S/A)にラッチされたデータは、グローバルデータバス(GDB:GDB,/GDB)に繋がったライトアンプ(WA)により、グローバルデータバスGDB(5)、データバススイッチ(9)、ローカルデータバスLDB(LDB,/LDB:4)を経由してカラムトランスファーゲート(CL)を介して反転される。そして、このセンスアンプに繋がったビット線対(BL,/BL)の電位も反転される。なお、ローカルデータバスの切り替えを行わない場合には、必ずしもグローバルデータバスおよびローカルデータバスのプリチャージ回路(8,7)は必要ない。
【0128】
図57〜図62は図56の半導体記憶装置における書き込み動作のシーケンスを示す図である。
まず、図57に示されるように、メモリセル(MC)からデータを読み出し、MCから出て来たデータをセンスアンプ(S/A)で或る程度増幅し、その後、ビット線トランスファーゲート(BLT)を閉じてセンスアンプとビット線対(BL,/BL)を切り放す。ここで、或る程度とは、BLTを閉じる動作でS/Aのデータが反転したりしないという状態で、メモリセルへのデータリストア動作の時ほどビット線対が開く必要はないという意味である。その後、カラムトランスファーゲート(CL)を開け、ライトアンプ(WA)でグローバルデータバス(GDB)、データバススイッチ(DBSW)、ローカルデータバス(LDB)を経由してセンスアンプのデータを反転させる。このとき、センスアンプにはビット線が繋がっていないので、該センスアンプは高速に反転することになる。
【0129】
さらに、図58〜図61に示されるように、同じローカルデータバスに繋がっているカラムトランスファーを次々と開け、ライトアンプから順次センスアンプに書き込んでゆく。これにより、例えば、従来の書き込み方式に比べて約2倍の速度で書き込むことが可能となる。ここで、図58はライトアンプWAからセンスアンプAへのデータ書き込みの様子を示し、図59はライトアンプWAからセンスアンプBへのデータ書き込みの様子を示し、図60はライトアンプWAからセンスアンプCへのデータ書き込みの様子を示し、そして、図61はライトアンプWAからセンスアンプDへのデータ書き込みの様子を示している。
【0130】
そして、図62に示されるように、センスアンプへのデータ書き込みの後、BLTを開けてセンスアンプのデータをメモリセル(MC)に書き込む。このメモリセルのデータリストア終了後、ワード線(WL)を立ち下げ、センスアンプを非活性化し、そして、ビット線(BL,/BL)をプリチャージする。
なお、以上の図57〜図62に示すシーケンスは、書き込み動作の前後において、バスのプリチャージを行わない場合の例である。もし、書き込み動作の前後でバスのプリチャージを行う場合には、図57のメモリセルからデータを読み出してセンスアンプで或る程度増幅し、また、センスアンプとビット線対との切り放しを行う期間(TT1)、或いは、この期間TT1を含み該期間TT1よりも前の時間にLDBプリチャージ回路(7)またはGDBプリチャージ回路(8)により、若しくは、LDBプリチャージ回路(7)およびGDBプリチャージ回路(8)の両方により、バス(GDB,LDB)のプリチャージを行う。或いは、図58〜図61のライトアンプから順次センスアンプに書き込む期間(TT2)が終わったとき、LDBプリチャージ回路(7)またはGDBプリチャージ回路(8)により、若しくは、LDBプリチャージ回路(7)およびGDBプリチャージ回路(8)の両方により、バス(GDB,LDB)のプリチャージを行う。
【0131】
図63は図56の半導体記憶装置に適用されるビット線の立ち上がりを鈍らせる回路(ビット線トランスファーゲートの制御回路)の一例を示す回路図である。
図63に示されるように、本回路は、昇圧電位の電源線(Vpp)と低電位の電源線(Vss)との間に、駆動力の小さいPMOSトランジスタと駆動力の大きいNMOSトランジスタとを有するインバータを設けることで構成されている。これにより、BLT(ビット線トランスファーゲートの制御信号)の立ち上がり波形を遅延により鈍らせてセンスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐようになっている。この例ではBLTの立ち上げの仕方を遅延回路により鈍らせているが、センスアンプのデータが反転しないようにする方法としては、BLTを2段階、或いは、3段階で立ち上げる方法も可能である。
【0132】
図64は図56の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路(ビット線トランスファーゲートの制御回路)の一例を示す回路図であり、BLTを2段階で立ち上げるものである。また、図65は図64の回路に使用する信号レベルを示す図である。
図64に示されるように、本回路は、昇圧電位の電源線(Vpp)に繋がれた第1のPMOSトランジスタと、高電位電源線(Vcc)に繋がれた第2のPMOSトランジスタと、低電位の電源線(Vss)に繋がれたNMOSトランジスタとを備えて構成されている。
【0133】
第1のPMOSトランジスタのゲートには制御信号BLTp1が供給され、第2のPMOSトランジスタのゲートには制御信号BLTp2が供給され、そして、NMOSトランジスタのゲートには制御信号BLTnが供給されている。これらの制御信号BLTp1,BLTp2およびBLTnは、図65に示される通りである。これにより、ビット線トランスファーゲートの制御信号(BLT)は2段階で立ち上がるようになり、その結果、センスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐことができる。
【0134】
図66は図56の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路(ビット線トランスファーゲートの制御回路)の他の例を示す回路図であり、BLTを3段階で立ち上げるものである。
図66と図64との比較から明らかなように、本回路では、図64の回路における第2のPMOSトランジスタとNMOSトランジスタとの間に第3のPMOSトランジスタを設け、この第3のPMOSトランジスタのソースに中間電位(Vii/2)を印加し、ゲートに制御信号BLTp3を供給するようになっている。これにより、BLTは3段階で立ち上がり、センスアンプからメモリセルへのデータ書き込み時に、センスアンプのデータが反転するのを防ぐことができる。なお、制御信号BLTp3は、図65における制御信号BLTnの立ち下がりタイミングと制御信号BLTp2の立ち下がりタイミングとの間に間隙を設け、その間隙で低レベル“L”となるようにすればよい。
【0135】
図67は図63、図64および図66の回路によるビット線の立ち上がりの様子を示す図である。
図67(a)に示されるように、図63の回路によるBLT(ビット線トランスファーゲートの制御信号)の信号波形は、駆動力の小さいPMOSトランジスタにより立ち上がりが鈍っており、これによりセンスアンプのデータが反転するのを防ぐようになっている。
【0136】
図67(b)に示されるように、図64の回路によるBLTの信号波形は2段階で立ち上がるようになっており、また、図67(c)に示されるように、図66の回路によるBLTの信号波形は3段階で立ち上がるようになっており、これによりセンスアンプのデータが反転するのを防ぐようになっている。
以上において、BLTの立ち下げは早い方が好ましいので、鈍らせたり、段階的に立ち下がるようにはしないようになっている。また、同一のローカルデータバスに繋がっているセンスアンプへの連続書き込み動作の際には、読み出し動作と同様に、バスのプリチャージは行わない。すなわち、バスのプリチャージ動作期間を取り除くことより、書き込み動作のタイミングを詰めることが可能となり、より一層高速な書き込み動作を実現することができる。
【0137】
図68は図56の半導体記憶装置における書き込み動作の一例を示す波形図であり、4ビットの連続書き込み動作を400Mbpsのスピードで行っている動作の一例を示すものである。すなわち、本第12実施例は、従来の2倍以上のスピードでの書き込み処理を可能とするものである。
図68に示されるように、例えば、同一のローカルデータバス(LDB,/LDB)に繋がっている4つのセンスアンプ(例えば、図58〜図62におけるS/A−A〜S/A−D)への連続書き込み動作は、まず、ワード線WLが高レベル“H”に立ち上がり、図57を参照して説明したように、各メモリセル(Cell−A〜Cell−D)のデータが読み出され、対応するセンスアンプ(S/A−A〜S/A−D)により或る程度増幅される。なお、図68の例では、予めメモリセルCell−A,Cell−B,Cell−C,Cell−Dに格納されていたデータは“1”,“0”,“1”,“0”となっている。従って、各センスアンプのノードSAin−A,/SAin−B,SAin−C,/SAin−D(ビット線BL−A,/BL−B,BL−C,/BL−D)は高レベル“H”となり、また、各センスアンプのノード/SAin−A,SAin−B,/SAin−C,SAin−D(ビット線/BL−A,BL−B,/BL−C,BL−D)は低レベル“L”となる。
【0138】
次に、ビット線トランスファーゲートの制御信号BLTを低レベル“L”としてビット線トランスファーゲートを閉じ、各ビット線対(BL−A,/BL−A;BL−B,/BL−B;BL−C,/BL−C;BL−D,/BL−D)をそれぞれセンスアンプ(S/A−A;S/A−B;S/A−C;S/A−D)から切り離す。
【0139】
そして、ローカルデータバス(LDB,/LDB)に対して各メモリセル(Cell−A〜Cell−D)に書き込むべきデータを供給し、順次カラムトランスファーゲート(CL−A〜CL−D)を開いて、対応するセンスアンプ(S/A−A〜S/A−D)にデータを書き込む。ここで、図68の例では、書き込みデータは、“0”,“1”,“0”,“1”となっており、全てのデータを反転(書き換える)場合を示している。
【0140】
すなわち、まず、カラムトランスファーゲート制御信号CL−Aを高レベル“H”として、センスアンプS/A−Aのデータ(“1”)をデータ“0”に反転させ(図58参照)、次いで、カラムトランスファーゲート制御信号CL−Bを高レベル“H”として、センスアンプS/A−Bのデータ(“0”)をデータ“1”に反転させ(図59参照)、さらに、カラムトランスファーゲート制御信号CL−Cを高レベル“H”として、センスアンプS/A−Cのデータ(“1”)をデータ“0”に反転させ(図60参照)、そして、カラムトランスファーゲート制御信号CL−Dを高レベル“H”として、センスアンプS/A−Dのデータ(“0”)をデータ“1”に反転させる(図61参照)。このとき、各センスアンプ(S/A−A〜S/A−D)は、ビット線対(BL−A,/BL−A;BL−B,/BL−B;BL−C,/BL−C;BL−D,/BL−D)が繋がっていないため、該各センスアンプは高速にデータの反転を行うことができる。
【0141】
その後、ビット線トランスファーゲートの制御信号BLTを高レベル“H”としてビット線トランスファーゲートを開き、各センスアンプ(S/A−A〜S/A−D)のデータを対応するメモリセル(Cell−A〜Cell−D)に書き込む(図62参照)。すなわち、ビット線BL−A,/BL−B,BL−C,/BL−Dを低レベル“L”とし、ビット線/BL−A,BL−B,/BL−C,BL−Dを高レベル“H”として、各メモリセルのデータを書き換え、そして、ワード線WLを低レベル“L”に立ち下げる。なお、図68の例では、ワード線WLを高レベル“H”に立ち上げる前後において、BLプリチャージ信号を高レベル“H”として各ビット線対(BL,/BL)のプリチャージを行うように構成されている。
【0142】
ここで、連続書き込みを行うビットは、4ビットに限定されるものではなく、8ビットや16ビット等としてもよいのはいうまでもない。
図69は図56の半導体記憶装置に適用されるセンスアンプおよびカラムトランスファーゲートの各トランジスタの関係を説明するための図である。
図69に示されるように、相補のローカルデータバス(LDB,/LDB)との接続を制御するカラムトランスファーゲートとして、1つのセンスアンプ(S/A:3)当たり2個のNチャネル型MOSトランジスタ(NMOSトランジスタ)を使用し、センスアンプ(S/A)を構成しているPMOSトランジスタとカラムトランスファーゲートのNMOSトランジスタのレシオを小さくし、センスアンプが相補バスの低い側に転びやすいようにしている。なお、本第12実施例は、データ書き込み動作の前後でもプリチャージは行っていない例である。
【0143】
図70は本発明が適用される信号伝送システムの第13実施例としての半導体記憶装置の動作の一例を説明するための図である。
図70に示されるように、本第13実施例は、上述した第12実施例とほぼ同じであるが、従来のDRAMと同様に、同一ローカルデータバス(LDB,/LDB)に繋がっているセンスアンプへの連続書き込み動作の際に、該ローカルデータバスのプリチャージを行うようになっている。従って、書き込み動作は、上述の第12実施例よりも低速ではあるが、従来のDRAMよりも約1.5倍程度の高速の書き込み処理が可能である。
図71は本発明が適用される信号伝送システムの第14実施例としての半導体記憶装置の動作の一例を説明するための図である。
【0144】
図71と図68との比較から明らかなように、本第14実施例は、LDBプリチャージ信号により、ローカルデータバス(LDB,/LDB)を介して書き込みデータが各センスアンプ(S/A−A〜S/A−D)に供給される前後に、プリチャージされるようになっている。すなわち、最初のセンスアンプ(S/A−A)にデータが書き込まれ始める前と最後のセンスアンプ(S/A−D)にデータが書き終わったあとにローカルデータバス(LDB,/LDB)をプリチャージするようになっている。
【0145】
なお、本第14実施例では、前述した図33に示すライトアンプ(WA:10)を適用し、ローカルデータバス(LDB)の高レベル“H”が下がるようになっている。すなわち、LDBの波形から明らかなように、ローカルデータバス(LDB)の高レベル“H”が下がると、低レベル“L”になるスピードが速くなり、低レベル“L”となる期間が長くなる。この場合には、同じ動作速度でもより大きい動作マージンを得ることができる。換言すると、低レベル“L”でなければならない時間の長さを、例えば、図68のLDBの波形と同程度に短くすることができるので、動作周波数をさらに高くしてより一層の高速動作が可能となる。
【0146】
図72は本発明が適用される信号伝送システムの第15実施例としての半導体記憶装置の構成例を示すブロック図である。
図72に示す本第15実施例は、前述した図40に示す第8実施例と同じく半導体記憶装置を8個のロウブロック(RB:RB0〜RB7)により構成したものであり、間断のない書き込み動作を実現するものである。ここで、基本的な構成は、図40の第8実施例と同様であり、内部の細かい構成および各信号生成回路等については説明を省略する。すなわち、本第15実施例と第8実施例との相違は、第8実施例におけるPRDバスアンプ(6)の代わりにライトアンプ(WA)10が設けられている点である。なお、書き込み動作のシーケンスに関しても前述の第8実施例と同様である。
【0147】
すなわち、本第15実施例においても、前述の第8実施例と同様に、ロウブロック(RB)の4つの状態(カレント状態、プレビアス状態、ネクスト状態、および、スタンバイ状態)を使うようになっている。なお、この4つの状態は、それ以上あっても、それ以下であっても基本的には同様な動作が可能である。このことは、間断なしの読み出し動作(第8実施例)にもあてはまる。また、各状態の説明は第8実施例と同様であるので省略するが、間断のない書き込み動作に関して重要な状態はカレント状態とプレビアス状態である。
【0148】
本第15実施例においては、読み出し動作の場合と異なり、ローカルデータバス(LDB)が切り替わるとき、次のLDBを前もってプリチャージする必要はないが、その代わりに、同一のLDBでの書き込み動作が終了してLDBが切り替わる時或いはその直前か直後に、すなわち、カレント状態の一番最後で、選択が終わるLDB(ローカルデータバス)を急速にプリチャージする。これにより、カラム選択信号が複数のロウブロックに共有化されていても、選択の終わったロウブロックへの誤書き込みを防止することができる。
【0149】
また、このLDBプリチャージレベルを高めに設定することにより、プレビアス状態において、まだワード線が開いている状態のときに、他のロウブロックのセンスアンプを選択するために、或るカラム選択ゲートが開いても誤書き込みが起きないようにすることができる。これは、書き込み動作を、主にカラム選択ゲートを経由しての高レベル“H”状態から低レベル“L”状態への遷移で行っているため、LDBのプリチャージレベルが高いとビット線(BL)のデータが低レベル“L”に引かれるということが起きないからである。従って、書き込み動作に関しては、プリチャージレベルは内部電源電圧(Vii)とするのが最適である。
【0150】
さらに、プレビアス状態となったロウブロックは、このプレビアス状態が保持されている間は、当該ロウブロックへのアクセスは禁止され、このプレビアス状態の間に、そのロウブロックでは書き込み開始前に立ち下げたBLT(ビット線トランスファーゲート制御信号)の立ち上げ、データのメモリセルへのリストア、ワード線(WL)の立ち下げ、および、センスアンプの非活性化並びにビット線のプリチャージ動作が行われる。
【0151】
なお、本第15実施例の半導体記憶装置の動作状態に関しては、前述した第8実施例の半導体記憶装置の動作状態の図46および図47と同様であるのでその説明は省略する。
図73および図74は図72に示す第15実施例の半導体記憶装置における書き込み動作の一例を示す図である。なお、図73および図74に示す書き込み動作は図71に対応するものであり、図73ではロウブロックRB5内のデータを4ビット書き込み、また、図74ではロウブロックRB1内のデータを4ビット書き込む様子を示している。
【0152】
まず、図73に示されるように、図71(図68)と同様に、ロウブロックRB5において、ローカルデータバス(LDB,/LDB)に繋がっている4つのセンスアンプにより4つのメモリセルCell−A〜Cell−Dに対してデータを連続的に(間断なく、ギャップレスで)書き込み、さらに、図74に示されるように、図71(図68)と同様に、ロウブロックRB1において、ローカルデータバス(LDB,/LDB)に繋がっている4つのセンスアンプにより4つのメモリセルCell−A’〜Cell−D’に対してデータを間断なく書き込む。以上の動作を繰り返すことにより、順次データの連続書き込みを行う。なお、間断なく書き込みを行うビット数は、4ビットに限定されないのは前述の通りである。
【0153】
図75は本発明が適用される信号伝送システムの第16実施例としての半導体記憶装置の構成例を示すブロック図であり、前述した図40に示す第8実施例および図72に示す第15実施例の両方を適用したものに対応している。すなわち、本第16実施例の半導体記憶装置は、PRDバスアンプ6およびライトアンプ10の両方を備え、ギャップレスの読み出しおよび書き込み動作を行うものである。なお、本第16実施例においても、第8実施例および第15実施例と同様に、ロウブロック(RB)の4つの状態(カレント状態、プレビアス状態、ネクスト状態、および、スタンバイ状態)を使うようになっている。
【0154】
図75に示されるように、本第16実施例の半導体記憶装置は、8個のロウブロック(RB:RB0〜RB7)により構成され、例えば、第8(第9)実施例と同様に、PRD方式とPRDコンパレータ内の容量を変化させることによって、ロウブロックが切り替わっても間断なくデータの読み出しを行うようになっている。さらに、書き込み動作に関しては、第15実施例の方式を採用し、間断のないデータの書き込みを行うようになっている。なお、本第16実施例の半導体記憶装置の動作状態に関しても、前述した第8実施例の半導体記憶装置の動作状態の図46および図47と同様であるのでその説明は省略する。また、本第16実施例においても、同一のローカルデータバス内での連続読み出し中はそのローカルデータバスのプリチャージは行わないようになっている。
【0155】
図76は本発明が適用される信号伝送システムの第17実施例としての半導体記憶装置におけるカラム選択信号発生回路の一例を示す回路図である。
図76に示されるように、本第17実施例においては、カラム選択信号(CL)のパルスの長さを変化させるために、読み出し信号(RE)および書き込み信号(WE)により、遅延時間を制御してカラム選択信号CLのパルス幅を制御するようになっている。すなわち、データの読み出し時には、PRD方式を採用した読み出し動作の方が書き込み動作よりも基本的に動作速度が早く、短いパルスでの動作が可能であるため、データ書き込み時よりもカラム選択信号CLのパルス幅を短くするようになっている。そして、カラム選択信号CLのパルス幅(長さ)をデータ読み出し時に短くすることにより、動作タイミングを容易にし、また、読み出し動作による誤書き込みを防ぐようになっている。従って、データの書き込み動作は、基本的にはPRD方式の読み出し動作よりも遅いため、カラム選択信号CLのパルス幅を長くすることになる。
【0156】
図77は本発明が適用される信号伝送システムの第18実施例としての半導体記憶装置におけるローカルデータバスのプリチャージレベルを示す図である。
図77に示す本第18実施例は、読み出し時のネクスト状態の最後でのプリチャージレベル(読み出し時のプリチャージレベル)と、書き込み時におけるデータ読み出しを終了したローカルデータバスのプリチャージレベル(書き込み時のプリチャージレベル)が異なる例を示すものであり、それぞれの動作に最適なプリチャージレベルを示すものである。
【0157】
すなわち、図77に示されるように、ローカルデータバス(LDB)のプリチャージレベルに関し、書き込み時のプリチャージレベルを高め(Vii/2よりも高電位)に設定し、読み出し時のプリチャージレベルを中間電位(例えば、Vii/2)に設定する。このように、書き込み時のプリチャージレベルを高めに設定することにより、ロウブロック(RB1)がプレビアス状態で他のロウブロック(RB5)へのアクセスが行われている時(カレント状態の時)に、既に書き込んだプレビアス状態のロウブロック(RB1)のデータが壊れ難いようにすることができる。なお、LDBのプリチャージレベルは、読み出し時および書き込み時において、同じレベルに設定しても構わないのはもちろんである。
【0158】
上述したように、各実施例においては、半導体記憶装置(DRAM)に適用した場合を主に説明したが、本発明の信号伝送システムは、その適用がDRAMに限定されるものではない。また、信号伝送システムも、DRAMにおけるデータバスに限定されるものではない。
【0159】
【発明の効果】
以上、詳述したように、本発明によれば、連続的な(間断の無い)カラム読み出しを可能にすると共に、読み出し動作だけでなく書き込み動作も高速化して半導体記憶装置の全体的な速度を向上させることができる。
【図面の簡単な説明】
【図1】従来の半導体記憶装置の一例を模式的に示すブロック図である。
【図2】図1の半導体記憶装置におけるセンスアンプの一例を示す回路図である。
【図3】図1の半導体記憶装置におけるデータバスアンプの一例を示す回路図である。
【図4】図1の半導体記憶装置におけるデータバスショートプリチャージ回路の一例を示す回路図である。
【図5】図1の半導体記憶装置におけるデータの読み出しシーケンスの一例を説明するための波形図である。
【図6】関連技術としてのPRD方式の相補型アンプの動作を説明するための図である。
【図7】従来および関連技術の半導体記憶装置における読み出し動作を説明するための図である。
【図8】関連技術としてのPRD方式のデータバスを適用した半導体記憶装置の一例を模式的に示すブロック図である。
【図9】図8の半導体記憶装置におけるバスアンプの一例を示す図である。
【図10】図9のバスアンプにおけるPRDアンプの構成単位の一例を示す回路図である。
【図11】図9のバスアンプにおけるマルチプレクサの一例を示す回路図である。
【図12】図8の半導体記憶装置におけるバスおよびバスアンプの動作波形の一例を示す図である。
【図13】本発明が適用される信号伝送システムの第1実施例としての階層化バスの構成を概念的に示す図である。
【図14】本発明が適用される信号伝送システムの第2実施例としての枝分かれバスの構成を概念的に示す図である。
【図15】関連技術の信号伝送システムにおけるPRD方式のデータバスアンプの一例を概略的に示す図である。
【図16】図15のデータバスアンプを適用した課題を説明するための信号伝送システムにおける動作波形の一例を示す図である。
【図17】図15のデータバスアンプを適用した場合の課題を説明するための信号伝送システムにおける動作波形の他の例を示す図である。
【図18】本発明の信号伝送システムにおけるPRD方式のデータバスアンプの一例を概略的に示す図である。
【図19】図18のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
【図20】本発明が適用される半導体記憶装置の構成例を示すブロック図である。
【図21】本発明が適用される信号伝送システムの第3実施例としての階層化バスの構成を概念的に示す図である。
【図22】本発明が適用される信号伝送システムの第4実施例としての枝分かれバスの構成を概念的に示す図である。
【図23】本発明の信号伝送システムにおけるPRD方式のデータバスアンプの他の例を概略的に示す図である。
【図24】図23のデータバスアンプにおけるPRDコンパレータを示す図である。
【図25】図23のデータバスアンプを適用した信号伝送システムにおける動作波形の一例を示す図である。
【図26】図23のデータバスアンプを適用した信号伝送システムにおける特徴的な動作を説明するための波形図である。
【図27】図21に示す第3実施例の変形例としての階層化バスの構成を概念的に示す図である。
【図28】本発明が適用される信号伝送システムの第5実施例としてのPRD方式のデータバスアンプを概略的に示す図である。
【図29】図28のデータバスアンプにおけるPRDコンパレータを示す図である。
【図30】図28のデータバスアンプの動作の一例を説明するための図である。
【図31】図28のデータバスアンプの変形例を示す図である。
【図32】図31のデータバスアンプの動作の一例を説明するための波形図である。
【図33】本発明が適用される半導体記憶装置におけるライトアンプの一例を示す回路図である。
【図34】本発明が適用される半導体記憶装置におけるライトアンプの他の例を示す回路図である。
【図35】本発明が適用される信号伝送システムの第6実施例としての階層化バスの構成を概念的に示す図である。
【図36】本発明が適用される信号伝送システムの第7実施例としての半導体記憶装置の構成例を示すブロック図である。
【図37】図36の半導体記憶装置における動作波形の一例を示す図である。
【図38】図36の半導体記憶装置におけるロウブロックの構成例を示すブロック図である。
【図39】図38の動作シーケンスの一例を説明するための波形図である。
【図40】本発明が適用される信号伝送システムの第8実施例としての半導体記憶装置の構成例を示すブロック図である。
【図41】図40に示す第8実施例におけるラッチ回路を示すブロック図である。
【図42】図41に示すラッチ回路の一例を示すブロック回路図である。
【図43】図42に示すラッチ回路の動作の一例を説明するための波形図である。
【図44】図40に示す第8実施例におけるロウブロックの構成例を拡大して示すブロック図である。
【図45】図40に示す第8実施例の半導体記憶装置の動作シーケンスの一例を説明するための波形図である。
【図46】図40に示す第8実施例の半導体記憶装置の動作状態を示す図(その1)である。
【図47】図40に示す第8実施例の半導体記憶装置の動作状態を示す図(その2)である。
【図48】本発明が適用される信号伝送システムの第9実施例としての半導体記憶装置におけるメインワードデコーダの構成例を示すブロック回路図である。
【図49】本発明が適用される信号伝送システムの第9実施例としての半導体記憶装置におけるサブワードプリデコードアドレスラッチ回路の構成例を示すブロック回路図である。
【図50】本発明が適用される信号伝送システムの第10実施例としての階層化バスの構成を概念的に示す図である。
【図51】図50の信号伝送システムにおける動作波形の一例を示す図である。
【図52】本発明が適用される信号伝送システムの第11実施例としてのバスレベル設定回路の構成例を示し回路図である。
【図53】図52のバスレベル設定回路の動作を説明するための図である。
【図54】本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための階層化バスの構成例を示す図である。
【図55】本発明が適用されるギャップレスの書き込み動作の基本概念を説明するための枝分かれバスの構成例を示す図である。
【図56】本発明が適用される信号伝送システムの第12実施例としての半導体記憶装置の構成例を示すブロック図である。
【図57】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その1)である。
【図58】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その2)である。
【図59】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その3)である。
【図60】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その4)である。
【図61】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その5)である。
【図62】図56の半導体記憶装置における書き込み動作のシーケンスを示す図(その6)である。
【図63】図56の半導体記憶装置に適用されるビット線の立ち上がりを鈍らせる回路の一例を示す回路図である。
【図64】図56の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路の一例を示す回路図である。
【図65】図64の回路に使用する信号レベルを示す図である。
【図66】図56の半導体記憶装置に適用されるビット線の立ち上がりを段階的に行わせる回路の他の例を示す回路図である。
【図67】図63、図64および図66の回路によるビット線の立ち上がりの様子を示す図である。
【図68】図56の半導体記憶装置における書き込み動作の一例を示す波形図である。
【図69】図56の半導体記憶装置に適用されるセンスアンプおよびカラムトランスファーゲートの各トランジスタの関係を説明するための図である。
【図70】本発明が適用される信号伝送システムの第13実施例としての半導体記憶装置の動作の一例を説明するための図である。
【図71】本発明が適用される信号伝送システムの第14実施例としての半導体記憶装置の動作の一例を説明するための図である。
【図72】本発明が適用される信号伝送システムの第15実施例としての半導体記憶装置の構成例を示すブロック図である。
【図73】図72に示す第15実施例の半導体記憶装置における書き込み動作の一例を示す図(その1)である。
【図74】図72に示す第15実施例の半導体記憶装置における書き込み動作の一例を示す図(その2)である。
【図75】本発明が適用される信号伝送システムの第16実施例としての半導体記憶装置の構成例を示すブロック図である。
【図76】本発明が適用される信号伝送システムの第17実施例としての半導体記憶装置におけるカラム選択信号発生回路の一例を示す回路図である。
【図77】本発明が適用される信号伝送システムの第18実施例としての半導体記憶装置におけるローカルデータバスのプリチャージレベルを示す図である。
【符号の説明】
1…メモリセルアレイ
2…ワードデコーダ(ワードデコーダ列)
2’…メインワードデコーダ(MWDEC)
3…センスアンプ(センスアンプ列)
4…ローカルデータバス(LDB;LDB,/LDB)
5…グローバルデータバス(GDB;GDB,/GDB)
6…PRD方式データバスアンプ
7…ローカルデータバス・プリチャージ回路
8…グローバルデータバス・プリチャージ回路
9…データバススイッチ(DBSW)
10…ライトアンプ(WA)
11…センスアンプドライバ
12…カラムデコーダ(CDEC)
13…PRDパルス生成回路
14…ローカルデータバススイッチ用パルス生成回路
15…ロウブロック状態ラッチ回路
61,62…PRDコンパレータ
63…マルチプレクサ(MUX)
Claims (32)
- 信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、
前記信号伝送路は枝分かれまたは階層化により切り替え可能な複数系統の信号伝送路により構成され、該複数系統の各信号伝送路にはそれぞれデータを読み出すべき対象ユニットが接続され、且つ、該信号伝送路には符号間干渉成分を取り除く回路を有する読み出し回路が接続され、
前記読み出し回路は、部分応答検出方式の回路であり、該部分応答検出方式の読み出し回路は、前記信号伝送路の切り替え時の符号間干渉成分除去の補正を入力の容量値を変化させることにより行い、
前記部分応答検出方式の読み出し回路は、過去に受信した信号から符号間干渉を推定する符号間干渉推定手段と、該推定された符号間干渉を現在受信している信号から差し引いて当該信号の論理を判定する判定手段とを具備し、
前記符号間干渉成分を取り除く回路は、前記複数系統の信号伝送路が切り替えられる際に受けるノイズを低減し、該信号伝送路の切り替え時の符号間干渉成分除去動作を円滑化するようになっていることを特徴とする信号伝送システム。 - 前記信号伝送路は、該信号伝送路の応答時間が伝送される符号の長さと同程度或いはより長く設定するようになっていることを特徴とする請求項1の信号伝送システム。
- 前記信号伝送システムは、同一系統の信号伝送路から連続したデータを転送するときには各ビット毎に信号伝送路のプリチャージを行わず、前記信号伝送路の切り替えの前の期間およびデータ伝送を連続して行わない期間には前記複数系統の信号伝送路の一部を所定のレベルの電位にプリチャージするようになっていることを特徴とする請求項1の信号伝送システム。
- 前記信号伝送システムは、前記複数系統の信号伝送路が第1の信号伝送路から第2の信号伝送路へ切り替わるとき、該信号伝送路の切り替わりタイミングの前に、次に選択される前記第2の信号伝送路を所定のレベルの電位にプリチャージするようにしたことを特徴とする請求項1の信号伝送システム。
- 前記部分応答検出方式の読み出し回路は、並列に設けられた第1および第2の部分応答検出アンプを備え、該第1の部分応答検出アンプが符号間干渉の推定動作を行っている間に、該第2の部分応答検出アンプがデータの判定動作を行い、次のタイミングでは、該第1の部分応答検出アンプがデータの判定動作を行っている間に、該第2の部分応答検出アンプが符号間干渉の推定動作を行うようになっていることを特徴とする請求項1の信号伝送システム。
- 前記信号伝送路は相補型のバスとして構成され、且つ、前記読み出し回路は相補型のバスアンプとして構成されていることを特徴とする請求項1〜5のいずれか1項に記載の信号伝送システム。
- 前記読み出し回路は、前記信号伝送路を経由してデータ転送されるとき以外は動作しないようになっていることを特徴とする請求項1〜6のいずれか1項に記載の信号伝送システム。
- 前記信号伝送路の切り替え時に、データを伝送中の活性化された信号伝送路におけるドライバを選択する第1のドライバ選択信号と、切り替え後に活性化されるがその前までは非活性の信号伝送路におけるドライバを選択する第2のドライバ選択信号を共通化し、該活性化している信号伝送路のドライバを選択するときに同時に選択されてしまう非活性の信号伝送路の任意のドライバのデータが該非活性の信号伝送路上に伝送される状態の最後のサイクルを含む期間に、当該非活性の信号伝送路をプリチャージするようにしたことを特徴とする請求項1の信号伝送システム。
- 前記共通化されたドライバ選択信号は、次に切り替えられる信号伝送路以外の複数系統の信号伝送路のドライバに対しても共通に供給されるようになっていることを特徴とする請求項8の信号伝送システム。
- 前記信号伝送路の切り替えを行う前のタイミング信号は、外部から供給されて各信号伝送路の切り替え回路に分配され、または、現在活性化されている信号伝送路の増幅の最後の1サイクルよりさらに前のタイミングで与えられるようになっていることを特徴とする請求項1の信号伝送システム。
- 信号伝送路において、前のデータによって引き起こされる符号間干渉成分を取り除くことにより、該信号伝送路のプリチャージをビット毎に行うことなくデータを伝送する信号伝送システムであって、
前記信号伝送路は切り替え可能な複数系統の伝送路により構成され、該複数系統の伝送路が第1の伝送路から第2の伝送路へ切り替えられるとき、次に選択される第2の伝送路を該伝送路の切り替え前に所定のレベルにプリチャージしてデータ伝送を継続するようにしたことを特徴とする信号伝送システム。 - 前記信号伝送システムは、バスの状態が現在活性中であることを示すカレント状態、および、次に切り替えられて活性化されることを示すネクスト状態の少なくとも2つの状態を保持するか、或いは、該カレント状態および該ネクスト状態に加え、次回以降の切り替えが行われる可能性を有する待機を示すスタンバイ状態、および、活性が終了した直後を示すプレビアス状態の4つの状態を保持する状態ラッチ回路を具備することを特徴とする請求項1〜11のいずれか1項に記載の信号伝送システム。
- 請求項1〜12のいずれか1項に記載の信号伝送システムを適用した半導体記憶装置であって、
前記対象ユニットはメモリセルのデータを読み出すセンスアンプであり、前記読み出し回路は符号間干渉成分除去機能を有するデータバスアンプであることを特徴とする半導体記憶装置。 - 前記メモリセルからのデータを読み出すセンスアンプは、それ自体がデータバスの駆動回路として機能するようになっていることを特徴とする請求項13の半導体記憶装置。
- 前記半導体記憶装置は、ダイナミック型ランダムアクセスメモリであることを特徴とする請求項13または14のいずれか1項に記載の半導体記憶装置。
- 前記信号伝送路は、ローカルデータバスおよびグローバルデータバスを備え、前記センスアンプから、選択したカラムゲートを通してデータを前記ローカルデータバスへ転送し、当該データを選択したローカルデータバススイッチを通してさらに前記グローバルデータバスへ転送し、当該データを符号間干渉成分除去機能を有する相補型データバスアンプで増幅することにより、データ転送時にはデータバスのプリチャージを行うことなく間段無くデータ伝送を継続するようにしたことを特徴とする請求項13〜15のいずれか1項に記載の半導体記憶装置。
- 請求項1〜12のいずれか1項に記載の信号伝送システムをデータの信号伝送路として有することを特徴とする半導体記憶装置。
- 請求項13〜17のいずれか1項に記載の構成を備えた半導体記憶装置であって、
読み出し時に前記対象ユニットおよび前記データバスの接続を選択する読み出し時の選択信号のパルス幅を、書き込み時に該対象ユニットおよび該データバスの接続を選択する書き込み時の選択信号のパルス幅よりも短くなるようにしたことを特徴とする半導体記憶装置。 - 請求項13〜17のいずれか1項に記載の構成を備えた半導体記憶装置であって、
前記読み出し時および書き込み時のいずれの連続サイクル期間中においても、少なくとも活性化されているバス系統に関しては、データバスのプリチャージを不要としたことを特徴とする半導体記憶装置。 - 請求項13〜17のいずれか1項に記載の構成を備えた半導体記憶装置であって、
前記連続読み出しおよび前記連続書き込みのいずれの連続サイクル期間外のデータバスの状態において、読み出しと書き込みのプリチャージレベルを異ならせるようにしたことを特徴とする半導体記憶装置。 - 請求項1に記載の信号伝送システムのレシーバ回路であって、前記信号伝送路は、相補型のバスであり、該相補型のバスを介してデータを伝送し、該データを前のデータによって引き起こされる符号間干渉成分を取り除いて検出すると共に、同一のレシーバ回路に繋がっている第1の伝送路から第2の伝送路への切り替えが信号伝送中に起きる構成の信号伝送システムのレシーバ回路であって、
差動アンプと、
該差動アンプの入力に設けられたアンププリチャージ回路と、
該差動アンプの入力に設けられ、前記第1の伝送路から第2の伝送路への切り替え前のnビットと後のnビットだけ、該レシーバ回路内に有する容量の値を変化させる機能を有し、該第1の伝送路から第2の伝送路への切り替えによる伝送路の電圧レベルの変化によるノイズを低減するようにしたことを特徴とするレシーバ回路。 - 前記レシーバ回路は、
ゲート受けの第1および第2の相補入力を有する差動アンプと、
該差動アンプの第1の入力と出力とを短絡するオフセット除去回路と、該差動アンプの第2の入力をプリチャージするアンププリチャージ回路と、
該差動アンプの第1および第2の入力に設けられた第1,第2および第3の三種類の容量とを具備し、該第1および第2の容量を介して前記差動アンプの第1および第2の入力と前記相補型のバスとが結合され、前記第1の容量は該相補型のバスの一方に結合され、前記第2の容量はスイッチ手段により該相補型のバスのいずれか一方に選択的に結合され、前記第3の容量はスイッチ手段により前記第1の伝送路から第2の伝送路への切り替え前のnビットと後のnビットだけ該差動アンプの第1および第2の入力における容量の値を変化させるようになっていることを特徴とする請求項21のレシーバ回路。 - 前記第2の容量は、前記符号間干渉成分の推定時には同じ差動入力部に結合している前記第1の容量が結合しているバスとは反対側のバスに結合し、且つ、データの判定時には同じ差動入力部に結合している該第1の容量が結合しているバスに結合することを特徴とする請求項22のレシーバ回路。
- 前記第1の容量の値をC10とし、前記第2の容量の値をC20とし、前記第3の容量の値をC30とし、前記バスの時定数をτとし、1ビット分のデータが該バスに現れる時間或いは1ビット分の周期をTとし、αを伝送路の切り替え時における容量変化の割合としたとき、
該第1および第2の容量の値は、式:C10/(C10+C20)=(1+exp(−T/τ))/2をほぼ満たし、且つ、
C30={α(C10−C20)・(C10+C20)}/{(2−α)C10+αC20}をほぼ満たすようになっていることを特徴とする請求項22のレシーバ回路。 - 前記伝送路の切り替え時における容量変化の割合αは、グローバルデータバスの容量をCGDB とし、ローカルデータバスの容量をCLDB とし、1本のグローバルデータバスに対して第1のローカルデータバスから第2のローカルデータバスへ伝送路が切り替えられるとき、α=CLDB /(CGDB +CLDB )を満たすようになっていることを特徴とする請求項24のレシーバ回路。
- 前記第1の伝送路から第2の伝送路への切り替え前のnビットでは符号間干渉成分の推定を行い、且つ、該第1の伝送路から第2の伝送路への切り替え後のnビットではデータの判定を行うようになっていることを特徴とする請求項21のレシーバ回路。
- 前記第1の伝送路と前記第2の伝送路とでは、電圧レベルが異なっていることを特徴とする請求項21のレシーバ回路。
- 請求項21〜27のいずれか1項に記載のレシーバ回路を2個組み合わせて第1および第2のレシーバ回路部として有するレシーバ回路であって、
前記第1のレシーバ回路部が符号間干渉成分を推定しているビットタイムでは前記第2のレシーバ回路部がデータの判定を行い、次のビットタイムでは該第1のレシーバ回路部がデータの判定を行うと共に、該第2のレシーバ回路部が符号間干渉成分の推定を行うことにより、データを読み出すようにしたことを特徴とするレシーバ回路。 - 前記伝送路の切り替えが起こる伝送路において、前記伝送路の切り替え前のnビットで符号間干渉成分の推定を行い且つ該伝送路の切り替え後のnビットでデータの判定を行う側の第1のレシーバ回路部だけが該レシーバ回路内に有する容量の値を変化させる機能を有していることを特徴とする請求項28のレシーバ回路。
- 前記第2のレシーバ回路部は、奇数ビットタイムにおいて符号間干渉成分を推定を行うようになっており、該第2のレシーバ回路部は、前記第3の容量および該第3の容量の接続を制御するスイッチ手段が省略されるようになっていることを特徴とする請求項28のレシーバ回路。
- 前記レシーバ回路には、複数のレシーバ回路に共用される動作用パルス発生回路からの出力信号が供給されるようになっていることを特徴とする請求項21〜30のいずれか1項に記載のレシーバ回路。
- 前記レシーバ回路は、1本のグローバルデータバスに対して第1のローカルデータバスから第2のローカルデータバスへ伝送路が切り替えられる構成のダイナミック型ランダムアクセスメモリのバスアンプであることを特徴とする請求項21〜30のいずれか1項に記載のレシーバ回路。
Priority Applications (15)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31857297A JP4197755B2 (ja) | 1997-11-19 | 1997-11-19 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
TW087106020A TW396307B (en) | 1997-11-19 | 1998-04-20 | Singal transmission system using PRD method, receiver circuit for use in the signal transmission, and semiconductor memory device to which the signal transmission system is applied |
US09/062,586 US6185256B1 (en) | 1997-11-19 | 1998-04-20 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
EP03013949A EP1351248B1 (en) | 1997-11-19 | 1998-04-21 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
EP98107272A EP0918333B8 (en) | 1997-11-19 | 1998-04-21 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
DE69841224T DE69841224D1 (de) | 1997-11-19 | 1998-04-21 | PRD-Verfahren verwendendes Signalübertragungssystem, passendes Empfängersystem sowie einschlägige Halbleiterspeicheranordnung hierzu |
EP03013950A EP1351249A3 (en) | 1997-11-19 | 1998-04-21 | Signal transmission system using prd method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
DE69838776T DE69838776T2 (de) | 1997-11-19 | 1998-04-21 | Signalübertragungssystem |
EP07006586A EP1798731B1 (en) | 1997-11-19 | 1998-04-21 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
DE69841228T DE69841228D1 (de) | 1997-11-19 | 1998-04-21 | Signalübertragungssystem unter Verwendung eines PRD-Verfahrens, Empfängerschaltung zur Verwendung im Signalübertragungssystem und Halbleiterspeichervorrichtung mit dem Signalübertragungssystem |
DE69841225T DE69841225D1 (de) | 1997-11-19 | 1998-04-21 | Ein das PRD-Verfahren verwendendes Signalübertragungssystem, passendes Empfängersystem sowie einschlägige Halbleiterspeicheranordnung hierzu |
EP04009896A EP1450374B1 (en) | 1997-11-19 | 1998-04-21 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
KR1019980017365A KR100305549B1 (ko) | 1997-11-19 | 1998-05-14 | 신호전송시스템,신호전송시스템의리시버회로및신호전송시스템이적용되는반도체기억장치 |
US09/714,285 US7154797B1 (en) | 1997-11-19 | 2000-11-17 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
US11/604,807 US7505532B2 (en) | 1997-11-19 | 2006-11-28 | Signal transmission system using PRD method, receiver circuit for use in the signal transmission system, and semiconductor memory device to which the signal transmission system is applied |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31857297A JP4197755B2 (ja) | 1997-11-19 | 1997-11-19 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11149777A JPH11149777A (ja) | 1999-06-02 |
JP4197755B2 true JP4197755B2 (ja) | 2008-12-17 |
Family
ID=18100640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31857297A Expired - Fee Related JP4197755B2 (ja) | 1997-11-19 | 1997-11-19 | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (3) | US6185256B1 (ja) |
EP (5) | EP0918333B8 (ja) |
JP (1) | JP4197755B2 (ja) |
KR (1) | KR100305549B1 (ja) |
DE (4) | DE69838776T2 (ja) |
TW (1) | TW396307B (ja) |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7266725B2 (en) * | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
JP4052697B2 (ja) | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
DE19651075A1 (de) * | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
DE19654595A1 (de) * | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
JP3961028B2 (ja) * | 1996-12-27 | 2007-08-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データフロープロセッサ(dfp)の自動的なダイナミックアンロード方法並びに2次元または3次元のプログラミング可能なセルストラクチャを有するモジュール(fpga,dpga等) |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) * | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
US7031214B2 (en) * | 1999-01-14 | 2006-04-18 | Silicon Storage Technology, Inc. | Digital multilevel memory system having multistage autozero sensing |
CN1378665A (zh) * | 1999-06-10 | 2002-11-06 | Pact信息技术有限公司 | 编程概念 |
JP3420133B2 (ja) * | 1999-10-13 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
KR100334574B1 (ko) * | 2000-01-31 | 2002-05-03 | 윤종용 | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 |
JP2004506261A (ja) * | 2000-06-13 | 2004-02-26 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | パイプラインctプロトコルおよびct通信 |
ATE437476T1 (de) * | 2000-10-06 | 2009-08-15 | Pact Xpp Technologies Ag | Zellenanordnung mit segmentierter zwischenzellstruktur |
US8058899B2 (en) * | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US7844796B2 (en) * | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
US20070299993A1 (en) * | 2001-03-05 | 2007-12-27 | Pact Xpp Technologies Ag | Method and Device for Treating and Processing Data |
WO2005045692A2 (en) * | 2003-08-28 | 2005-05-19 | Pact Xpp Technologies Ag | Data processing device and method |
US20090300262A1 (en) * | 2001-03-05 | 2009-12-03 | Martin Vorbach | Methods and devices for treating and/or processing data |
US9037807B2 (en) * | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US20090210653A1 (en) * | 2001-03-05 | 2009-08-20 | Pact Xpp Technologies Ag | Method and device for treating and processing data |
US7444531B2 (en) * | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
ATE478381T1 (de) * | 2001-06-20 | 2010-09-15 | Richter Thomas | Verfahren zur bearbeitung von daten |
KR100408716B1 (ko) * | 2001-06-29 | 2003-12-11 | 주식회사 하이닉스반도체 | 오토프리챠지 갭리스 보호회로를 가진 반도체 메모리소자의 오토프리챠지장치 |
US7996827B2 (en) * | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) * | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
US7577822B2 (en) * | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
EP1470478A2 (en) * | 2002-01-18 | 2004-10-27 | PACT XPP Technologies AG | Method and device for partitioning large computer programs |
WO2003060747A2 (de) * | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
WO2003071432A2 (de) * | 2002-02-18 | 2003-08-28 | Pact Xpp Technologies Ag | Bussysteme und rekonfigurationsverfahren |
WO2003081454A2 (de) * | 2002-03-21 | 2003-10-02 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US8914590B2 (en) * | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
JP2004039130A (ja) * | 2002-07-04 | 2004-02-05 | Sony Corp | 最尤復号方法及び最尤復号装置 |
WO2004021176A2 (de) * | 2002-08-07 | 2004-03-11 | Pact Xpp Technologies Ag | Verfahren und vorrichtung zur datenverarbeitung |
US7657861B2 (en) * | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
US20110238948A1 (en) * | 2002-08-07 | 2011-09-29 | Martin Vorbach | Method and device for coupling a data processing unit and a data processing array |
WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
US6759974B1 (en) * | 2003-05-20 | 2004-07-06 | Northrop Grumman Corporation | Encoder and decoder for data transfer in superconductor circuits |
US6774675B1 (en) * | 2003-06-24 | 2004-08-10 | Fairchild Semiconductor Corporation | Bus hold circuit with power-down and over-voltage tolerance |
KR100564603B1 (ko) * | 2004-01-10 | 2006-03-29 | 삼성전자주식회사 | 센스 앰프 회로 및 센스 앰프 회로의 데이터 독출 및 기입방법 |
KR100605592B1 (ko) * | 2004-05-06 | 2006-07-31 | 주식회사 하이닉스반도체 | 멀티-포트 메모리 소자의 리드용 버스 연결회로 |
US7126394B2 (en) * | 2004-05-17 | 2006-10-24 | Micron Technology, Inc. | History-based slew rate control to reduce intersymbol interference |
JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
JP4528044B2 (ja) * | 2004-07-13 | 2010-08-18 | 富士通セミコンダクター株式会社 | 半導体装置 |
EP1849095B1 (en) * | 2005-02-07 | 2013-01-02 | Richter, Thomas | Low latency massive parallel data processing device |
KR100725980B1 (ko) * | 2005-07-23 | 2007-06-08 | 삼성전자주식회사 | 비휘발성 메모리에 저장된 데이터를 독출하는 속도를개선할 수 있는 반도체 장치와 그 개선방법 |
US8250503B2 (en) | 2006-01-18 | 2012-08-21 | Martin Vorbach | Hardware definition method including determining whether to implement a function as hardware or software |
US7710184B2 (en) * | 2006-02-08 | 2010-05-04 | Broadcom Corporation | ISI reduction technique |
TW200811874A (en) * | 2006-08-25 | 2008-03-01 | Etron Technology Inc | Sense amplifier-based latch |
KR100897282B1 (ko) * | 2007-11-07 | 2009-05-14 | 주식회사 하이닉스반도체 | 리시버 회로 |
KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
US8477550B2 (en) * | 2010-05-05 | 2013-07-02 | Stmicroelectronics International N.V. | Pass-gated bump sense amplifier for embedded drams |
KR101143471B1 (ko) * | 2010-07-02 | 2012-05-11 | 에스케이하이닉스 주식회사 | 센스앰프 및 이를 포함하는 반도체 장치 |
KR20150122515A (ko) * | 2014-04-23 | 2015-11-02 | 삼성전자주식회사 | 소스 드라이버 |
US10083140B2 (en) * | 2015-12-18 | 2018-09-25 | Intel Corporation | DRAM data path sharing via a segmented global data bus |
US9934827B2 (en) | 2015-12-18 | 2018-04-03 | Intel Corporation | DRAM data path sharing via a split local data bus |
US9965415B2 (en) * | 2015-12-18 | 2018-05-08 | Intel Corporation | DRAM data path sharing via a split local data bus and a segmented global data bus |
JP6752126B2 (ja) * | 2016-11-25 | 2020-09-09 | ラピスセミコンダクタ株式会社 | センスアンプ回路 |
US11144483B2 (en) | 2019-10-25 | 2021-10-12 | Micron Technology, Inc. | Apparatuses and methods for writing data to a memory |
US11677423B1 (en) | 2021-07-23 | 2023-06-13 | T-Mobile Usa, Inc. | Interference mitigation in wireless communication using artificial interference signal |
WO2023235216A1 (en) * | 2022-06-02 | 2023-12-07 | Rambus Inc. | 3d memory device with local column decoding |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS518777B1 (ja) | 1971-03-25 | 1976-03-19 | ||
JPS5676654A (en) * | 1979-11-29 | 1981-06-24 | Fujitsu Ltd | Bus transmission system |
US4525836A (en) * | 1982-12-27 | 1985-06-25 | The Grass Valley Group, Inc. | Circuit for converting a logical signal into two balanced logical signals |
US4646305A (en) | 1983-09-26 | 1987-02-24 | Case Communications, Inc. | High speed data modem using multilevel encoding |
JPS60239993A (ja) * | 1984-05-12 | 1985-11-28 | Sharp Corp | ダイナミツク型半導体記憶装置 |
US4811342A (en) * | 1985-11-12 | 1989-03-07 | Racal Data Communications Inc. | High speed analog echo canceller |
KR900006293B1 (ko) | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
DE3739467A1 (de) | 1987-11-21 | 1989-06-01 | Philips Nv | Schaltungsanordnung fuer eine doppel-busleitung |
US5022004A (en) | 1988-10-28 | 1991-06-04 | Apollo Computer, Inc. | Method and apparatus for DRAM memory performance enhancement |
US5265125A (en) | 1990-11-16 | 1993-11-23 | Matsushita Electric Industrial Co., Ltd. | Signal detection apparatus for detecting digital information from PCM signal |
JP2863012B2 (ja) * | 1990-12-18 | 1999-03-03 | 三菱電機株式会社 | 半導体記憶装置 |
JP2866750B2 (ja) * | 1991-01-28 | 1999-03-08 | 三菱電機株式会社 | 半導体試験装置および半導体装置の試験方法 |
US5142238A (en) * | 1991-07-18 | 1992-08-25 | Silicon Systems, Inc. | Switched-capacitor differential amplifier |
US5369622A (en) | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
KR0137083B1 (ko) | 1993-09-14 | 1998-04-29 | 세까자와 다다시 | 반도체 메모리 장치 및 데이타 판독방법 |
US5715274A (en) * | 1995-01-09 | 1998-02-03 | Lsi Logic Corporation | Method and system for communicating between a plurality of semiconductor devices |
US5682496A (en) * | 1995-02-10 | 1997-10-28 | Micron Quantum Devices, Inc. | Filtered serial event controlled command port for memory |
JP3386924B2 (ja) * | 1995-05-22 | 2003-03-17 | 株式会社日立製作所 | 半導体装置 |
JPH08335390A (ja) * | 1995-06-08 | 1996-12-17 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JPH0955080A (ja) * | 1995-08-08 | 1997-02-25 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のセル情報の書き込み及び読み出し方法 |
TW307869B (en) * | 1995-12-20 | 1997-06-11 | Toshiba Co Ltd | Semiconductor memory |
KR100224769B1 (ko) | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
JPH10111828A (ja) | 1996-09-27 | 1998-04-28 | Internatl Business Mach Corp <Ibm> | メモリシステム、データ転送方法 |
JP4052697B2 (ja) | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
US5872809A (en) * | 1996-12-09 | 1999-02-16 | Controlnet, Inc. | Methods and apparatus for a common denominator transceiver design for data transmission |
US5920223A (en) * | 1996-12-12 | 1999-07-06 | Xilinx, Inc. | Method and apparatus to improve immunity to common-mode noise |
JPH10308100A (ja) * | 1997-05-06 | 1998-11-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
US6105083A (en) * | 1997-06-20 | 2000-08-15 | Avid Technology, Inc. | Apparatus and method for controlling transfer of data between and processing of data by interconnected data processing elements |
-
1997
- 1997-11-19 JP JP31857297A patent/JP4197755B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-20 TW TW087106020A patent/TW396307B/zh not_active IP Right Cessation
- 1998-04-20 US US09/062,586 patent/US6185256B1/en not_active Expired - Lifetime
- 1998-04-21 EP EP98107272A patent/EP0918333B8/en not_active Expired - Lifetime
- 1998-04-21 EP EP03013950A patent/EP1351249A3/en not_active Withdrawn
- 1998-04-21 DE DE69838776T patent/DE69838776T2/de not_active Expired - Lifetime
- 1998-04-21 EP EP07006586A patent/EP1798731B1/en not_active Expired - Lifetime
- 1998-04-21 DE DE69841224T patent/DE69841224D1/de not_active Expired - Lifetime
- 1998-04-21 EP EP04009896A patent/EP1450374B1/en not_active Expired - Lifetime
- 1998-04-21 DE DE69841228T patent/DE69841228D1/de not_active Expired - Lifetime
- 1998-04-21 DE DE69841225T patent/DE69841225D1/de not_active Expired - Lifetime
- 1998-04-21 EP EP03013949A patent/EP1351248B1/en not_active Expired - Lifetime
- 1998-05-14 KR KR1019980017365A patent/KR100305549B1/ko active IP Right Grant
-
2000
- 2000-11-17 US US09/714,285 patent/US7154797B1/en not_active Expired - Fee Related
-
2006
- 2006-11-28 US US11/604,807 patent/US7505532B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6185256B1 (en) | 2001-02-06 |
DE69838776T2 (de) | 2008-10-30 |
DE69841225D1 (de) | 2009-11-19 |
TW396307B (en) | 2000-07-01 |
US20070071130A1 (en) | 2007-03-29 |
EP1798731A2 (en) | 2007-06-20 |
EP0918333A3 (en) | 1999-09-15 |
DE69841228D1 (de) | 2009-11-19 |
EP1351249A2 (en) | 2003-10-08 |
EP1351249A3 (en) | 2006-06-14 |
EP1351248A3 (en) | 2004-01-02 |
KR19990044731A (ko) | 1999-06-25 |
EP0918333A2 (en) | 1999-05-26 |
EP0918333B8 (en) | 2008-10-15 |
US7505532B2 (en) | 2009-03-17 |
EP1450374A1 (en) | 2004-08-25 |
JPH11149777A (ja) | 1999-06-02 |
EP1450374B1 (en) | 2009-10-07 |
EP1798731A3 (en) | 2007-06-27 |
EP1798731B1 (en) | 2009-10-07 |
EP0918333B1 (en) | 2007-11-28 |
KR100305549B1 (ko) | 2001-11-22 |
EP1351248B1 (en) | 2009-10-07 |
DE69841224D1 (de) | 2009-11-19 |
DE69838776D1 (de) | 2008-01-10 |
US7154797B1 (en) | 2006-12-26 |
EP1351248A2 (en) | 2003-10-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4197755B2 (ja) | 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置 | |
US6359813B1 (en) | Semiconductor memory device having improved data transfer rate without providing a register for holding write data | |
JPH10188555A (ja) | 半導体記憶装置とデータ読み出し及び書き込み方法 | |
JP2003151276A (ja) | データラインが安定したプリチャ−ジ電圧を有する半導体メモリ装置 | |
US6909644B2 (en) | Semiconductor memory device | |
JP4220621B2 (ja) | 半導体集積回路 | |
KR0172368B1 (ko) | 저전력 반도체 메모리 장치 | |
JP3277112B2 (ja) | 半導体記憶装置 | |
US7345927B2 (en) | Semiconductor integrated circuit device | |
US6822917B2 (en) | Data write circuit in memory system and data write method | |
KR0184493B1 (ko) | 싱글 데이타라인을 갖는 반도체 메모리 장치 | |
JP4072965B2 (ja) | Pfetビットスイッチを使用するdramの直接書き込みシステムおよび方法 | |
US7133303B2 (en) | Dynamic type semiconductor memory apparatus | |
JPH09231771A (ja) | 半導体記憶装置 | |
KR100560935B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 장치의 이퀄라이징회로 | |
JP3168942B2 (ja) | 半導体記憶装置 | |
JPH07244986A (ja) | 半導体記憶装置 | |
JPH05128857A (ja) | 半導体記憶装置 | |
US20040057312A1 (en) | Method for operating an IC with a memory array | |
JP2004288298A (ja) | 同期型dramのデータ書込方法 | |
JP2000268569A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080609 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080930 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |