JP2000268569A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ線対の初期化動作の高速化を図り、も
って高速のデータ転送を可能とした半導体記憶装置を提
供する。 【解決手段】 メモリセルアレイ１０上に選択されたメ
モリセルとの間でデータ転送を行う複数のデータ線対Ｄ
Ｑ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端
にデータバッファ１９が接続される。データ線対ＤＱ，
ｂＱのデータバッファ１９側の端部には、データ線電位
を初期化するための第１のイコライズ回路１７が設けら
れ、データバッファ１９と反対側の端部を含んで好まし
くは複数箇所に、データ線電位を初期化するための第２
のイコライズ回路１８ａ，１８ｂが設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、１ビットデータ
を対をなす信号線により転送するデータ線構造を持つＤ
ＲＡＭ等の半導体記憶装置に関する。

【０００２】

【従来の技術】大規模ＤＲＡＭにおいては、メモリセル
アレイは複数のサブセルアレイに分割されてビット線セ
ンスアンプを挟んで配列形成され、複数のサブセルアレ
イに共通に用いられるデータ線が配置される。データ線
は通常、正論理と負論理の信号線が対として用いられ、
このデータ線対の一端にデータ線センスアンプを含むデ
ータバッファが配置される。

【０００３】メモリセル及びビット線センスアンプは、
多数分散配置されるため概してサイズは小さく、ドライ
ブ能力は低い。これに対して、データ線対はメモリセル
アレイの全範囲にわたって連続的に配設されるため、こ
のデータ線対の一端側に設けられるデータ線センスアン
プは、サイズが大きくドライブ能力も高い。

【０００４】この様なＤＲＡＭシステムにおいて、通
常、メモリセルへのデータ書き込み動作では大振幅の信
号が用いられ、メモリセルのデータ読み出し動作には小
振幅の信号が用いられる。小振幅の信号でメモリセルの
データをデータ線を介してデータバッファに転送する場
合には、データ転送前にデータ線の電位を初期化するこ
とが必要になる。このため、データ線のデータバッファ
側端部にはイコライズ回路が設けられる。データ転送前
にこのイコライズ回路によりデータ線対を同電位に初期
化した後、送り手（メモリセル側）ではデータ“０”，
“１”に従ってデータ線対に対して電位差を発生し、受
け手（データバッファ側）ではデータ線対の一方をリフ
ァレンスとして他方の電位をセンスする。データ書き込
み動作で大振幅信号を用いるのは、メモリセル及びビッ
ト線センスアンプの構成を簡単にできるためである。

【０００５】

【発明が解決しようとする課題】上述のように、非対称
の信号を扱うデータ転送経路では、特にデータ書き込み
動作後のデータ読み出し動作の高速化が難しいという問
題がある。これは、書き込み動作でフル振幅したデータ
線対の初期化に時間を要するためである。データ線対の
初期化が不十分な状態で読み出し動作を開始すると、デ
ータバッファでデータが確定できるまでに時間がかか
る。最悪の場合は、逆データを読む結果になり、メモリ
セル又はビット線センスアンプに保持されているデータ
が破壊されてしまう。

【０００６】特に近年、ＤＲＡＭチップサイズの増大や
配線の微細化が進み、データ線の寄生抵抗成分がデータ
転送速度に与える影響が無視できなくなっている。デー
タ線対の初期化動作もデータ線の寄生抵抗の影響を受け
る。従って、データ線対のデータバッファ側にのみイコ
ライズ回路を設けても、データ線対の初期化の時間短縮
を図ることが難しい。この寄生抵抗の問題は、イコライ
ズ回路のドライブ能力を上げるだけでは解決できない。

【０００７】この発明は、上記事情を考慮してなされた
もので、データ線対の初期化動作の高速化を図り、もっ
て高速のデータ転送を可能とした半導体記憶装置を提供
することを目的としている。

【０００８】

【課題を解決するための手段】この発明に係る第１の半
導体記憶装置は、メモリセルが配列形成されたメモリセ
ルアレイと、このメモリセルアレイの選択されたメモリ
セルとの間でデータ転送を行う複数のデータ線対と、こ
のデータ線対の一端に接続されたデータバッファと、前
記データ線対のデータバッファ端部に設けられたデータ
線電位を初期化するための第１のイコライズ回路と、前
記データ線対の前記データバッファと反対側の端部を含
んで一箇所以上に設けられたデータ線電位を初期化する
ための第２のイコライズ回路と、を備えたことを特徴と
する。

【０００９】この発明において好ましくは、第２のイコ
ライズ回路は、データ線対に複数個分散配置される。ま
たこの発明においては具体的には、（ａ）第１のイコラ
イズ回路は、書き込み及び読み出し動作の前後にオン駆
動され、第２のイコライズ回路は、書き込み動作の後に
オン駆動される、或いは（ｂ）第１のイコライズ回路
は、書き込み及び読み出し動作の前後にオン駆動され、
第２のイコライズ回路は、読み出し動作の前にオン駆動
される、或いは（ｃ）第１のイコライズ回路は、書き込
み及び読み出し動作の前後にオン駆動され、第２のイコ
ライズ回路は、書き込み動作と読み出し動作の間にオン
駆動される。

【００１０】またこの発明において、第１のイコライズ
回路は例えば、データ線対の間を短絡するイコライズ用
トランジスタにより構成され、第２のイコライズ回路
は、データ線対の間を短絡するイコライズ用トランジス
タとデータ線対に所定電位を与えるプリチャージ用トラ
ンジスタにより構成される。更にこの発明において好ま
しくは、メモリセルアレイは、複数対のビット線と複数
本のワード線が交差して配設されて、その各交差部にメ
モリセルが配置されると共に、選択されたビット線対を
前記データ線対に接続するカラム選択ゲートを有し、且
つ記カラム選択ゲートと第１及び第２のイコライズ回路
はクロックにより同期的に制御されるものとする。

【００１１】この発明に係る第２の半導体記憶装置は、
複数のビット線対と複数のワード線が交差して配設さ
れ、その各交差部にメモリセルが配置されたメモリセル
アレイと、このメモリセルアレイの各ビット線対の端部
に接続されたビット線センスアンプと、前記各ビット線
対の前記ビット線センスアンプ側の端部に設けられたビ
ット線電位を初期化するための第１のイコライズ回路
と、前記ビット線対の前記ビット線センスアンプと反対
側の端部に設けられたビット線データ線電位を初期化す
るための第２のイコライズ回路とを有することを特徴と
する。

【００１２】第２の半導体記憶装置において例えば、第
１のイコライズ回路は、ビット線対の間を短絡するイコ
ライズ用トランジスタとビット線対に所定電位を与える
プリチャージ用トランジスタにより構成され、第２のイ
コライズ回路は、ビット線対の間を短絡するイコライズ
用トランジスタにより構成される。また、第２の半導体
記憶装置において、メモリセルは、１トランジスタ／１
キャパシタ構成のダイナミック型メモリセルであり、第
１及び第２のイコライズ回路におけるイコライズ用トラ
ンジスタ及びプリチャージ用トランジスタはメモリセル
のトランジスタと同じ導電チャネル型であるものとす
る。

【００１３】この発明による半導体記憶装置では、デー
タ線対のデータバッファ側端部のみならず、他方の端部
を含む少なくとも一箇所、好ましくは複数箇所にデータ
線イコライズ回路を付加することにより、データ線対の
寄生抵抗成分が大きい場合でも高速のデータ線対初期化
が可能になる。これによりメモリセルとデータバッファ
の間のデータ転送の高速化が図られる。特に大振幅信号
によるデータ書き込み動作後の小振幅信号によるデータ
読み出し動作を高速且つ確実に行うことが可能になる。

【００１４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は実施の形態１のＤＲＡＭの要部
レイアウト構成を示し、図２はその一部を等価回路で具
体的に示している。このＤＲＡＭは、ＡＳＩＣ組み込み
用の混載ＤＲＡＭである。混載ＤＲＡＭでは概して他の
ＤＲＡＭに比べてデータ線数が多く、また微細加工が必
要であるためデータ線の寄生抵抗が大きい。データ線は
メモリセルアレイ上に配設されるため、寄生容量も大き
い。更に、混載ＤＲＡＭでは、容量の変更を単純に並べ
るセルアレイの増減により行うため、大容量構成時には
データ線長も大きいものとなる。

【００１５】図１に示すようにメモリセルアレイ１０
は、複数のサブセルアレイ１１に分割され且つ、各サブ
セルアレイ１１の両側にビット線センスアンプ１２が配
置される。通常センスアンプ１２は両側のサブセルアレ
イ１１で共有される共有センスアンプ方式が用いられ
る。各サブセルアレイ１１は、図２に示すように、ビッ
ト線対ＢＬ，ｂＢＬとワード線ＷＬが交差して配設さ
れ、それらの交差部にダイナミック型メモリセルＭＣを
配置して構成される。ビット線センスアンプ１２は、各
ビット線対ＢＬ，ｂＢＬの端部に接続されている。

【００１６】メモリセルアレイ１０上には、各サブセル
アレイ１１に共通に用いられるデータ線対ＤＱ，ｂＤＱ
（ＤＱ０，ｂＤＱ０〜ＤＱｍ−１，ｂＤＱｍ−１）が配
設される。データ線対ＤＱ，ｂＤＱの一端にデータバッ
ファ１９が配置される。各サブセルアレイ１１の端部に
は、アドレスをデコードしてサブセルアレイ１１のワー
ド線ＷＬ選択を行うロウデコーダ１３が配置され、セン
スアンプ１２の端部にはビット線ＢＬ選択を行うカラム
デコーダ１４が配置される。ビット線対ＢＬ，ｂＢＬ
は、カラムデコーダ１４により選択されるカラム選択線
ＣＳＬにより駆動されるカラム選択ゲート１５を介し
て、対応するデータ線対ＤＱ，ｂＤＱに接続される。

【００１７】データ線対ＤＱ，ｂＤＱの電位を初期化す
るための初期化回路として、この実施の形態では、デー
タ線対ＤＱ，ｂＤＱのデータバッファ１９側端部に設け
られた第１のデータ線イコライズ回路１７と、データ線
対ＤＱ，ｂＤＱの両端部に設けられた第２のデータ線イ
コライズ回路１８ａ，１８ｂとを有する。

【００１８】図３は、データ線対ＤＱ，ｂＤＱのデータ
バッファ１９側の端部に配置される第１のイコライズ回
路１７と、両端部に配置される第２のイコライズ回路１
８ａ，１８ｂ及びデータバッファ１９の具体構成を示し
ている。第１のイコライズ回路１７は、データ線対Ｄ
Ｑ，ｂＤＱの間を短絡する一つのＰＭＯＳトランジスタ
ＱＰ０により構成される。第２のイコライズ回路１８
ａ，１８ｂはそれぞれ、データ線対ＤＱ，ｂＤＱ間を短
絡するイコライズ用ＰＭＯＳトランジスタＱＰ３と、プ
リチャージ電位ＰＣＨをデータ線対ＤＱ，ｂＤＱに与え
るためのプリチャージ用ＰＭＯＳトランジスタＱＰ１，
ＱＰ２とから構成される。

【００１９】第１のイコライズ回路１７のＰＭＯＳトラ
ンジスタＱＰ０のゲートはイコライズ信号線１７１に接
続されている。イコライズ信号線１７１には、イコライ
ズ信号ＥＱＬ１がインバータ３１を介して供給される。
第２のイコライズ回路１８ａ，１８ｂのＰＭＯＳトラン
ジスタＱＰ１〜ＱＰ３のゲートはイコライズ信号線１８
１ａ，１８１ｂに接続されている。このイコライズ信号
線１８１ａ，１８１ｂには、イコライズ信号ＥＱＬ２が
インバータ３２を介して供給される。

【００２０】データバッファ１９は、書き込みバッファ
１９ａと、読み出しバッファ即ちデータ線センスアンプ
１９ｂとを有する。書き込みバッファ１９ａは、書き込
み制御信号ＷＲＩＴＥにより制御されて、データＤを相
補信号としてデータ線対ＤＱ，ｂＤＱに与える。データ
線センスアンプ１９ｂは、読み出し制御信号ＲＥＡＤに
より制御されてデータ線対ＤＱ，ｂＤＱの電位差をセン
ス増幅する。

【００２１】具体的にこの実施の形態でのデータ書き込
み及び読み出し動作と、データ線イコライズ動作を説明
する。図４はその一動作例のタイミング図である。ま
ず、書き込み、読み出し動作が行われないときは、イコ
ライズ信号ＥＱＬ１，ＥＱＬ２がそれぞれ“Ｈ”，
“Ｌ”であり、第１のイコライズ回路１７のみがオン状
態、第２のイコライズ回路１８ａ，１８ｂはオフ状態に
ある。これにより、データ線対ＤＱ，ｂＤＱは第１のイ
コライズ回路１７によって短絡されて、中間電位に保た
れる。

【００２２】クロックに同期して、書き込み制御信号Ｗ
ＲＩＴＥ、読み出し制御信号ＲＥＡＤが、図の例ではこ
の順に二つずつ発生される。時刻ｔ１で書き込み動作に
入ると、イコライズ信号ＥＱＬ１は“Ｌ”になり、第１
のイコライズ回路１７はオフになり、また選択されたカ
ラム選択信号ＣＳＬが“Ｈ”になる。これにより、書き
込みデータはデータ線対ＤＱ，ｂＤＱを介し、カラム選
択ゲートを介してビット線センスアンプまで転送され、
ビット線センスアンプに書き込まれる。

【００２３】書き込み制御信号ＷＲＩＴＥが“Ｌ”にな
って一回目の書き込み動作が終了すると、同時にカラム
選択信号ＣＳＬも“Ｌ”になり、イコライズ信号ＥＱＬ
１が“Ｈになる。これにより、データ線対ＤＱ，ｂＤＱ
はビット線対と切り離され、第１のイコライズ回路１７
がオンして、データ線対ＤＱ，ｂＤＱは再度中間電位に
イコライズされる。次に、時刻ｔ２で書き込み制御信号
ＷＲＩＴＥが“Ｈ”になり、選択されたカラム選択線Ｃ
ＳＬが“Ｈ”、イコライズ信号ＥＱＬ１が“Ｌ”になっ
て、同様に２回目の書き込み動作が行われる。

【００２４】２回目の書き込み動作後の読み出し動作に
先立つデータ線イコライズの動作は、第１及び第２のイ
コライズ回路１７及び１８ａ，１８ｂにより行われる。
即ち、２回目の書き込み動作終了後、イコライズ信号Ｅ
ＱＬ１，ＥＱＬ２が共に“Ｈ”となり、全イコライズ回
路１７，１８ａ，１８ｂがオンになって、データ線対Ｄ
Ｑ，ｂＤＱのイコライズが行われる。第２のイコライズ
回路１８ａ，１８ｂにより、データ線対ＤＱ，ｂＤＱは
高レベル電位ＰＣＨ（通常ＶCC）に遷移する。

【００２５】ついで、時刻ｔ３で読み出し動作に入る。
即ち選択されたカラム選択線ＣＳＬが“Ｈ”になり、読
み出し制御信号ＲＥＡＤが“Ｈ”になると、選択された
ビット線データがデータ線対ＤＱ，ｂＤＱに転送され、
データ線センスアンプ１９ｂによりセンス増幅されてデ
ータ端子に読み出される。図４の例では、１回目の読出
動作後のイコライズ動作も、イコライズ信号ＥＱＬ１，
ＥＱＬ２が共に“Ｈ”となり、全イコライズ回路１７，
１８ａ，１８ｂにより行われる場合を示している。時刻
ｔ４で次の読み出し動作に入る。２回目の読み出し動作
も１回目と同様に行われる。図４の例では、２回目の読
み出し動作後のイコライズ動作は、第１のイコライズ回
路１７のみにより行われる。

【００２６】図４の動作例では、第２のイコライズ回路
１８ａ，１８ｂは、書き込み後の読み出し動作の直前の
データ線イコライズ動作と、その後の１回目の読み出し
後のデータ線イコライズ動作とにおいてオンさせたが、
これら２回のイコライズ動作のうち特に重要な意味を持
つのは、前者即ち書き込み動作後の読み出し動作直前の
イコライズである。データ線対をフル振幅させた書き込
み後の読み出し動作では、書き込みでフル振幅したデー
タ線対を確実に初期化しないと、微小振幅を扱う読み出
し動作での高速化ができなくなるためである。

【００２７】そこで、図５の動作例は、図４の動作例に
対して、第２のイコライズ回路１８ａ，１８ｂを、書き
込み後の読み出し動作の前のみに動作させるようにした
ものである。このタイミングでは確実にデータ線初期化
を行うことにより、データ読み出し動作の高速性を確保
することが可能になる。そして、第２のイコライズ回路
１８ａ，１８ｂの動作を必要最小限に抑えることによ
り、消費電力の削減が可能になる。

【００２８】図６の動作例は逆に、最初の書き込みを除
き、その後の全ての書き込み及び読み出し動作の前に第
２のイコライズ回路１８ａ，１８ｂを動作させるように
したものである。消費電力の制約がなければ、この様な
データ線初期化動作を行わせることにより、確実で高速
の読み出しが可能になる。

【００２９】この実施の形態での読み出し動作の高速化
の効果を具体的に説明する。図７（ａ），（ｂ）は、こ
の実施の形態と、データ線バッファと反対側の端部にイ
コライズ回路を持たない従来例での、２回の書き込みと
２回の読み出しを連続させたときのデータ線対の電位波
形を示している。これらの図で、３本のデータ線電位波
形は、データ線バッファに近い端部と、データ線中間点
及び反対側の端部での波形であり、データ線バッファか
ら離れるにつれて、遷移波形が緩くなることを示してい
る。

【００３０】図示のように、書き込み動作では、データ
線電位はフル振幅動作を行うのに対し、読み出し動作で
は、データ線電位の振幅は小さい。従って、読み出し動
作が連続した場合の２回目以降の読み出し前のデータ線
イコライズは、確実に行われるが、問題は２回の書き込
み直後の読み出し動作前のイコライズである。図７
（ｂ）の従来例では、○印で示す位置即ち、書き込み直
後の読み出し開始点で明らかにイコライズ不足、即ちデ
ータ線の位置により電位が異なる状態が生じている。こ
の様に、一旦フル振幅したデータ線対が十分にイコライ
ズされないまま、読み出し動作が行われると、データ線
センスアンプの“０”，“１”判定の遅れが生じ、読み
出し速度が低下する。図７（ｂ）の動作例では幸い正常
なデータ判定ができた場合を示しているが、動作条件に
よっては、イコライズ不足に起因して誤読み出しが生
じ、蓄積されたデータの破壊をもたらす。これに対し
て、図７（ａ）の場合は、書き込み動作後の読み出しの
直前のデータ線イコライズは確実に行われており、従っ
て高速且つ確実なデータ判定が行われる。

【００３１】［実施の形態２］図８は、実施の形態２の
ＤＲＡＭの要部構成を示している。先の実施の形態１と
対応する部分には同一符号を付して詳細な説明は省く、
この実施の形態２では、データ線対ＤＱ，ｂＤＱの長手
方向に複数個の第２のイコライズ回路１８ａ，１８ｂを
分散的に配置している。この第２のイコライズ回路１８
ａ，１８ｂの動作は、先の実施の形態１と同様である。

【００３２】但し、第２のイコライズ回路の数が多くな
ると、その動作タイミングの制御が重要になる。即ち、
データ線イコライズ回路は、データ書き込み及び読み出
しの動作とは排他的に同期制御されることが必要で、そ
のタイミング制御がずれると次のような問題が生じる。
データ線イコライズ後、読み出しまでに長い時間が空く
と、データ線対に再び電位差が生じ、高速読み出しがで
きなくなる。一方、データ線イコライズと書き込み動作
が重なると、データ線バッファはイコライズ回路を介し
て短絡されて貫通電流が流れる事態が生じる。

【００３３】そこでこの実施の形態２では、第２のイコ
ライズ回路１８ａ，１８ｂのタイミング制御を、カラム
選択線ＣＳＬのタイミング制御と確実に同期的となるよ
うに、クロック制御を行うようにしている。カラム選択
線ＣＳＬと第２のイコライズ回路１８ａ，１８ｂのイコ
ライズ信号線１８１ａ，１８１ｂとは同様の引き回しと
なるので、両者のタイミング保証は容易である。

【００３４】まず、図８の実施の形態では、書き込み制
御信号ＷＲＩＴＥＬＴＣ及び読み出し制御信号ＲＥＡＤ
ＬＴＣに基づいて、クロックＣＬＫにより制御される書
き込み／読み出しパルス生成回路８１において、負論理
の書き込みパルス／ＷＲＩＴＥＰＵＬＳＥ及び読出パル
ス／ＲＥＡＤＰＵＬＳＥを生成する。このパルス生成回
路８１は、書き込み制御信号ＷＲＩＴＥＬＴＣ及び読み
出し制御信号ＲＥＡＤＬＴＣをクロックＣＬＫの立ち上
がりで取り込むデータラッチＤＬと、このデータラッチ
ＤＬからクロックＣＬＫの立ち下がりで転送出力される
データとクロックＣＬＫの一致検出を行って、負論理の
書き込みパルス／ＷＲＩＴＥＰＵＬＳＥ及び読出パルス
／ＲＥＡＤＰＵＬＳＥを生成するＮＡＮＤゲートＧ１に
より構成されている。

【００３５】第１のイコライズ回路１７を駆動するドラ
イバ８２は、書き込み制御信号ＷＲＩＴＥＬＴＣ及び読
み出し制御信号ＲＥＡＤＬＴＣの論理和をとるＯＲゲー
トＧ３とその出力をクロックＣＬＫにより取り込むデー
タラッチＤＬ、及びデータラッチＤＬの出力とクロック
ＣＬＫの論理積をとるＡＮＤゲートＧ２により構成され
ている。これにより、書き込みパルス／ＷＲＩＴＥＰＵ
ＬＳＥ及び読み出しパルス／ＲＥＡＤＰＵＬＳＥに同期
した負論理のイコライズ信号／ＥＱＬ１が発生される。

【００３６】カラム選択線ＣＳＬを駆動するカラムデコ
ーダ８３は、カラムアドレスＣＡをクロックＣＬＫによ
り取り込むデータラッチＤＬと、その出力とクロックＣ
ＬＫの論理積をとるＡＮＤゲートＧ４により構成され
る。第２のイコライズ回路１８ａ，１８ｂを駆動するド
ライバ８４は、カラムデコーダ８３と基本的に同様の構
成として、負論理のイコライズ信号／ＥＱＬ２を生成す
る。即ち、読み出し制御信号ＲＥＡＤＬＴＣを取り込む
データラッチＤＬを備え、このデータラッチＤＬの出力
とクロックＣＬＫの一致検出を行う。カラムデコーダ８
３とは逆の論理になるように、クロックＣＬＫはインバ
ータ８５により反転して与えるようにし、データの一致
検出にはＮＡＮＤゲートＧ５を用いている。これによ
り、読み出し動作の前に、カラム選択線ＣＳＬが“Ｌ”
のとき、即ちカラム選択線ＣＳＬが“Ｈ”になる前に、
“Ｌ”となるような負論理のイコライズ信号／ＥＱＬ２
が得られる。

【００３７】図９は、具体的にこの実施の形態２での動
作波形を示している。この場合も先の実施の形態１と同
様に、２回の書き込み動作と引き続く２回の読み出し動
作を行う例を示している。時刻ｔ１で、クロックＣＬＫ
の２周期分“Ｈ”となる書き込み制御信号ＷＲＩＴＥＬ
ＴＣが発生される。これに同期して、書き込み／読み出
しパルス生成回路８１では、１周期後のクロックＣＬＫ
の立ち上がりから、データラッチＤＬに取り込まれたデ
ータとクロックＣＬＫの一致が検出されて、２つの書き
込みパルス／ＷＲＩＴＥＰＵＬＳＥが発生される。その
後の読み出しパルス／ＲＥＡＤＰＵＬＳＥも同様であ
り、時刻ｔ３で読み出し制御信号ＲＥＡＤＬＴＣが立ち
上がった後、１周期ずつ遅れて、時刻ｔ４，ｔ５で読み
出しパルス／ＲＥＡＤＰＵＬＳＥが発生される。

【００３８】カラムデコーダ８３では、クロックＣＬＫ
に同期して変化するカラムアドレスＣＡに応じて、選択
されたカラム選択線ＣＳＬに“Ｈ”を供給する。書き込
み制御信号ＷＲＩＴＥＬＴＣ及び読み出し制御信号ＲＥ
ＡＤＬＴＣが入る他、カラムデコーダ８３と同様のデー
タラッチとゲート構造を持つ第１のイコライズ回路１７
用のドライバ８２では、カラム選択線ＣＳＬが“Ｈ”に
なるときに同様に“Ｈ”となり、負論理のイコライズ信
号／ＥＱＬ１が発生される。従って、それぞれ時刻ｔ
１，ｔ２からの書き込み動作、時刻ｔ３，ｔ４からの読
み出し動作の後、イコライズ信号／ＥＱＬ１が“Ｌ”と
なり、第１のイコライズ回路１７が動作する。

【００３９】第２のイコライズ回路１８ａ，１８ｂ用の
ドライバ８４では、時刻ｔ３に読み出し制御信号ＲＥＡ
ＤＬＴＣが立ち上がった後、時刻ｔ４，ｔ５で読み出し
パルス／ＲＥＡＤＰＵＬＳＥが“Ｌ”による前に、負論
理のイコライズ信号／ＥＱＬ２が発生される。イコライ
ズ信号／ＥＱＬ２＝“Ｌ”で第２のイコライズ回路８１
ａ，１８ｂがオンするから、データ書き込み動作後の、
読み出し動作の前に第２のイコライズ回路１８ａ，１８
ｂによるデータ線イコライズが行われる。以上のように
この実施の形態２では、カラム選択線の選択とクロック
同期したイコライズ回路の駆動が行われ、確実なイコラ
イズ動作による高速読み出しが可能となる。

【００４０】［実施の形態３］図１０は、この発明のデ
ータ線イコライズの手法を、メモリセルアレイのビット
線イコライズに適用した実施の形態のＤＲＡＭである。
メモリセルアレイは、複数のビット線対と複数のワード
線が交差して配設され、その交差部にダイナミック型メ
モリセルＭＣが配置される。メモリセルＭＣは、ＮＭＯ
ＳトランジスタＱとキャパシタＣにより構成される。

【００４１】図１０では、隣接する２対のビット線を示
している。通常メモリセルアレイは、複数のサブセルア
レイに分割して配列されるが、一つのサブセルアレイ内
ではビット線対及びワード線は連続する。図に示してい
るビット線対は、その様な一つのサブセルアレイの中の
連続するビット線対である。一方のビット線対ＢＬ０，
ｂＢＬ０の一端にスイッチ１０２ａを介してビット線セ
ンスアンプ１０１ａが接続され、他方のビット線対ＢＬ
１，ｂＢＬ１には反対側の端部にスイッチ１０２ｂを介
してビット線センスアンプ１０１ｂが接続される。

【００４２】ビット線対ＢＬ０，ｂＢＬ０側には、セン
スアンプ１０１ａ側の端部に、プリチャージ用トランジ
スタＱＮ１，ＱＮ２とイコライズ用トランジスタＱＮ３
からなる第１のイコライズ回路１０３ａが設けられ、他
方の端部には、ビット線対ＢＬ０，ｂＢＬ０を短絡する
ためのイコライズ用トランジスタＱＮ０のみからなる第
２のイコライズ回路１０４ａが設けられている。他方の
ビット線対ＢＬ１，ｂＢＬ１にも同様に、センスアンプ
１０１ｂ側の端部に、プリチャージ用トランジスタＱＮ
１，ＱＮ２とイコライズ用トランジスタＱＮ３からなる
第１のイコライズ回路１０３ｂが設けられ、他方の端部
には、ビット線対ＢＬ１，ｂＢＬ１を短絡するためのイ
コライズ用トランジスタＱＮ０のみからなる第２のイコ
ライズ回路１０４ｂが設けられている。

【００４３】第１及び第２のイコライズ回路１０３，１
０４に用いられるイコライズ用トランジスタ及びプリチ
ャージ用トランジスタは全て、メモリセルＭＣのトラン
ジスタと同じ導電チャネル型、即ちこの実施の形態では
ｎチャネルである。ビット線ＢＬ０，ｂＢＬ０の第１の
イコライズ回路１０３ａと、ビット線対ＢＬ１，ｂＢＬ
１の第２のイコライズ回路１０４ｂは共通のイコライズ
信号線ＥＱＬ０により駆動される。同様に、ビット線Ｂ
Ｌ０，ｂＢＬ０の第２のイコライズ回路１０４ａと、ビ
ット線対ＢＬ１，ｂＢＬ１の第１のイコライズ回路１０
３ｂは共通のイコライズ信号線ＥＱＬ１により駆動され
る。

【００４４】図１１は、この実施の形態のＤＲＡＭでの
動作波形を示す。この実施の形態では、全てのビット線
イコライズ回路１０３，１０４がメモリセルデータ読み
出し動作の前にオン駆動されて、ビット線対ＢＬ，ｂＢ
Ｌのイコライズが行われる。即ち、選択ワード線を立ち
上げる前に、イコライズ信号ＥＱＬ０，ＥＱＬ１が
“Ｈ”となり、ビット線対ＢＬ，ｂＢＬは二つのイコラ
イズ回路１０３，１０４によりイコライズされる。その
後、ワード線ＷＬが立ち上がり、選択されたメモリセル
ＭＣのデータがビット線対ＢＬ，ｂＢＬに転送される。

【００４５】その後、センスアンプ活性化信号線ＳＡ
Ｐ，ＳＡＮがそれぞれ“Ｈ”，“Ｌ”となることでビッ
ト線センスアンプ１０１が活性化され、ビット線ＢＬ，
ｂＢＬはデータに応じて、“Ｈ”＝ＶCC、“Ｌ”＝ＶSS
までフル振幅する。このフル振幅したビット線電位によ
り、ワード線ＷＬが“Ｈ”の状態で選択メモリセルＭＣ
にデータの再書き込みがなされる。次のデータ読み出し
の前にはまた、全てのビット線イコライズ回路１０３，
１０４がメモリセルデータ読み出し動作の前にオン駆動
されて、ビット線対ＢＬ，ｂＢＬのイコライズが行われ
る。

【００４６】従来のＤＲＡＭにおいては、メモリセルア
レイの中のビット線が連続する範囲内では、そのビット
線の一方の端部のみにビット線イコライズ回路が設けら
れている。これは、ＤＲＡＭのロウアクセス速度がワー
ド線の遅延によりほぼ律速され、ビット線の遅延は問題
にならなかったためである。しかし最近は、ワード線の
階層構造の採用、ワード線材料の低抵抗化等によりワー
ド線遅延が大きく改善されている。一方で、ビット線遅
延は大きくなる傾向にある。これは、チップサイズの縮
小のために一本のビット線に接続されるメモリセルの数
が１２８個から更に２５６個へと多くなり、また微細加
工の必要及びビット線容量の低減の必要のためにビット
線の薄膜化、高抵抗化が進んでいるためである。この様
に、ビット線遅延が無視できなくなると、この実施の形
態のようにビット線の両端にイコライズ回路を設けるこ
とは、ＤＲＡＭの高速化にとって効果が大きい。

【００４７】［実施の形態４］実施の形態３のように、
ビット線対の両側にイコライズ回路を配置する場合の具
体的なレイアウト例を、図１０の回路と対応させて図１
２に示す。メモリセルＭＣのキャパシタＣは、一つの矩
形島状の素子領域１２１の両端に破線で示すように形成
される。メモリセルＭＣのトランジスタＱは、キャパシ
タＣに挟まれた素子領域１２１に、ビット線コンタクト
ＢＣを共有する形で二つずつ形成される。ビット線対Ｂ
Ｌ，ｂＢＬ及びワード線ＷＬは通常、最小加工寸法のピ
ッチで最密に配置される。

【００４８】ビット線対ＢＬ０，ｂＢＬ０のセンスアン
プに接続される側の端部に、そのビット線ピッチ内に略
コの字型の素子領域１２２が形成され、ここにビット線
対ＢＬ０，ｂＢＬ０にソース、ドレインが接続されたＮ
ＭＯＳトランジスタＱＮ３が形成される。更にその外側
には、ビット線の２ピッチの範囲に素子領域１２３が形
成され、ここにそれぞれビット線ＢＬ０，ｂＢＬ０にソ
ースが接続される二つのＮＭＯＳトランジスタＱＮ１，
ＱＮ２が形成される。これらのＮＭＯＳトランジスタＱ
Ｎ１〜ＱＮ３により第１のイコライズ回路１０３ａが構
成される。隣接するビット線対ＢＬ１，ｂＢＬ１の端部
には、素子領域１２２と同様のパターンで素子領域１２
４が形成されて、ここにＮＭＯＳトランジスタＱＮ０が
形成される。このＮＭＯＳトランジスタＱＮ０が第２の
イコライズ回路１０４ｂとなる。

【００４９】イコライズ信号線は、ＮＭＯＳトランジス
タＱＮ３とＱＮ０のゲートを共通接続するＥＱＬ０１
と、ＮＭＯＳトランジスタＱＮ１，ＱＮ２のゲートを共
通接続するＥＱＬ０２の２本となるが、これらは共通接
続される。これらのイコライズ信号線ＥＱＬ０１，ＥＱ
Ｌ０２は、ワード線ＷＬと同じ材料を用い、ワード線と
同時にパターン形成される。ＮＭＯＳトランジスタＱＮ
１，ＱＮ２の共通ドレインに接続されるプリチャージ信
号線ＰＣＨ（破線で示す）は、ワード線とは異なる金属
配線である。

【００５０】この実施の形態によると、イコライズ回路
を構成するトランジスタをメモリセルトランジスタと同
じｎチャネルとしているため、メモリセルアレイ領域の
パターンの規則性を大きく変更することなく、隣接する
２つのビット線対の端部に二つのイコライズ回路を配置
することができる。図１２の例では、イコライズ信号線
ＥＱＬ０１は、ワード線ＷＬのライン／スペースを保っ
てワード線ＷＬと同時にパターン形成される。更に図１
２の場合、このイコライズ信号線ＥＱＬ０１の外側に
は、捨てパターンとしてのダミーワード線ＤＷＬが配置
されている。従って、メモリセルアレイのパターンの規
則性がビット線先端部まで保持され、これにより微細加
工のメモリセルアレイの微細加工の信頼性が確保され
る。

【００５１】

【発明の効果】以上述べたようにこの発明による半導体
記憶装置では、データ線対のデータバッファ側端部のみ
ならず、他方の端部を含む少なくとも一箇所、好ましく
は複数箇所にデータ線イコライズ回路を付加することに
より、データ線対の寄生抵抗成分が大きい場合でも高速
のデータ線対初期化が可能になる。これによりメモリセ
ルとデータバッファの間のデータ転送の高速化が図られ
る。特に大振幅信号によるデータ書き込み動作後の小振
幅信号によるデータ読み出し動作を高速且つ確実に行う
ことが可能になる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭの構成
を示す図である。

【図２】同実施の形態１のメモリセルアレイの具体的な
等価回路構成を示す図である。

【図３】同実施の形態１によるデータ線対とそのイコラ
イズ回路の具体構成を示す図である。

【図４】同実施の形態１による書き込み及び読み出し動
作とデータ線イコライズ動作の例を示すタイミング図で
ある。

【図５】別の動作例を示すタイミング図である。

【図６】更に別の動作例を示すタイミング図である。

【図７】同実施の形態１の効果を説明するための動作波
形図である。

【図８】この発明の実施の形態２によるＤＲＡＭの構成
を示す図である。

【図９】同実施の形態２の動作を説明するためのタイミ
ング図である。

【図１０】この発明の実施の形態３によるＤＲＡＭの要
部構成を示す図である。

【図１１】同実施の形態３の動作を説明するための波形
図である。

【図１２】この発明の実施の形態４によるＤＲＡＭのレ
イアウトを示す図である。

【符号の説明】

１０…メモリセルアレイ、１１…サブセルアレイ、１２
…センスアンプ、１３…ロウデコーダ、１４…カラムデ
コーダ、１５…カラム選択ゲート、１６…制御回路、１
７…第１のイコライズ回路、１８ａ，１８ｂ…第２のイ
コライズ回路、１９…データバッファ、ＤＱ，ｂＤＱ…
データ線対。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリセルが配列形成されたメモリセル
   アレイと、 このメモリセルアレイの選択されたメモリセルとの間で
   データ転送を行う複数のデータ線対と、 このデータ線対の一端に接続されたデータバッファと、 前記データ線対のデータバッファ側端部に設けられたデ
   ータ線電位を初期化するための第１のイコライズ回路
   と、 前記データ線対の前記データバッファと反対側の端部を
   含んで一箇所以上に設けられたデータ線電位を初期化す
   るための第２のイコライズ回路と、を備えたことを特徴
   とする半導体記憶装置。
2. 【請求項２】 前記第２のイコライズ回路は、前記デー
   タ線対に複数個分散配置されていることを特徴とする請
   求項１記載の半導体記憶装置。
3. 【請求項３】 前記第１のイコライズ回路は、書き込み
   及び読み出し動作の前後にオン駆動され、前記第２のイ
   コライズ回路は、書き込み動作の後にオン駆動されるこ
   とを特徴とする請求項１又は２に記載の半導体記憶装
   置。
4. 【請求項４】 前記第１のイコライズ回路は、書き込み
   及び読み出し動作の前後にオン駆動され、 前記第２のイコライズ回路は、読み出し動作の前にオン
   駆動されることを特徴とする請求項１又は２に記載の半
   導体記憶装置。
5. 【請求項５】 前記第１のイコライズ回路は、書き込み
   及び読み出し動作の前後にオン駆動され、 前記第２のイコライズ回路は、書き込み動作と読み出し
   動作の間にオン駆動されることを特徴とする請求項１又
   は２に記載の半導体記憶装置。
6. 【請求項６】 前記第１のイコライズ回路は、前記デー
   タ線対の間を短絡するイコライズ用トランジスタにより
   構成され、 前記第２のイコライズ回路は、前記データ線対の間を短
   絡するイコライズ用トランジスタと前記データ線対に所
   定電位を与えるプリチャージ用トランジスタにより構成
   されていることを特徴とする請求項１又は２に記載の半
   導体記憶装置。
7. 【請求項７】 前記メモリセルアレイは、複数対のビッ
   ト線と複数本のワード線が交差して配設されて、その各
   交差部にメモリセルが配置されると共に、選択されたビ
   ット線対を前記データ線対に接続するカラム選択ゲート
   を有し、且つ前記カラム選択ゲートと前記第１及び第２
   のイコライズ回路はクロックにより同期的に制御される
   ことを特徴とする請求項１又は２に記載の半導体記憶装
   置。
8. 【請求項８】 複数のビット線対と複数のワード線が交
   差して配設され、その各交差部にメモリセルが配置され
   たメモリセルアレイと、 このメモリセルアレイの各ビット線対の端部に接続され
   たビット線センスアンプと、 前記各ビット線対の前記ビット線センスアンプ側の端部
   に設けられたビット線電位を初期化するための第１のイ
   コライズ回路と、 前記ビット線対の前記ビット線センスアンプと反対側の
   端部に設けられたビット線データ線電位を初期化するた
   めの第２のイコライズ回路と、を有することを特徴とす
   る半導体記憶装置。
9. 【請求項９】 前記第１のイコライズ回路は、前記ビッ
   ト線対の間を短絡するイコライズ用トランジスタと前記
   ビット線対に所定電位を与えるプリチャージ用トランジ
   スタにより構成され、 前記第２のイコライズ回路は、前記ビット線対の間を短
   絡するイコライズ用トランジスタにより構成されている
   ことを特徴とする請求項８記載の半導体記憶装置。
10. 【請求項１０】 前記メモリセルは、１トランジスタ／
    １キャパシタ構成のダイナミック型メモリセルであり、 前記第１及び第２のイコライズ回路におけるイコライズ
    用トランジスタ及びプリチャージ用トランジスタは前記
    メモリセルのトランジスタと同じ導電チャネル型である
    ことを特徴とする請求項９記載の半導体記憶装置。