JPH05234362A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05234362A JPH05234362A JP4203717A JP20371792A JPH05234362A JP H05234362 A JPH05234362 A JP H05234362A JP 4203717 A JP4203717 A JP 4203717A JP 20371792 A JP20371792 A JP 20371792A JP H05234362 A JPH05234362 A JP H05234362A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- line pair
- data input
- region
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Abstract
で、アクセス時間を高速化する。 【構成】 センスアンプ領域1とワード線くいうち領域
5とで囲まれた空き領域6に、副I/O線対の電位差を
検知して主I/O線対に出力する読出ゲート6Rと、主
I/O線対のデータを副I/O線対に転送する書込ゲー
トとを設けた半導体記憶装置。
Description
域を含む半導体記憶装置に関し特に半導体記憶装置の読
出/書込ゲートの改良およびアクセス動作の高速化に関
するものである。
化されかつ高速化されている。特に、DRAM(ダイナ
ミックランダムアクセスメモリ)の分野においては、メ
モリセルが1つのキャパシタと1つのMOSトランジス
タで構成されているので、メモリセルの構成がコンパク
トでありこの傾向が顕著である。
を示す構成図である。図8に示す半導体記憶装置は、セ
ンスアンプ領域1と、行と列方向に配置される複数のメ
モリセル領域2と、4つの行デコーダ3と、4つの列デ
コーダ4と、列方向のメモリセル領域と平行に設けられ
るワード線くいうち領域5と、空き領域6と、読出/書
込回路7と、制御回路66とを備える。
鎖線を中心に左右対称にされ、さらに一点鎖線の左右両
側のメモリセル領域2は、センスアンプ領域1を中心に
左右対称となっている。
るメモリセル領域2の対の間に配置され、この領域1に
は、後述のようにセンスアンプ、入出力ゲートなどが設
けられる。
号/RAS、列アドレスストローブ信号/CAS、書込
信号/WE、およびアドレス信号Addに従って半導体
記憶装置を制御するための種々の信号を発生する。この
種々の信号には、図中の白抜きの矢印で示されるブロッ
ク選択信号φ、行デコーダ3、列デコーダ4に与えられ
る内部アドレス信号(以下、単にアドレス信号と称す
る)、および読出/書込回路7を制御するための内部読
出/書込信号が含まれる。
ード線WLを選択して、選択したワード線WLを“H”
レベルにする。センスアンプ領域1に設けられるセンス
アンプは、ワード線WLによって選択されたメモリセル
のデータを増幅する。列デコーダ4は、ワード線WLに
よって選択された1行分のメモリセルから所望のビット
を、アドレス信号に応答して選択する。
のインピーダンスを下げる領域である。
の構成を示す図である。ワード線WLは、一般にポリシ
リコン層で形成されていることから抵抗が高いため、ワ
ード線が立上がるときの時定数が大きくなる。そこで、
図9に示すようにアルミ配線とポリシリコン配線とを列
方向のメモリセル領域2と平行に設けられるワード線く
いうち領域5において短絡することによりワード線の抵
抗を下げている。こうすることにより、ワード線が立上
がるときの時定数を小さくし、半導体記憶装置の動作を
高速化している。
接続するのに代えて、図10に示すように、インバータ
2段で構成されるバッファ回路を前述の領域5に設ける
ものもある。これによると、ワード線選択信号の遅延を
防止することができる。ワード線くいうち方法およびバ
ッファ回路を設ける方法のいずれにおいても、実質的に
ワード線のインピーダンスを低減していると言える。
アウトの模式図である。図11を参照して、破線Bで囲
まれる部分は、ワード線40とビット線BL,/BLお
よびコンタクトホール41を含む。コンタクトホール4
1は、互いが接触しないように上下2段に配置されてい
る。ポリシリコン層とアルミ配線とは図9で示したよう
に重なっており、ワード線くいうち領域5において、コ
ンタクトホール41により接続されている。
センスアンプ領域1とで囲まれた領域であり、比較的レ
イアウトに余裕のある場所である。この領域6には、後
述の図12に示されるように、僅か2つのMOSトラン
ジスタ42および43が設けられるが、実質的に空き領
域と言える。
を示す回路図であり、従来の半導体記憶装置の構成例を
示す図である。図12を参照して、一点鎖線から左側の
センスアンプ領域1は、メモリセル領域選択ゲートとし
てのNMOSFET7、8、11および12と、入出力
ゲートとしてのNMOSFET9および10と、センス
アンプおよびビット線イコライズ回路を含む回路39
と、副I/O線対SIO1,/SIO1とを含む。一点
鎖線の右側に配置されるセンスアンプ領域1は、一点鎖
線の左側に配置されるセンスアンプ領域と同様にメモリ
セル領域選択ゲートとしてのNMOSFET25、2
6、29および30と、入出力ゲートとしてのNMOS
トランジスタ27および28と、センスアンプおよびイ
コライズ回路を含む回路39と、副I/O線対SIO
3,/SIO3とを含む。
には、ブロック選択ゲートとしてのNMOSFET42
および43を含む。一点鎖線から右側の空き領域6は、
ブロック選択ゲートとしてのNMOSFET44および
45を含む。図10に示されるφ1は、高レベルのとき
一点鎖線より左側のブロックを選択するための信号であ
り、φ2は、高レベルのとき、一点鎖線より右側のブロ
ックを選択するための信号である。φS1は、一点鎖線
より左側の領域において、センスアンプ領域1より左側
のメモリセル領域を選択するための信号であり、φS2
は、一点鎖線より左側の領域において、センスアンプ領
域1より右側のメモリセル領域を選択するための信号で
ある。φS3は、一点鎖線より右側の領域においてセン
スアンプ領域1より左側のメモリセル領域を選択するた
めの信号であり、φS4は、一点鎖線より右側の領域に
おいて、センスアンプ領域1より右側のメモリセル領域
を選択するための信号である。
ズするための信号である。回路39は、ビット線BL,
/BLの電位をイコライズするとともに、ビット線B
L,/BLの電位差を検知する。この回路39の詳細を
図13に示す。図13を参照して、回路39は、センス
アンプ駆動信号φP,φNに応答して、ビット線BL,
/BLの電位差を検知増幅するセンスアンプ39Sと、
ビット線イコライズ信号BLEQに応答してビット線B
L,/BLの電位を電源電位の半分の電位1/2Vcc
にイコライズするイコライズ回路39Eとを含む。セン
スアンプ駆動信号φPおよびφNは、互いに相補の関係
にされている。
のタイミング図である。次に図12に示したメモリセル
21のデータを読出し、書込む動作を、図14に示した
タイミングチャートを用いて説明する。
ローブ信号/RASが“L”レベルとなると、行アドレ
ス信号がラッチされる。時刻t2において、行アドレス
信号に従って、メモリセル21のアクセスゲートに接続
されるワード線WL1が“H”レベルとなるとともに、
メモリセル領域を選択するための信号φS1が“L”レ
ベルとなる。一方、右側のメモリセル領域を選択するた
めの信号φS2は、“H”レベルのままとなる。信号φ
S2に応答して、メモリセル領域選択ゲート7および8
はオフし、メモリセル領域選択ゲート11および12が
オンする。それによりビット線BL2にメモリセル21
のデータが読出されて、ビット線対BL2,/BL2に
電位差が生じる。
活性化すると、ビット線対BL2,/BL2の電位差が
増幅される。次に時刻t4において、列アドレス信号に
従って、列デコーダ4が列選択信号Yiを“H”レベル
にする。
ルにして、ブロック選択ゲート42および43をオン状
態にする。そうすることにより、ビット線対BL2,/
BL2、副I/O線対SIO2,/SIO2および主I
/O線対GIO2,/GIO2が接続されるので、ビッ
ト線対BL2,/BL2の電位が主I/O線対GIO
2,/GIO2に伝達される。
O線対GIO2,/GIO2の電位差を検知して、メモ
リセル21の保持していたデータを判定する。主I/O
線GIO2が/GIO2より高電位である場合は、メモ
リセル21の保持していたデータは“H”レベルであ
り、低電位の場合には、“L”レベルである。
が“L”レベルとなると、主I/O線GIO2および/
GIO2に与えられた書込データが副I/O線SIO2
および/SIO2を通して、ビット線BL2および/B
L2に書込まれるので、メモリセル21にデータが書込
まれる。
“H”レベルとなると、副I/O線対、主I/O線対が
ビット線対に接続されるので、センスアンプ39Sで増
幅してから、列選択信号Yiを“H”レベルとしなけれ
ばならない。
ス増幅する前に列選択信号Yiを“H”レベルにする
と、ビット線に寄生容量の大きい副I/O線および主I
/O線が接続されるので、ビット線対BL2,/BL2
の電位差が小さくなるので、センスアンプが微小な電位
差の増幅に失敗して誤動作する恐れがあるためである。
のような回路が従来提案されている。図15は、従来の
半導体記憶装置のもう1つの構成例を示す回路図であ
る。図15に示す半導体記憶装置と図12に示す半導体
記憶装置とが異なるところは、一点鎖線の左側に配置さ
れるセンスアンプ領域に読出ゲートとしてのNMOSF
ET46〜49が追加され、上記センスアンプ領域1の
下方に配置された空き領域6に読出ブロックを選択する
ためのNMOSFET52および53が追加されている
ことである。同様に、一点鎖線の右側に配置されるセン
スアンプ領域1には、読出ゲートとしてのNMOSFE
T56〜59が追加され、かつその下方に設けられる空
き領域には、読出ブロック選択のためのNMOSFET
62および63が追加されている。なお、図12に示さ
れる副I/O線対に代えて、読出専用の副出力線対SO
1,/SO1および書込専用の副入力線対SI1,/S
I1が設けられている。
の動作を示すタイミング図である。次に図15に示した
メモリセル21のデータを読出して反転されたデータを
書込む場合の動作について図16のタイミング図を用い
て説明する。
ローブ信号/RASが“L”レベルとなると、行アドレ
ス信号がラッチされる。行デコーダ3は行アドレス信号
に従ってワード線WL1を“H”レベルにする。応答し
てメモリセル21のアクセスゲートがオン状態となり、
メモリセル21のデータがビット線対BL,/BLに読
出される。時刻t3において、列選択信号YRiを
“H”レベルにし、NMOSFET48および49を導
通させ、かつブロック選択信号φ1を“H”レベルに
し、NMOSFET52および53を導通させる。ビッ
ト線BL2の電位は、ビット線/BL2の電位よりも高
いので、NMOSFET46は47よりも強くオンす
る。したがって副出力線SO1と主I/O線GIO2の
電位は、それぞれ副出力線/SO1および主I/O線G
IO2の電位よりも低下する。読出/書込回路7は、主
I/O線GIOと/GIOとの電位差を検知して、メモ
リセル21に保持していたデータを判定する。主I/O
線GIOの電位が/GIOの電位よりも低いときは、メ
モリセルデータは“H”レベルとなり、主I/O線GI
Oの電位が/GIOの電位よりも高いときはメモリセル
データは“L”レベルとなる。
に示した半導体記憶装置とは異なり、センス増幅前に列
選択信号YRiを“H”レベルにして、メモリセルデー
タを主I/O線対GIO2,/GIO2に読出している
ので、図12の半導体記憶装置よりも、主I/O線対G
IO2,/GIO2にメモリセルデータが早く読出され
るという利点がある。
を“L”レベルとすると、列選択信号YWiが“H”レ
ベルとなるので、主I/O線のデータがビット線に書込
まれる。そして、ビット線BL2の電位がメモリセル2
1に書込まれる。
は、以上のように構成されているので、データの読出を
高速化するために、図12の構成を図15の構成にした
場合には、図15のセンスアンプ領域1の列方向の幅W
2は、図12のセンスアンプ領域の列方向の幅W1に比
べて増加する。このため、チップ面積が増加するという
問題がある。
ためになされたもので、高速でかつチップ面積の小さい
半導体記憶装置を得ることを目的とする。
導体記憶装置は、複数のメモリセル領域、主データ入出
力線対、副データ入出力線対、複数のデータ入出力制御
手段、複数のインピーダンス低減手段、複数の読出手
段、および複数の書込手段を含む。
に配置される。主データ入出力線対は、外部的に発生さ
れたデータおよび内部的に発生されたデータを伝達す
る。
ル領域間の少なくとも1つに設けられ、隣接するメモリ
セル領域に対してデータの伝達を行なう。
メモリセル領域間の少なくとも1つに設けられ、隣接の
メモリセル領域の各ビット線対と副データ入出力線対と
の間のデータ入出力制御を行なう。
のメモリセル領域間に設けられ、ワード線のインピーダ
ンスを下げる。
が設けられる領域とインピーダンス低減手段が設けられ
る領域とで囲まれる領域に設けられ、副データ入出力線
対の電位差を検知して主データ入出力線対に出力する。
同じ領域に設けられ、主データ入出力線対のデータを副
データ入出力線対に転送する。
複数のメモリセル領域、主データ入出力線対、複数の副
データ入出力線対、複数のセンスアンプ、複数の入出力
ゲート、複数のインピーダンス低減手段、複数の読出手
段および複数の書込手段を含む。
に配置され、各々が行方向に設けられる複数のワード
線、列方向に設けられる複数のビット線、および各ワー
ド線と各ビット線との交点に設けられる複数のメモリセ
ルを含む。
たデータおよび内部的に発生されたデータを伝達する。
モリセル領域の各対の間に設けられ、各々が隣接のメモ
リセル領域に対してデータの伝達を行なう。
ル領域の各対の間に設けられ、各々が隣接のメモリセル
領域の各ビット線対の電位差を検知する。
ル領域の各対の間に設けられ、各々が隣接のメモリセル
領域の各ビット線対と副データ入出力線対との間に接続
される。
のメモリセル領域間に設けられ、ワード線のインピーダ
ンスを下げる。
ンスアンプが設けられる領域とインピーダンス低減手段
が設けられる領域とで囲まれる領域に設けられ、副デー
タ入出力線対の電位差を検知して主データ入出力線対に
出力する。
領域と同じ領域に設けられ、主データ入出力線対のデー
タを副データ入出力線対に転送する。
請求項2の発明と同様の構成を有する。そして、センス
アンプおよび読出手段がほぼ同時に活性化される。
請求項2の発明に、さらに副データ入出力線対の電位差
を或る一定電位に制限する手段を追加している。
出力線対の電位差を検知して主データ入出力線対に出力
するので、データの読出速度が向上する。そして、この
読出手段は、データ入出力制御手段が設けられる領域と
インピーダンス低減手段が設けられる領域すなわち、従
来有効に活用されていなかった領域に配置されている。
したがって、請求項1の発明に係る半導体記憶装置は、
チップ面積を増加させることなく、半導体記憶装置のア
クセス動作を高速化することができる。
センスアンプおよび入出力ゲートが設けられる領域とイ
ンピーダンス低減手段が設けられる領域とで囲まれる各
領域に配置することにより、チップ面積を増加させるこ
となく、半導体記憶装置のアクセス動作を高速化するこ
とができる。
読出手段がほぼ同時に活性化されるので、ビット線の電
位が早く立上がりかつ電位差が高くなるため、データの
読出速度が高速化される。ただし、副データ入出力線対
の電位差をあまり大きくすると、副データ入出力線対を
立上げるための時間が必要となる。そのため、ページモ
ード動作においては、高速化の妨げとなる恐れがある。
の電位差を或る一定電位に制限する手段が設けられてい
るので、ページモード動作時においても、半導体記憶装
置のアクセス動作を高速化することができる。
ある。図1に示す半導体記憶装置と図12に示す半導体
記憶装置とが異なるところは、各空き領域6に読出ゲー
ト6R、書込ゲート6W、および副I/O線対の電位を
イコライズするためのイコライズ回路6Eが設けられ、
かつブロック選択信号を書込用のブロック選択信号φW
および読出用のブロック選択信号φRとに分割している
ことである。
中心に左右対称であるので、以下の説明については、一
点鎖線から左側の部分についてのみ説明する。
よび14を含む。各NMOSFETは、一方電極(ドレ
イン電極またはソース電極)、他方電極(ソース電極ま
たはドレイン電極)およびゲート電極を含む。NMOS
FET13は、その一方電極が副I/O線SIO1に接
続され、その他方電極が主I/O線/GIO2に接続さ
れ、そのゲート電極はNMOSFET14と共にブロッ
ク選択信号φW1を受けるように接続される。NMOS
FET14は、その一方電極が副I/O線SIO1に接
続され、その他方電極が主I/O線GIO2に接続され
る。
20を含む。NMOSFET15は、その一方電極が主
I/O線/GIO2に接続され、その他方電極がNMO
SFET17の一方電極に接続され、そのゲート電極が
NMOSFET16のゲート電極と共にブロック選択信
号φR1に接続される。NMOSFET16は、その一
方電極が主I/O線GIO2に接続され、その他方電極
がNMOSFET18の一方電極に接続される。NMO
SFET17は、その他方電極が電源電圧Vccを受け
るように接続され、そのゲート電極が副I/O線/SI
O1に接続される。NMOSFET18は、その他方電
極が電源電圧Vccを受けるように接続され、そのゲー
ト電極が副I/O線SIO1に接続される。
9および20を含む。NMOSFET19は、その一方
電極が副I/O線/SIO1に接続され、その他方電極
が電源電圧の半分の電位1/2Vccを受けるように接
続され、そのゲート電極がNMOSFET20のゲート
電極と共にビット線イコライズ信号BLEQを受けるよ
うに接続される。NMOSFET20は、他方電極が副
I/O線SIO1に接続される。
イミング図である。次に“H”レベルが記憶されたメモ
リセル21を読出して、書換える動作について、図2の
タイミング図を用いて説明する。
が“H”レベルの期間に、ビット線イコライズ信号BL
EQが“H”レベルとなる。応答して、ビット線イコラ
イズ回路39E(図13)は、ビット線BL,/BLを
1/2Vccにプリチャージする。また、イコライズ回
路6EのNMOSFET19および20がオン状態とな
り、副I/O線SIO,/SIOを1/2Vccにプリ
チャージする。
信号/RASが“L”レベルになると、行アドレス信号
がラッチされる。時刻t2において、ラッチされた行ア
ドレス信号に対応するワード線WL1が立上がるととも
に、センスアンプ領域の左側のメモリセル領域を選択す
る信号φS1が“L”レベルとなる。一方、センスアン
プ領域の右側のメモリセル領域を選択する信号φS2は
“H”レベルのままである。このようにしてビット線対
BL2,/BL2にメモリセル21のデータが読出され
る。時刻t3において、行アドレス信号に従って列選択
信号Yiが“H”レベルになるとともに、ブロック選択
信号φR1が“H”レベルとなる。応答して、入出力ゲ
ート9および10がNMOSFET15および16がオ
ンする。それによりビット線対BL2,/BL2は、副
I/O線対SIO1,/SIO1に接続される。しか
し、NMOSFET13および14は非導通なので副ビ
ット線対BL2,/BL2と主I/O線対GIO2,/
GIO2とは接続されていない。
対GIO2,/GIO2とが接続されていないことによ
る利点は、ビット線対BL2,/BL2に現われる電位
差の減少が、図12の場合と比べて格段に小さいことで
ある。これは、次のように説明される。すなわち、図8
に示されるように、副I/O線SIO,/SIOの長さ
L1は、主I/O線対GIO,/GIOの長さL2に比
べて大変短い。したがって列選択信号Yiが“H”レベ
ルとなって、ビット線対BL2,/BL2と副I/O線
SIO1,/SIO1とが接続されることによるビット
線対の電位差の減少が、図12の構成において、列選択
信号をセンス増幅以前に立上げることによってビット線
対に副I/O線および主I/O線の両方が接続された場
合に比べて格段に小さくなる。
前に列選択信号Yiを“H”レベルにしても、センスア
ンプがビット線の電位差の増幅に失敗することはない。
/SIO1、ビット線対BL2,/BL2の電位が加わ
ることによって、副I/O線SIO1の電位は、/SI
O1の電位よりも上昇するので、NMOSFET18
は、NMOSFET17よりも導電度が大きくなる。時
刻t4において、この導電度の差により副I/O線対の
電位差を大きくすることができる。このときのブロック
選択信号φR1が“H”レベルなので、NMOSFET
155および16が導通している。このため、主I/O
線GIO2の電位は、/GIO2の電位よりも低くな
る。読出/書込回路7は、主I/O線GIO2と/GI
O2との電位差を検知することによって、メモリセル2
1の保持していたデータを判定する。主I/O線GIO
2の電位が/GIO2の電位よりも低い場合には、メモ
リセル21のデータは“H”レベルと判定され、主I/
O線GIO2の電位が/GIO2の電位よりも高い場合
には、メモリセル21のデータは“L”と判定される。
“L”レベルになると、列選択信号Yiとブロック選択
信号φW1とが“H”レベルとなるので、主I/O線対
GIO2,/GIO2のデータが、副I/O線対SIO
2,/SIO2を通してビット線BL2,/BL2に伝
達される。このようにして、ビット線BL2の電位がメ
モリセル21に書込まれる。
半導体記憶装置の構成と比べて、センスアンプ領域の幅
W1は同じである。ところが、図1の半導体記憶装置の
構成は、図15の半導体記憶装置と同様にビット線対の
電位差をセンスアンプで増幅する以前に、列選択信号を
活性化して、データを主I/O線上に読出すことができ
るので、図15の構成と同様に高速にメモリセルのデー
タを読出すことができる。
を1/2VccにプリチャージするためのNMOSFE
Tをセンスアンプ領域1とワード線くいうち領域5で囲
まれた領域6との両方に配置しているが、図3に示すよ
うに領域6のイコライズ回路6Eを省略し、読出ゲート
68と書込ゲート67のみを配置してもよい。
路図である。図3に示す回路において、副I/O線SI
O1と/SIO1を1/2Vccにプリチャージする方
法について図4のタイミング図を用いて説明する。
とが異なるところは、行アドレスストローブ信号/RA
Sが“H”レベルの期間に列選択信号Yiのうちの少な
くとも1つが“H”レベルとなっていることである。そ
の他波形については図2と同様である。
が“H”の期間に列選択信号Yiの少なくとも1つが
“H”レベルとされる。この列選択信号に応答して対応
の入出力ゲートがオンする。それにより、ビット線B
L,/BLと対応の副I/O線対SIO,/SIOとが
接続されるので、副I/O線対も1/2Vccにプリチ
ャージされる。時刻t1からの動作は、図1の場合と同
様である。
イミング図を用いて説明したが、図5のタイミング図の
ように動作させてもよい。図5は、この発明の第3の実
施例を示すタイミング図である。図5のタイミング図と
図2のタイミング図とが異なるところは、時刻t3の直
後の時刻t4において、読出ゲート6Rを活性化してい
ることである。次に、図1の半導体記憶装置を図5のタ
イミング図に従って動作させる方法を説明する。
2の場合と同様である。時刻t3において、センスアン
プを活性化させず、ビット線対BL2,/BL2の電位
差を増幅する。センスアンプ活性化と同時または直後
(時刻t4)において、列選択信号Yiを“H”レベル
とする。
イミング図の場合と異なって、センス増幅と同時ないし
直後に列選択信号Yiを立上げているので、センスアン
プが増幅するべきビット線対(BL2,/BL2)の電
位差が大きいため、センスアンプの動作がより確実とな
る。また、図14のタイミング図の場合のように、ビッ
ト線対に十分な電位差がつくまで、列選択信号Yiを
“H”レベルとするのを待つ必要がないため、データの
読出速度が高速化される。時刻t4以降の動作は図2の
場合と同様である。
I/O線対の電位差を大きくするため、ページモード動
作の高速化の妨げになる可能性がある。そこで、ページ
モードでも高速に動作するように、副I/O線対の電位
差があまり大きくならないように制限することが考えら
れる。
路図である。図6に示す半導体記憶装置が図1に示す半
導体記憶装置と異なるところは、副I/O線SIO,/
SIOの振幅を制限するための負荷トランジスタ69〜
72と、イコライズ用トランジスタ89および90と、
制御信号φZRi,SIOEQiが追加されていること
である。なお、ページモードの動作を説明するために、
1列分のビット線BL5〜BL8,/BL5〜/BL8
と、それに対応するNMOSFET73〜84と、メモ
リセル85〜88が追加され、かつ列選択信号Y2が追
加されている。
作を示すタイミング図である。次にメモリセル21が
“H”レベルを記憶し、かつメモリセル85が“L”レ
ベルを記憶している場合において、メモリセル21およ
び85を順に読出し、次にメモリセル85に“H”レベ
ルを書込む場合の動作を、図7のタイミング図を用いて
説明する。
信号/RASが“H”レベルであり、半導体記憶装置
は、スタンバイ状態である。しかし、イコライズ信号B
LEQi,SIOEQiが“H”レベルであるため、ビ
ット線対BLi,/BLiと副I/O線対SIOi,/
SIOiを1/2Vccにプリチャージしている。
てワード線WL1が立上がり、メモリセル21および8
5がそれぞれビット線BL2およびBL6に読出され
る。時刻t3においてセンスアンプが活性化され、ほぼ
同時刻t4において列アドレス信号1(図7のAdd参
照)に従ってイコライズ信号SIOEQ1が“H”レベ
ルとなる。応答して、NMOSFET89がオンし、副
I/O線対SIO1,/SIO1がイコライズされる。
時刻t4の直後の時刻t5において、列選択信号Y1が
“H”レベルとなるとともに、メモリセル領域を選択す
るための信号φR1が“H”レベルとなり、信号φZR
1が“L”レベルとなる。“H”レベルの列選択信号Y
1に応答して、入出力ゲート9および10がオンし、ビ
ット線対BL2,/BL2の電位が副I/O線対SIO
1,/SIO1に伝達される。このとき、PMOSFE
T69および70もオンし、副I/O線対SIO1,/
SIO1を電源電圧Vccにプルアップする。したがっ
て、副I/O線対SIO1,/SIO1の振幅は、図7
に示されるように制限される。このようにして、副I/
O線対の振幅は制限されるが、読出ゲート6Rが動作す
るのには十分な電位差であるので、主I/O線対GIO
1,/GIO1に読出信号が伝達される。
ドレス信号2へ変化し、イコライズ信号SIOEQ1が
“H”レベルとなる。その直後に列選択信号Y2が
“H”レベルとなる。この列選択信号Y2に応答して副
I/O線対SIO2,/SIO2とビット線BL6,/
BL6が接続される。
転する必要があるが、プルアップトランジスタ69およ
び70の働きにより、副I/O線の振幅が制限されると
ともに、イコライズ信号SIOEQ1によってイコライ
ズされているので、副I/O線の電位を高速に反転する
ことができる。反転した副I/O線の電位を、読出ゲー
ト6Rが検知して、主I/O線の電位を反転する。
が“L”レベルとなると、信号φR1が“L”レベル、
信号φZR1が“H”レベル、信号φW1が“H”レベ
ルとなる。応答して、NMOSFET13および14
(書込ゲート6W)がオン状態となり、主I/O線GI
O2,/GIO2に伝達されたデータは、副I/O線S
IO2,/SIO2に伝達される。しかし、プルアップ
トランジスタ69および70は、信号φZR1によっ
て、オフ状態となっているので、副I/O線に伝達され
た信号がフルスィングされる。フルスィングされた信号
は、入出力ゲート75および76を通してビット線対B
L6,/BL6に伝達される。ビット線対BL6,/B
L6に伝達された信号はメモリセル85に書込まれる。
このようにして、メモリセル85に記憶されていた
“L”レベルのデータを“H”レベルのデータに書直す
ことができる。
“H”レベルにする前に、センスアンプを活性化した
が、図1の半導体記憶装置の場合と同様にセンスアンプ
を活性化する前に、列選択信号を立上げてもよい。
NMOSFET89および90が付加されていないが、
図1に示す半導体記憶装置にもNMOSFET89およ
び90を付加し、イコライズ信号BLEQで制御するよ
うにしてもよい。
ジモード動作の高速化のために、プルアップトランジス
タ69、70、71および72とイコライズ用のトラン
ジスタ89および90を設けているが、プルアップ用ト
ランジスタとイコライズ用トランジスタのいずれか一方
のみを設けても、ページモード動作を十分に高速化する
ことができる。
求項2の発明によれば、読出手段は、従来有効に活用さ
れていなかった領域に配置したので、チップ面積を増加
させることなく、半導体記憶装置の動作を高速化するこ
とができる。
ンプおよび読出手段がほぼ同時に活性化されるので、ビ
ット線の電位が早く立上がりかつ副データ入出力線対の
電位差が高くなるため、データの読出速度が高速化され
る。さらに請求項4の発明によれば、副データ入出力線
対の電位差を一定電位に制限することができるので、ペ
ージモード動作においても半導体記憶装置のアクセス動
作を高速化することができる。
す構成図である。
ミング図である。
を示す構成図である。
ミング図である。
半導体記憶装置のもう1つの動作方法を示すタイミング
図である。
を示す構成図である。
ミング図である。
である。
示す模式図である。
式図である。
である。
タイミング図である。
構成図である。
タイミング図である。
セル領域選択ゲート 9,10,27,28 入出力ゲート 39 センスアンプおよびビット線イコライズ回路
Claims (4)
- 【請求項1】 行および列方向に配置された複数のメモ
リセル領域と、 外部的に発生されたデータおよび内部的に発生されたデ
ータを伝達するための主データ入出力線対と、 前記列方向のメモリセル領域間の少なくとも1つに設け
られ、隣接するメモリセル領域に対してデータの伝達を
行なうための副データ入出力線対と、 前記列方向のメモリセル領域間の少なくとも1つに設け
られ、隣接のメモリセル領域の各ビット線対と前記副デ
ータ入出力線対との間のデータ入出力制御を行なうため
の複数のデータ入出力制御手段と、 前記行方向のメモリセル領域間に設けられ、前記ワード
線のインピーダンスを下げるための複数のインピーダン
ス低減手段と、 前記データ入出力制御手段が設けられる領域と前記イン
ピーダンス低減手段が設けられる領域とで囲まれる領域
に設けられ、前記副データ入出力線対の電位差を検知し
て前記主データ入出力線対に出力する複数の読出手段
と、 前記データ入出力制御手段が設けられる領域と前記イン
ピーダンス低減手段が設けられる領域とで囲まれる領域
に設けられ、前記主データ入出力線対のデータを前記副
データ入出力線対に転送する書込手段とを含むことを特
徴とする半導体記憶装置。 - 【請求項2】 行および列方向に配置され、各々が、行
方向に設けられる複数のワード線、列方向に設けられる
複数のビット線、および各ワード線と各ビット線との交
点に設けられる複数のメモリセルを含む複数のメモリセ
ル領域と、 外部的に発生されたデータおよび内部的に発生されたデ
ータを伝達するための主データ入出力線対と、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域に対してデータの伝達を行な
うための複数の副データ入出力線対と、 前記列方向のメモリセル領域の各ビット線対の電位を検
知するための複数のセンスアンプと、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域の各ビット線対と前記副デー
タ入出力線対との間に接続される複数の入出力ゲート
と、 前記行方向のメモリセル領域間に設けられ、前記ワード
線のインピーダンスを下げるための複数のインピーダン
ス低減手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンス低減手段が設けられる領域とで囲
まれる領域に設けられ、前記副データ入出力線対の電位
差を検知して前記主データ入出力線対に出力する複数の
読出手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンスが設けられる領域とで囲まれる領
域に設けられ、前記主データ入出力線対のデータを前記
副データ入出力線対に転送する書込手段とを含むことを
特徴とする半導体記憶装置。 - 【請求項3】 行および列方向に配置され、各々が、行
方向に設けられる複数のワード線、列方向に設けられる
複数のビット線、および各ワード線と各ビット線との交
点に設けられる複数のメモリセルを含む複数のメモリセ
ル領域と、 外部的に発生されたデータおよび内部的に発生されたデ
ータを伝達するための主データ入出力線対と、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域に対してデータの伝達を行な
うための複数の副データ入出力線対と、 前記列方向のメモリセル領域の各ビット線対の電位を検
知するための複数のセンスアンプと、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域の各ビット線対と前記副デー
タ入出力線対との間に接続される複数の入出力ゲート
と、 前記行方向のメモリセル領域間に設けられ、前記ワード
線のインピーダンスを下げるための複数のインピーダン
ス低減手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンス低減手段が設けられる領域とで囲
まれる領域に設けられ、前記副データ入出力線対の電位
差を検知して前記主データ入出力線対に出力する複数の
読出手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンスが設けられる領域とで囲まれる領
域に設けられ、前記主データ入出力線対のデータを前記
副データ入出力線対に転送する書込手段とを含み、 前記センスアンプおよび前記読出手段はほぼ同時に活性
化されることを特徴とする半導体記憶装置。 - 【請求項4】 行および列方向に配置され、各々が、行
方向に設けられる複数のワード線、列方向に設けられる
複数のビット線、および各ワード線と各ビット線との交
点に設けられる複数のメモリセルを含む複数のメモリセ
ル領域と、 外部的に発生されたデータおよび内部的に発生されたデ
ータを伝達するための主データ入出力線対と、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域に対してデータの伝達を行な
うための複数の副データ入出力線対と、 前記列方向のメモリセル領域の各ビット線対の電位を検
知するための複数のセンスアンプと、 前記列方向のメモリセル領域の各対の間に設けられ、各
々が隣接のメモリセル領域の各ビット線対と前記副デー
タ入出力線対との間に接続される複数の入出力ゲート
と、 前記行方向のメモリセル領域間に設けられ、前記ワード
線のインピーダンスを下げるための複数のインピーダン
ス低減手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンス低減手段が設けられる領域とで囲
まれる領域に設けられ、前記副データ入出力線対の電位
差を検知して前記主データ入出力線対に出力する複数の
読出手段と、 前記入出力ゲートおよびセンスアンプが設けられる領域
と前記インピーダンスが設けられる領域とで囲まれる領
域に設けられ、前記主データ入出力線対のデータを前記
副データ入出力線対に転送する書込手段と、 前記読出および書込手段が設けられる領域に設けられ、
前記副データ入出力線対の電位差を或る一定電位に制御
する手段とを含むことを特徴とする半導体記憶装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4203717A JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
US07/984,635 US5291432A (en) | 1991-12-26 | 1992-12-02 | Semiconductor memory device |
KR1019920024926A KR960002817B1 (ko) | 1991-12-26 | 1992-12-21 | 반도체기억장치 |
DE4244085A DE4244085C2 (de) | 1991-12-26 | 1992-12-24 | Halbleiterspeichervorrichtung |
US08/609,097 USRE36169E (en) | 1991-12-26 | 1996-02-29 | Semiconductor memory device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34468391 | 1991-12-26 | ||
JP3-344683 | 1991-12-26 | ||
JP4203717A JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05234362A true JPH05234362A (ja) | 1993-09-10 |
JP2775552B2 JP2775552B2 (ja) | 1998-07-16 |
Family
ID=26514078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4203717A Expired - Fee Related JP2775552B2 (ja) | 1991-12-26 | 1992-07-30 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5291432A (ja) |
JP (1) | JP2775552B2 (ja) |
KR (1) | KR960002817B1 (ja) |
DE (1) | DE4244085C2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
US6625082B2 (en) | 1995-10-04 | 2003-09-23 | Kabushiki Kaisha Toshiba | Test circuit for testing semiconductor memory |
JP2007280611A (ja) * | 2007-08-02 | 2007-10-25 | Hitachi Ltd | 半導体装置 |
USRE40356E1 (en) | 1994-12-20 | 2008-06-03 | Hitachi, Ltd. | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
US5537346A (en) * | 1994-05-20 | 1996-07-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device obtaining high bandwidth and signal line layout method thereof |
JPH08167290A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH11265995A (ja) * | 1998-03-17 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
JP4891472B2 (ja) * | 2000-07-10 | 2012-03-07 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
PT1687609E (pt) | 2003-10-28 | 2015-03-02 | Epoch Biosciences Inc | Sondas fluorescentes para a detecção de adn por hibridação com uma maior sensibilidade e menor ruído de fundo |
US7218564B2 (en) * | 2004-07-16 | 2007-05-15 | Promos Technologies Inc. | Dual equalization devices for long data line pairs |
US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
KR100649351B1 (ko) * | 2005-03-31 | 2006-11-27 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0528767A (ja) * | 1991-07-23 | 1993-02-05 | Samsung Electron Co Ltd | 副入出力線を有するデータ伝送回路 |
JPH0554634A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 半導体メモリ装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
JPH0772991B2 (ja) * | 1988-12-06 | 1995-08-02 | 三菱電機株式会社 | 半導体記憶装置 |
JPH04203717A (ja) * | 1990-11-30 | 1992-07-24 | Hitachi Ltd | 空冷式空気調和機用室外送風機の回転数制御方式 |
-
1992
- 1992-07-30 JP JP4203717A patent/JP2775552B2/ja not_active Expired - Fee Related
- 1992-12-02 US US07/984,635 patent/US5291432A/en not_active Ceased
- 1992-12-21 KR KR1019920024926A patent/KR960002817B1/ko not_active IP Right Cessation
- 1992-12-24 DE DE4244085A patent/DE4244085C2/de not_active Expired - Fee Related
-
1996
- 1996-02-29 US US08/609,097 patent/USRE36169E/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0528767A (ja) * | 1991-07-23 | 1993-02-05 | Samsung Electron Co Ltd | 副入出力線を有するデータ伝送回路 |
JPH0554634A (ja) * | 1991-08-29 | 1993-03-05 | Hitachi Ltd | 半導体メモリ装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE40356E1 (en) | 1994-12-20 | 2008-06-03 | Hitachi, Ltd. | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
USRE41379E1 (en) | 1994-12-20 | 2010-06-15 | Rising Silicon, Inc. | Large-Capacity semiconductor memory with improved layout for sub-amplifiers to increase operational speed |
USRE42659E1 (en) | 1994-12-20 | 2011-08-30 | Tsugio Takahashi | Large-capacity semiconductor memory with improved layout for sub-amplifiers to increase speed |
US6625082B2 (en) | 1995-10-04 | 2003-09-23 | Kabushiki Kaisha Toshiba | Test circuit for testing semiconductor memory |
JP2002251878A (ja) * | 1996-03-11 | 2002-09-06 | Toshiba Corp | 半導体記憶装置 |
JP2007280611A (ja) * | 2007-08-02 | 2007-10-25 | Hitachi Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2775552B2 (ja) | 1998-07-16 |
US5291432A (en) | 1994-03-01 |
DE4244085C2 (de) | 1995-03-09 |
KR930014586A (ko) | 1993-07-23 |
USRE36169E (en) | 1999-03-30 |
DE4244085A1 (ja) | 1993-07-01 |
KR960002817B1 (ko) | 1996-02-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7619935B2 (en) | Memory device with separate read and write gate voltage controls | |
KR100197757B1 (ko) | 다이나믹형 반도체메모리장치 | |
US5959918A (en) | Semiconductor memory device having improved manner of data line connection in hierarchical data line structure | |
JPH0527194B2 (ja) | ||
JP2775552B2 (ja) | 半導体記憶装置 | |
KR20000016862A (ko) | 분리제어라인의큰부하에의한스피드손실을방지할수있는반도체메모리장치 | |
JP4027577B2 (ja) | 入出力ライン対等化回路及びこれを備えたメモリ装置 | |
JP5034133B2 (ja) | 半導体記憶装置 | |
US6052323A (en) | Memory circuit including reduced area sense amplifier circuitry | |
JPH11162169A (ja) | 半導体メモリ装置及びデータ伝送方式 | |
KR960000891B1 (ko) | 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram | |
US5831928A (en) | Semiconductor memory device including a plurality of dynamic memory cells connected in series | |
JPH0773663A (ja) | 半導体記憶装置及びその駆動方法 | |
US20070070756A1 (en) | Semiconductor memory device sharing sense amplifier | |
KR100990140B1 (ko) | 반도체 메모리 소자 | |
US6643201B2 (en) | Memory device having read charge control, write charge control and floating or precharge circuits | |
JP2003100079A (ja) | 半導体記憶装置 | |
KR20100049192A (ko) | 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치 | |
US5553032A (en) | Dynamic random access memory wherein timing of completion of data reading is advanced | |
KR100344688B1 (ko) | 반도체 기억 장치 | |
KR20070021512A (ko) | 메모리 셀 어레이 | |
JP4299406B2 (ja) | 半導体記憶装置 | |
KR0154718B1 (ko) | 억세스 시간을 향상시킨 반도체 메모리장치 | |
JPH05166374A (ja) | シリアルアクセスメモリ | |
JP2002016238A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980324 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080501 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080501 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090501 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |