JPH0527194B2 - - Google Patents

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JPH0527194B2
JPH0527194B2 JP59088331A JP8833184A JPH0527194B2 JP H0527194 B2 JPH0527194 B2 JP H0527194B2 JP 59088331 A JP59088331 A JP 59088331A JP 8833184 A JP8833184 A JP 8833184A JP H0527194 B2 JPH0527194 B2 JP H0527194B2
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cell array
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sense amplifier
bit
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Yoshihiro Takemae
Tomio Nakano
Kimiaki Sato
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Fujitsu Ltd
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Fujitsu Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体記憶装置に係り、特に、ビツト
線を複数ブロツクに分割してメモリセルの容量と
ビツト線容量との容量比を改善した１トランジス
タ・１キヤパシタ・ダイナミツク・ランダム・ア
クセス・メモリ（以下DRAMと称する）におい
て、ビツト線の充放電を行わせるブロツク数を最
小限にして最大消費電力の低減を図つた半導体記
憶装置に関する。
技術の背景 一般に、１個の容量と１個のトランジスタによ
つて構成されるメモリセルを用いるDRAMにお
いては、メモリセルの容量に対するビツト線の容
量の比率が小さいほどデータ読取り時におけるビ
ツト線電位の変化量が大きくなり、記憶情報の読
取りが確実に行なわれた記憶装置の信頼性が向上
する。ところが、最近、半導体記憶装置がますま
す大容量化され、各メモリセルのサイズが小さく
なることによつてメモリセルの容量が小さくな
り、一方各ビツト線に接続されるメモリセルの数
が増大し各ビツト線の長さが長くなることにより
ビツト線容量がますます増加する傾向にある。そ
のため、メモリ容量が大きくなるに応じてメモリ
セルの容量とビツト線容量との比率関係が悪化し
信頼性が低下する恐れがある。
このような不都合を防止するために本出願人は
先に、特願昭57−208625において、ビツト線を複
数のブロツクに分割し、各ブロツク毎にビツト線
を順次駆動することにより読出し時におけるビツ
ト線容量の低減化を図り、それにより記憶情報の
読取りを確実化したDRAMを提案した。
一方、DRAM実装時の放熱特性から制約され
る実装密度の向上及び電源回路の小容量化の見地
から、DRAMの最大消費電力はできるだけ小さ
いことが望ましい。
従来技術と問題点 第１図は従来のDRAMを示すブロツク回路図
である。同図において、コラムデコーダCDの左
右にそれぞれ、２つのメモリセルアレイブロツク
CLA０，CLA１及びCLA２，CLA３が配置され
ている。WD０〜WD３はワードデコーダであ
り、入力アドレス信号Ａ０〜Ａ８によつて左側の
メモリセルアレイブロツクのCLA０及びCLA１
の中のワード線WL０，…及びWL１，…の１つ
を選択すると同時に、右側のメモリセルアレイブ
ロツクCLA２及びCLA３の中のワード線WL２，
…及びWL３，…の１つを選択する。SA０〜SA
３はセンスアンプ列であり、それぞれ、メモリセ
ルアレイブロツクCLA０，CLA１，CLA２、及
びCLA３の中の対応するビツト線対BL０，
０、BL１，１、BL２，２、及びBL３，
BL３の電位差を検知し増幅する。ビツト線対BL
０，０とBL１，１はクロツク信号φ１に
よつて閉じるトランスフアーゲートトランジスタ
Ｑ１及びφ２によつて分割されている。同様に、
ビツト線対BL２，２とBL３，３はクロツ
ク信号φ１によつて閉じるトランスフアーゲート
トランジスタＱ３及びＱ４によつて分割されてい
る。Ｓ０はセンスアンプ動作順序回路であり、ク
ロツク信号φ０，φ２及びロー入力アドレス信号
の最上位ビツトより２番目のＡ７に基づいて、セ
ンスアンプイネーブル信号SE０及びSE１の中の
１つと、SE２及びSE３の中の１つを選択する。
例えば、ロー入力アドレス信号Ａ０〜Ａ７によ
つてワードデコーダWD０とWD３が駆動され、
それによりメモリセルアレイブロツクCLA０及
びCLA３内のワード線WL０及びWL３が選択さ
れたとする。するとメモリ動作によりビツト線対
BL０，０及びBL３，３間にそれぞれ電位
差が生ずる。センスアンプ動作順序回路Ｓ０は、
クロツク信号φ０の立上りと入力アドレス信号Ａ
７に応じて、センスアンプイネーブル信号SE０
及びSE３を立ち上げ、それによりセンスアンプ
SA０及びSA３が動作してビツト線BL０，０
及びBL３，３間の電位差が増幅される。次い
で、クロツク信号φ１の立上りに応じて、トラン
スフアーゲートトランジスタＱ１〜Ｑ４が導通
し、増幅された上記ビツト線間の電位差がビツト
線対BL１，０及びBL２，２にそれぞれ転
送される。次にクロツク信号φ２の立上りに応じ
て、センスアンプイネーブル信号SE１及びSE２
が立上り、それによりセンスアンプSA１及びSA
２が動作してビツト線BL１，１間及びビツト
線BL２，２間の電位差を増幅してコラムデコ
ーダCDに引渡す。
コラムデコーダCDは、まず、ロー入力アドレ
ス信号の最上位ビツト信号Ａ８によりビツト線対
BL１，１またはBL２，２のうちの一方を
選択する。即ち最上位ビツト信号Ａ８，８によ
りコラムデコーダCDの左右いづれかのビツト線
対を選択する。更にコラムアドレス信号（通常ロ
ー入力アドレス信号Ａ０，０〜Ａ８，８と同
数である。）により、これら複数のビツト線対の
うちの１対または数対を選択し、コラムに沿つて
配線されたデータバス（図示せず）へその電位差
を選出するようにＩ／Ｏゲートを制御する。
ここで、コラムデコーダCDにおいて、ただ単
にセルの情報を読すためだけならロー入力アドレ
ス信号の最上位ビツト信号Ａ８で選択されない側
のセルアレイCLA０，CLA１またはCLA２，
CLA３の１方は動作させる必要はない。しかし、
ダイナミツクRAMはセル情報のリフレツシユが
必要である。このリフレツシユはセル情報をビツ
ト線に読み出し、それをセンスアンプで増巾する
事により、この増巾されたビツト数の電位が再び
セルに書き込まれる事によつて行われる。
コラムデコーダCDの両側のセルアレイを双方
とも動作する事により、１回にリフレツシユされ
るセルの数は２倍となり、ダイナミツクRAMの
ビズイ率（ある一定時間中でメモリがリフレツシ
ユ動作をするためメモリにアクセスできない期間
の割合）が1/2となるためである。このため双方
のセルアレイを動作させる必要がある。
このように、メモリセルアレイブロツクCLA
０とCLA３を選択した場合でも、メモリセルア
レイブロツクCLA１とCLA２内のビツト線をも
駆動しなければならず、不必要に電力を消費して
いることになる。
メモリセルアレイブロツクCLA１とCLA３が
選択された場合は、メモリセルアレイブロツク
CLA０とCLA２が選択された場合とは異なり、
非選択のメモリセルアレイブロツクCLA０内の
ビツト線BL０，０の充放電を行なう必要はな
い。そこで、この場合にトランスフアゲートトラ
ンジスタＱ１，…を閉じたままに保てば消費電力
を節約できる。しかしこの方法ではコラムデコー
ダからみて対称位置のブロツクを選択している従
来構成とする限り、最大消費電力の節約はできな
い。記憶装置の性能としては最大消費電力の低減
が重要である。
結論的にいえば、第１図の従来回路によれば、
いずれの場合にもメモリセルアレイブロツクのす
べてにおいてビツト線の充放電が行われるため、
電源回路や放熱能力としては必要以上に大容量の
ものが要求されるという問題がある。例えば256
キロビツトの記憶容量を持つDRAMにおいて、
各メモリセルアレイブロツクにおける一本のビツ
ト線の漂遊容量が約0.5pFであり、サイクルタイ
ムが200nsである場合、すべてのメモリセルアレ
イブロツクでのビツト線の充放電に要する電流は
約13ｍＡにも達し、DRAM全体の消費電流約50
ｍＡに占めるビツト線の充放電用電流は大きく、
その最大消費電流を低減することはDRAM全体
の最大消費電流低減に大きな効果がある。
発明の目的 本発明の目的は、上述の従来技術における問題
にかんがみ、ビツト線を複数ブロツクに分割して
メモリセルの容量とビツト線容量との容量比を改
善した半導体記憶装置において、ビツト線の充放
電を行わせるブロツクの数をアドレスに係わらず
平均化することにより最大消費電力を低減するこ
とにある。
発明の構成 上記の目的を達成するために、本発明によつて
提供されるものは、各々が複数のメモリセルアレ
イブロツクからなる２つの群、該メモリセルアレ
イブロツクの各々に含まれる複数のビツト線対、
複数のワード線、及び該ビツト線対を構成する各
ビツト線のいずれかと各ワード線のいずれかとに
接続された複数のメモリセル、該２つの群に含ま
れる１つのビツト線対を選択するコラムデコー
ダ、該複数のメモリセルアレイブロツクの隣接す
る２つに含まれるビツト線対を接続するためのス
イツチ手段、該メモリセルアレイブロツクの１つ
に含まれるビツト線対間の電位差を、他のメモリ
セルアレイブロツクに含まれるビツト線対に伝達
する前に増幅するように配置されたセンスアン
プ、一方の群の１つのメモリセルアレイブロツク
内のワード線と他方の群の１つのメモリセルアレ
イブロツク内のワード線を同時に選択し、且つ、
一方を群の該選択されたワード線を含むメモリセ
ルアレイブロツクが該コラムデコーダからみて、
他方の群の該選択されたワード線を含むメモリセ
ルアレイブロツクと異なる位置のものとなるよう
に、該ワード線を選択するワードデコーダ、及び
該選択されたワード線を含むメモリセルアレイブ
ロツクに含まれるビツト線対間の電位差を該セン
スアンプにより増幅した後に隣接するメモリブロ
ツクに含まれるビツト線対に伝達するように該ス
イツチ手段及び該センスアンプを制御するスイツ
チング制御回路、を具備することを特徴とする半
導体記憶装置である。
発明の実施例 第２図は本発明の一実施例によるDRAMを示
すブロツク回路図である。同図において、CLA
０〜CLA３はメモリセルアレイブロツク、CDは
コラムデコーダ、WD０〜WD３はワードデコー
ダ、SA０〜SA３はセンスアンプ、Ｑ１〜Ｑ４は
トランスフアーゲートトランジスタであり、これ
らは第１図の従来例と同一である。第１図と異な
るところは、第２図においては、コラムデコーダ
CDに関して左側のワードデコーダWD０と右側
のワードデコーダWD２が同時に選択され、左側
のワードデコーダWD１と右側のワードデコーダ
WD３が常に同時に選択されること、すなわち、
コラムデコーダCDからみてその左側で選択され
るメモリセルアレイブロツクとその右側で選択さ
れるメモリセルアレイブロツクとが非対称位置と
なるようにしたこと、及び第１図のセンスアンプ
動作順序回路Ｓ０に替えて3/4選択及び動作順序
回路Ｓ１を設けて必要なセンスアンプのみ駆動す
るようにしたこと、更に、選択回路Ｓ２を設けて
コラムデコーダCDの左右のトランスフアゲート
を各々独立に開閉制御可能とし、必要なトランス
フアーゲートトランジスタのみ導通させるように
したことである。
例えばメモリセルアレイブロツクCLA０と
CLA２が選択されたとする。このとき入力アド
レス信号の最上位ビツトＡ７は“０”である。コ
ラムデコーダCDの図示左側では、メモリ動作に
よりビツト線BL０，０間に電位差が生じ、3/
４選択及び動作順序回路Ｓ１は上記最上位ビツト
Ａ７の“０”及びクロツク信号φ０に応答してセ
ンスアンプイネーブル信号SE０を選択する。こ
れによりセンスアンプSA０が動作してビツト線
BL０，０間の電位差を増幅する。次いで選択
回路Ｓ２は、上記最上位ビツトＡ７の“０”とク
ロツク信号φ１に応答してクロツク信号φ１Ｌを
ハイレベルＨにし、それによりトランスフアーゲ
ートトランジスタＱ１，Ｑ２が閉じてビツト線
BL０，０の電位がビツト線BL１，１に転
送される。コラムデコーダCDはこの転送された
電位をその中のＩ／Ｏゲートに転送し、こうして
読出しが行われる。
一方、コラムデコーダの図示右側では、ビツト
線BL２，２間の電位差をセンスアンプSA２
によつて増幅し、この増幅された電位差がコラム
デコーダCD内のＩ／Ｏゲーにより読取られる。
センスアンプSA２はセンスアンプイネーブル信
号SE２により活性化されるが、この信号SE２
は、3/4選択及び動作順序回路Ｓ１に入力される
クロツク信号φ０と上記最上位ビツトＡ７の
“０”に応答してＨレベルとなる。Ａ７が“０”
のときは3/4選択及び動作順序回路Ｓ１はセンス
アンプイネーブル信号SE３をローレベルＬに固
定し。従つてセンスアンプSA３は動作しないた
めビツト線BL３及び３の充放電は行われな
い。また、選択回路Ｓ２は、Ａ７が“０”のとき
はクロツク信号φ１Ｒをローレベルに固定し、従
つてトランスフアーゲートトランジスタＱ３及び
Ｑ４がオンとなることはなく、ビツト線BL２と
BL３、及び２と３は切断されたままであ
る。
このようにメモリセルアレイブロツクCLA０
とCLA２が選択された場合は、ビツト線BL０，
BL１，BL２，０，１、及び２だけが
充放電され、ビツト線BL３，３が充放電され
ないので、ビツト線の充放電のため消費電力は従
来の最大消費電力の3/4で済む。
メモリセルアレイブロツクBLA１とCLA３が
選択される場合は、上記最上位ビツトＡ７は
“１”、クロツク信号φ１Ｌ及びセンスアンプイネ
ーブル信号SE０がＬレベルに固定されるので、
上述と同様にビツト線の充放電のための消費電力
は従来の最大消費電力の3/4である。
第３図は第２図の回路の構成の一部を示す回路
図である。同図ａにおいて、第２図のコラムデコ
ーダCDの図示左側の部分が示されている。すな
わち、ビツト線BL０とBL１およびコラムデコー
ダCDで折返されたビツト線０と１とをそ
れぞれトランジスタＱ１およびＱ２で接続してい
る。分割ビツト線BL０および０間にはセンス
アンプSA０が接続され、他の分割ビツト線BL１
および１間にはセンスアンプSA１がそれぞれ
接続されている。分割ビツト線BL０および０
とワード線WL０等との間にはメモリセルMC０
等が接続されてメモリセルアレイCLA０を構成
している。また、分割ビツト線BL１および１
およびワード線WL１等の間にはメモリセルMC
１等が接続されメモリセルアレイCLA１を構成
している。
第２図のコラムデコーダCDの図示右側の部分
の構成も第３図ｂに示されるように、第３図ａと
同様である。
第４図ａ及びｂを参照して第２図及び第３図の
回路の動作を説明する。
例えば、コラムデコーダCDの図示左側におい
て、メモリセルアレイブロツクCLA１のメモリ
セルMC１が選択されたものとすると、第４図ａ
に示すように、時刻t0においてワード線WL１の
電位が立上がり、メモリセルMC１のトランジス
タＱ１１がオンとなる。この時例えばメモリセル
MC１に情報“０”が書込まれているとすると、
ビツト線BL１の電位は〔VCC−VSS）／２の中間
レベルのままであり、一方ビツト線１の電位
は分割ビツト線１の容量とメモリセル容量
CS11の容量比によつて決定される電位差ΔVBL1だ
け低下する。そして時刻t1において、センスアン
プイネーブル信号SA１が立上がることによりセ
ンスアンプSA１が活性化され分割ビツト線BL１
および１の電位差が拡大される。クロツク信
号φ１Ｌは立上らないのでトランスフアーゲート
トランジスタＱ１及びＱ２はオフのままであり、
また、センスアンプイネーブル信号SE０も立上
らないのでセンスアンプSA０は活性化されない。
従つてコラムデコーダCDの図示左側ではビツト
線BL０及び０の充放電は行われない。
一方、メモリセルアレイブロツクCLA１が選
択されたときは、コラムデコーダCDの図示右側
ではメモリセルアレイブロツクCLA３が選択さ
れる。コラムデコーダCDの図示右側ではこの場
合、第４図ｂに示すように、時刻t0においてワー
ド線WL３の電位が立上がり、メモリセルMC３
のトランジスタＱ１３がオンとなる。この時例え
ばメモリセルMC３に情報“０”が書込まれてい
るとすると、ビツト線BL３の電位は（VCC−
VSS）／２の中間レベルのままであり、一方ビツ
ト線３の電位は分割ビツト線３の容量とメ
モリセル容量CS13の容量比によつて決定される電
位差ΔVBL3だけ低下する。そして時刻t1において、
センスアンプイネーブル信号Ｅ３が立上がること
によりセンスアンプSA３が活性化され分割ビツ
ト線BL３および３の電位差が拡大される。そ
の後、時刻t2においてクロツク信号φ１Ｒが立上
げられ、トランスフアゲートを構成するトランジ
スタＱ３およびＱ４がオンとなる。これにより、
分割ビツト線BL３および３からの電位が他の
分割ビツト線BL２および２に転送され、時刻
t3においてセンスアンプイネーブル信号SE２が
立上げられてセンスアンプSA２が活性化される。
これにより、分割ビツト線BL２および２の電
位差がさらに拡大され、分割ビツト線BL２の電
位はほぼ中間レベルに、そして分割ビツト線
２の電位はほぼ低電圧電源VSSになる。その後、
時刻t4において図示しないアクテイブプルアツプ
回路が動作し分割ビツト線２したがつて分割
ビツト線３の電位が高電圧電源VSSまで引き上
げられる。
コラムデコーダCDはビツト線対BL１，１
とビツト線対BL２，２のいずれか一方を選択
してその中のＩ／Ｏゲートに引渡す。
第５図は第２図の回路における選択回路Ｓ２の
１例を示す回路図である。同図の中で７はＡ７
の反転信号であり、実際のメモリ回路において
は、アドレス信号はこのように正相、逆相の信号
で伝達される。同図において、φRSTはDRAMの
リセツト期間に“１”となるリセツト信号で、リ
セツト期間中にトランジスタＱ５４，Ｑ５９のゲ
ートをプリチヤージする。入力アドレス信号の最
上位ビツトＡ７が“０”のとき、すなわち、メモ
リセルアレイブロツクCLA０とCLA２が選択さ
れるときは、トランジスタＱ５２がオフ、Ｑ５
１，Ｑ５３，Ｑ５４がオンであり、クロツク信号
φ１はＱ５４を通つてφ１Ｌとして得られる。一
方、トランジスタＱ５７はオンなので、Ｑ５９は
オフとなり、クロツク信号φ１Ｒは得られない。
逆にＡ７が“１”で７が“０”のときは、φ１
Ｌは得られず、φ１Ｒが得られる。
第６図は第２図の回路における3/4選択及び動
作順序回路Ｓ１の１例を示す回路図であり、ａ，
ｂ，ｃ、及びｄはそれぞれ、センスアンプイネー
ブル信号SE０，SE１，SE２、及びSE３を発生
する回路を示している。
第６図ａにおいて、Ａ７が“０”のときはＱ６
２０がオフであり、リセツト信号φRSTによつてト
ランジスタＱ６１０がオンになり、電源電圧VCC
がトランジスタＱ６１０及びＱ６３０を介してト
ランジスタＱ６４０のゲートに印加され、Ｑ６４
０はオンとなつて、クロツク信号φ０はＱ６４０
を通つてセンスアンプ第６図ｂ，ｃ，ｄにおいて
もリセツト信号φRSTの作用は同様である。イネー
ブル信号SE０として得られる。リセツト信号
φRSTはDRAMのリセツト期間に“１”となつて
トランジスタＱ６４０のゲートをプリチヤージす
るためにＱ６１０のゲートに印加されている。
第６図ｂにおいて、Ａ７が“０”のときはトラ
ンジスタＱ６７１，Ｑ６６１を介してトランジス
タＱ６５１がオンとなり、クロツク信号φ２がＱ
６５１を通してセンスアンプイネーブル信号SE
１として得られ、７が“０”のときはＱ６１
１，Ｑ６３１を介してＱ６４１がオンとなり、ク
ロツク信号φ０がセンスアンプイネーブル信号
SE１として得られる。
第６図ｃは第６図ｂと同様であり、Ａ７が
“０”のときはφ０がＱ６４２を通つてSE２とな
り、７が“０”のときはφ２がＱ６５２を通つ
てSE２となる。
第６図ｄは第６図ａと類似しており、７が
“０”のときにφ０がＱ６４３を通つてSE３とな
る。
第７図は本発明の他の実施例によるDRAMを
示すブロツク回路図である。同図において、第２
図と異なるところは、メモリセルアレイブロツク
CLA０とCLA１の間には２つのセンスアンプSA
０及びSA１に替えて単一のセンスアンプSA８１
が設けられ、CLA２とCLA３の間にも２つのセ
ンスアンプSA２及びSA３に替えて単一のセンス
アンプSA８２が設けられていること、CLA０と
センスアンプSA８１の間にトランスフアーゲー
トトランジスタＱ８１及びＱ８２が設けられ、
SA８１とCLA１の間にＱ８３及びＱ８４が設け
られ、CLA２とSA８２の間にＱ８５及びＱ８６
が設けられ、CLA３とSA８２の間にＱ８７及び
Ｑ８８が設けられていること、センスアンプSA
８１及びSA８２は単一のクロツク信号φ１によ
つて活性化されること、及びトランスフアーゲー
トトランジスタＱ８１〜Ｑ８８はゲートイネーブ
ル信号Ｇ０〜Ｇ３によつてオンとなることであ
る。ゲートイネーブル信号Ｇ０〜Ｇ３は3/4選択
及び動作順序回路Ｓ３によつて発生される。すな
わち、Ａ７が“０”のときはクロツク信号φ０に
よつてゲートイネーブル信号Ｇ０とＧ２が発生
し、トランジスタＱ８１，Ｑ８２及びＱ８５，Ｑ
８６が導通する。次いで、クロツク信号φ１によ
つてセンスアンプSA８１及びSA８２が動作し、
クロツク信号φ２によつてゲートイネーブル信号
SG１が発生する。この場合、ゲートイネーブル
信号Ｇ３は発生せず、従つてビツト線BL３及び
BL３の充放電は行われない。
最上位ビツト７が“０”の場合はBL０，
０の充放電が行われない。
以上に述べた実施例では４つのメモリセルアレ
イブロツクを有するDRAMについて説明したが、
本発明はこれに限るものではなく、より多数のメ
モリセルアレイブロツクを有する半導体記憶装置
に適用可能である。
発明の効果 以上の説明から明らかなように、本発明によれ
ば、ビツト線を複数ブロツクに分割してメモリセ
ルの容量とビツト線容量との容量比を改善した半
導体記憶装置において、ビツト線の充放電を行わ
せるブロツクの数を最小限にしたことにより、最
大消費電力は従来より大幅に低減化し、従つて小
容量の電源で済むという効果が得られる。
【図面の簡単な説明】
第１図は従来のダイナミツク・ランダム・アク
セス・メモリを示すブロツク回路図、第２図は本
発明の一実施例によるダイナミツク・ランダム・
アクセス・メモリを示すブロツク回路図、第３図
は第２図の回路の構成の一部を示す回路図、第４
図は第２図及び第３図の回路の動作を説明するた
めの波形図、第５図は第２図の回路における選択
回路の１例を示す回路図、第６図は第２図の回路
における3/4選択及び動作順序回路の１例を示す
回路図、そして第７図は本発明の他の実施例によ
るダイナミツク・ランダム・アクセスメモリを示
す回路図である。 CLA０〜CLA３…メモリセルアレイブロツク、
BL０，０、BL１，１、BL２，２、
BL３，３…ビツト線対、WL０〜WL３…ワ
ード線、MC０〜MC３…メモリセル、CD…コラ
ムデコーダ、Ｑ１〜Ｑ４，Ｑ８１〜Ｑ８８…トラ
ンスフアーゲートトランジスタ、SA０〜SA３，
SA８１〜SA８２…センスアンプ、WD０〜WD
３…ワードデコーダ、Ｓ１，Ｓ３…3/4選択及び
動作順序回路。

Claims (1)

  1. 【特許請求の範囲】 １ 各々が複数のメモリセルアレイブロツクから
    なる２つの群、 該メモリセルアレイブロツクの各々に含まれる
    複数のビツト線対、複数のワード線、及び該ビツ
    ト線対を構成する各ビツト線のいずれかと各ワー
    ド線のいずれかとに接続された複数のメモリセ
    ル、 該２つの群に含まれる１つのビツト線対を選択
    するコラムデコーダ、 該複数のメモリセルアレイブロツクの隣接する
    ２つに含まれるビツト線対を接続するためのスイ
    ツチ手段、 該メモリセルアレイブロツクの１つに含まれる
    ビツト線対間の電位差を、他のメモリセルアレイ
    ブロツクに含まれるビツト線対に伝達する前に増
    幅するように配置されたセンスアンプ、 一方の群の１つのメモリセルアレイブロツク内
    のワード線と他方の群の１つのメモリセルアレイ
    ブロツク内のワード線を同時に選択し、且つ、一
    方を群の該選択されたワード線を含むメモリセル
    アレイブロツクが該コラムデコーダからみて、他
    方の群の該選択されたワード線を含むメモリセル
    アレイブロツクと異なる位置のものとなるよう
    に、該ワード線を選択するワードデコーダ、及び 該選択されたワード線を含むメモリセルアレイ
    ブロツクに含まれるビツト線対間の電位差を該セ
    ンスアンプにより増幅した後に隣接するメモリブ
    ロツクに含まれるビツト線対に伝達するように該
    スイツチ手段及び該センスアンプを制御するスイ
    ツチング制御回路、 を具備することを特徴とする半導体記憶装置。
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