JPH11265995A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11265995A
JPH11265995A JP10067222A JP6722298A JPH11265995A JP H11265995 A JPH11265995 A JP H11265995A JP 10067222 A JP10067222 A JP 10067222A JP 6722298 A JP6722298 A JP 6722298A JP H11265995 A JPH11265995 A JP H11265995A
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JP
Japan
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bit line
line
bit
memory cell
voltage
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JP10067222A
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Kazutami Arimoto
Takeshi Fujino
和民 有本
毅 藤野
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
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    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Abstract

(57)【要約】 【課題】 1ビット当りのメモリセル占有面積を大幅に
減少させかつ折返しビット線配置でのセンス動作を行な
う。 【解決手段】 複数ビットの1トランジスタ/1キャパ
シタ型メモリセルのメモリセル最小単位(MCU)を列
方向に繰返し配置し、かつ行方向に関して、列方向にビ
ット線コンタクト(BCT)の位置をずらせる。このビ
ット線コンタクトの位置のずらせを、所定数のビット線
を周期として繰返し行なう。ビット線の各組においてセ
ルプレート線およびビット線電圧を制御することによ
り、メモリセルデータが読出される読出ビット線と基準
電位を与える参照ビット線の組を得ることができ、メモ
リセル占有面積を減少させかつ折返しビット線配置のセ
ンス動作が可能となる。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、大記憶容量のダ
イナミック型半導体記憶装置に関し、特に、ダイナミッ
ク・ランダム・アクセス・メモリの高集積化に適したメ
モリセルアレイの配置およびこの配置に適した周辺回路
の構成に関する。

【0002】

【従来の技術】図39は、従来のダイナミック・ランダ
ム・アクセス・メモリ(DRAM)のメモリセルの構成
を示す図である。図39において、DRAMセルMC
は、情報を電荷の形態で格納するためのキャパシタCm
と、ワード線WL上の信号電位に応答してキャパシタC
mをビット線BL(または/BL)へ接続するnチャネ
ルMOSトランジスタで構成されるアクセストランジス
タTmを含む。

【0003】メモリセルアレイにおいては、DRAMセ
ルMCが行列状に配列され、メモリセル各行に対応して
ワード線WLが配置され、メモリセル各列に対応して、
ビット線対BL,/BLが配置される。このDRAMセ
ルMCにおいては、キャパシタCmの一方電極ノード
(ストレージノード)SNに記憶情報に応じた電荷が蓄
積され、他方電極ノード(セルプレートノード)CPに
は、一定の電圧Vcpが与えられる。通常、このセルプ
レート電圧Vcpは、ビット線BLの振幅(電源電圧V
ccの1/2の電圧(Vcc/2))に等しい電圧レベ
ルに設定される。

【0004】図39に示すように、DRAMセルMC
は、1個のトランジスタと、1個のキャパシタで構成さ
れる(1トランジスタ/1キャパシタ型セル)。したが
って、複数個のトランジスタを必要とするスタティック
・ランダム・アクセス・メモリ(SRAM)セルに比べ
て、構成要素数が少なく、占有面積が応じて少なくな
り、またビット単価が安くなるため、システムの主記憶
などの大記憶容量メモリとして広く用いられている。

【0005】図40は、従来のDRAMのメモリセルの
配置を概略的に示す図である。図40においては、ワー
ド線WL0〜WL9とビット線BL0,/BL0、BL
1,/BL1を代表的に示す。

【0006】図40において、メモリセルとビット線と
の電気的接続を行なうためのビット線コンタクトBCT
に関して対向する2つのメモリセルを含むメモリセル最
小単位MCUが、行方向および列方向に所定の規則に従
って配置される。メモリセルのキャパシタCmのストレ
ージノードSN(図39参照)は、ストレージノードコ
ンタクトSCTを介してアクセストランジスタTmの一
方導通領域に電気的に接続される。図40において、矩
形領域AFRは、フィールド領域(活性領域)であり、
アクセストランジスタが形成される領域である。ストレ
ージノードコンタクトSCTを介して接続されるキャパ
シタCmは、この活性領域AFR上に、かつワード線上
に延在するように形成される(スタックトキャパシタ型
セル構造)。

【0007】この図40に示すメモリセルの配置におい
ては、ビット線コンタクトBCTは行方向において1つ
のビット線おきに形成される。すなわち、メモリセル
は、行方向(ワード線延在方向)において1本おきのビ
ット線に接続される。隣接ビット線間においては、異な
る位置にビット線コンタクトBCTが形成される。ビッ
ト線BL0および/BL0が対をなして配設され、ビッ
ト線BL1および/BL1が対をなして配置される。し
たがって、対をなすビット線においては、1つのワード
線が選択されたとき、一方のビット線にメモリセルが接
続され、他方のビット線にはメモリセルは接続されな
い。

【0008】この図40のメモリセル配置においては、
ワード線WL(WL0〜WL9)のピッチを2Fとし、
ビット線のピッチ(隣接ビット線間の距離)を2Fとす
ると、メモリセル最小単位MCUは、2F・8Fの面積
を占有する。活性領域AFRよりも、メモリセル最小単
位MCUの占有面積が大きいのは、メモリセルキャパシ
タCmが、活性領域AFRの外部にまで延在して形成さ
れるためである。したがって、1ビットのメモリセル領
域UMRの占有面積は、2F・4F=8・F2となる。
2つのメモリセルでビット線コンタクトBCTを共有す
ることにより、メモリセルを行および列方向において交
互に配置する配置において、メモリセルの占有面積を十
分に大きくすることができる。

【0009】図41は、図40に示すメモリセル配置の
電気的等価回路を示す図である。図41において、メモ
リセル最小単位MCUが、列方向において2本のワード
線おきごとに配置され、また行方向において1つのビッ
ト線おきに配置される。ビット線BL0および/BL0
は、メモリセルアレイ(メモリセル配置領域)の一方側
に設けられたセンスアンプSAaに接続され、またビッ
ト線BL1および/BL1は、このメモリセルアレイの
他方側に配置されたセンスアンプSAbに接続される。
センスアンプSAaおよびSAbは、対応のビット線の
電位を差動増幅する。メモリセルMCに含まれるキャパ
シタCmのセルプレートノードCPは、共通にセルプレ
ート線CPLに接続されて、セルプレート電圧Vcpを
受ける。セルプレート線CPLは、メモリセルアレイ上
にわたってすべてのメモリセルMCに共通に配置され
る。

【0010】1つのワード線が選択された場合、対をな
すビット線の一方にメモリセルデータが読出され、他方
は、プリチャージ電圧を維持する。たとえば、ワード線
WL7が選択されたとき、ビット線BL0には、メモリ
セルMCaの記憶データが読出され、また、ビット線B
L1に、メモリセルMCbの記憶データが読出される。
一方、ビット線/BL0および/BL1とワード線WL
7の交差部には、メモリセルが存在しないため、これら
のビット線/BL0および/BL1は、プリチャージ電
圧レベルを保持する。センスアンプSAaおよびSAb
は、このメモリセルデータが読出されたビット線BL0
およびBL1の電位を、他方のビット線/BL0および
/BL1の電圧を参照電圧として増幅して、記憶データ
の検知および増幅を行なう。

【0011】対をなすビット線は、対応のセンスアンプ
に関して同一方向に延在して配置される。このビット線
の配置は、「折返しビット線構成」と呼ばれ、以下に述
べるように、ノイズ耐性が高く、かつセンスアンプのレ
イアウトが容易である。

【0012】すなわち、メモリセルの記憶データが読出
される読出ビット線と、この読出データに対する基準電
位を与える参照ビット線とが、同じメモリアレイ内にお
いて物理的に隣接して配置されているため、対をなすビ
ット線の配線容量のばらつきの差が小さく、センスアン
プSAaおよびSAbのセンスノードの容量が同じとな
り、正確なセンス動作を行なうことができる。

【0013】また、センスアンプに関して、同じ方向に
ビット線が延在して配置されるため、局所的に発生した
ノイズは、対をなすビット線に対して同相ノイズとな
り、対応のセンスアンプにより相殺されるため、ノイズ
耐性が高く、正確なメモリセルデータの検知および増幅
が可能となる。

【0014】また、センスアンプSAaおよびSAb
は、ビット線の両側に交互に配置することができる。し
たがって、4本のビット線に対して1つのセンスアンプ
を配置するだけでよく、センスアンプのピッチ条件が緩
和され、高集積化されたメモリセルアレイ内において
も、センスアンプを容易に配置することができる。

【0015】

【発明が解決しようとする課題】この図40および図4
1に示す折返しビット線構成の場合、行方向においては
2本のビット線当り1つのメモリセルが配置され、列方
向においては、2本のワード線当り1つのメモリセルが
配置される。すなわち、ワード線とビット線の4つの交
差部当り1つのメモリセルが配置される。高集積化され
た大記憶容量のDRAMは、微細加工技術により実現さ
れる。しかしながら、近年の64MビットDRAMおよ
び256MビットDRAMなどの大記憶容量メモリにお
いては、メモリセルの最小加工寸法が、0.25μm以
下になってきている。メモリセルのキャパシタCmは、
十分な読出電圧を対応のビット線上に伝達するために、
その必要最小限の容量値がビット線負荷容量との関係で
定められており、メモリセルの微細化にも、限度が存在
する。このため、メモリセルアレイにおいて、微細化技
術を用いて、より高集積化してメモリセルを配置するの
が困難となってきている。

【0016】そこで、同じ最小加工寸法において、メモ
リセル1ビット当りの占有面積を低減することにより、
メモリセルを高密度に配置することが考えられる。

【0017】図42は、考えられるメモリセルの配置の
一例を示す図である。図42に示すメモリセルのアレイ
配置において、活性領域AFRは、図40に示すメモリ
セルの配置と同様、2つのメモリトランジスタを含む。
またメモリセル最小単位MCUは、応じて、2つのメモ
リセルを含む。活性領域AFRが、行方向および列方向
に、ビット線コンタクトBCTが行方向において整列し
て配置されるように配置される。列方向においては、メ
モリセル最小単位MCUが、繰返し配置される。ワード
線WL0〜WL5は、活性領域AFRのアクセストラン
ジスタと交差するように配置される。隣接メモリセル最
小単位MCUの間には、ワード線は配設されない。

【0018】この図42に示すアレイ配置においては、
ビット線コンタクトBCTが行方向に整列して配置され
ており、活性領域AFRも、行方向に整列して配置され
る。したがって、ワード線WL(WL0〜WL5)とビ
ット線BL(BL0〜BL3)の交差部それぞれに対応
してメモリセルが配置される。ワード線WLおよびビッ
ト線BLのピッチを、それぞれ、2Fとすると、1ビッ
トのメモリセル領域UMRの占有面積は、6・F2 とな
る。したがって、メモリセル1ビット当りの占有面積
が、図40に示す折返しビット線配置に比べて、約25
%小さくすることができ、メモリセルの高集積化された
配置を実現することができ、同じアレイ面積内において
より多くのメモリセルを配置することができる。

【0019】図43は、図42に示すメモリセル配置の
電気的等価回路を示す図である。図43においては、ワ
ード線WL0〜WL5とビット線BL0〜BL3の交差
部にそれぞれ対応してDRAMセルMCが配置される。
メモリセル最小単位MCUは行および列方向に整列して
配置される。DRAMセルMCのセルプレートノード
は、共通にセルプレート線CPLに結合されて、セルプ
レート電圧Vcpを受ける。1つのワード線が選択され
た場合、ビット線BL0〜BL3それぞれ上にメモリセ
ルのデータが読出される。したがって、これらの選択メ
モリセルのデータを検知および増幅するために、センス
アンプSA0〜SA3が、ビット線BL0〜BL3それ
ぞれに対応して配置される。これらのセンスアンプSA
0〜SA3それぞれは、隣接メモリセルアレイの同じ列
のビット線BL0a〜BL3aを参照電位を与えるビッ
ト線としてセンス動作を行なう。

【0020】ワード線とビット線の交差部それぞれに対
応してメモリセルが配置される構成は、「オープンビッ
ト線配置」と呼ばれる。ビット線BL0〜BL3を含む
メモリセルアレイにおいて局所的なノイズが発生した場
合、隣接メモリアレイに対してはノイズは伝達されず、
センスアンプSA0〜SA3は、このノイズの影響を相
殺することができず、正確なデータの読出を行なうこと
ができず、ノイズ耐性が弱くなるという問題が生じる。

【0021】また、通常、センスアンプは、交差結合さ
れたpチャネルMOSトランジスタおよび交差結合され
たnチャネルMOSトランジスタを含み、少なくとも4
個のMOSトランジスタを構成要素として含む。センス
アンプSA0〜SA3は、ビット線BL0〜BL3それ
ぞれに対応して配置する必要があり、センスアンプのピ
ッチがビット線のピッチと等しくなり、占有面積の比較
的大きなセンスアンプを配置するのが困難になるという
問題が生じる(ビット線ピッチが高集積化時極めて小さ
くなるため)。したがって、この図42および図43に
示すアレイ配置を、64MビットDRAMおよび256
MビットDRAMなどの大記憶容量のメモリセルの高集
積化のために適用することはできない。

【0022】それゆえ、この発明の目的は、高集積化に
適したメモリセル配置を有する半導体記憶装置を提供す
ることである。

【0023】この発明の他の目的は、高密度高集積化に
適した折返しビット線配置を有する半導体記憶装置を提
供することである。

【0024】この発明のさらに他の目的は、センスアン
プのレイアウトが容易な、高密度高集積化に適した折返
しビット線配置を有する半導体記憶装置を提供すること
である。

【0025】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、要約すれば、1トランジスタ/1キャパシタ
型のメモリセルを有する半導体記憶装置において、行方
向に関してメモリセルを列方向にずらせて周期的に配置
し、かつデータ読出を行なうメモリセルが接続するビッ
ト線と組をなす対応のビット線へのメモリセルのデータ
が読出されるのを禁止するように、各対応のビット線に
接続されるメモリセルのセルプレートノードの電圧レベ
ルを変更する。

【0026】すなわち、請求項1に係る発明は、各々が
行方向に延在しかつ互いに平行に配列される複数のワー
ド線と、各々が列方向に延在しかつ互いに平行に配列さ
れる複数の第1のビット線と、行方向において3本の第
1のビット線を周期として2つのメモリセルが配置され
かつ列方向において3本のワード線を周期として2つの
メモリセルが配置されかつ隣接ビット線間および隣接ワ
ード線間それぞれにおいてメモリセルの配列パターンが
異なるように、複数のワード線と複数の第1のビット線
との交差部に配置される複数の1トランジスタ/1キャ
パシタ型メモリセルを備える。

【0027】請求項2に係る発明は、各々が行方向に延
在しかつ互いに平行に配置される複数のワード線と、各
々が列方向に延在しかつ互いに平行に配置される複数の
第1のビット線と、第1のビット線に対するコンタクト
をとるためのビット線コンタクトに対して対向配置され
る2つのメモリセルを単位として繰返し列方向に配列さ
れかつ隣接ビット線間でビット線コンタクトの位置が異
なり、かつ複数のワード線を周期としてビット線コンタ
クトが整列するように、複数のワード線と複数の第1の
ビット線の交差部に配置される複数の1トランジスタ/
1キャパシタ型メモリセルを備える。

【0028】請求項3に係る発明は、請求項1または2
の発明が、さらに、3本の第1のビット線当り1つ設け
られる複数の第1のセンスアンプと、ワード線選択前に
活性化され、行指定信号に従って3本の第1のビット線
の組それぞれにおいて2本の第1のビット線を対応のセ
ンスアンプに接続するセンスアンプ選択制御回路と、ワ
ード線選択前に活性化され、行指定信号に従って、セン
スアンプに接続する2本の第1のビット線と異なる第1
のビット線の電圧を所定電圧よりも高くするビット線電
圧制御回路と、ワード線選択前に活性化され、行指定信
号に従って、各組において上記異なる第1のビット線に
対応して設けられたメモリセルのキャパシタのデータ記
憶ノードと対向するセルプレートノードの電圧を所定電
圧よりも高くするセルプレート電圧制御回路を備える。

【0029】請求項4に係る発明は、請求項1または2
の発明が、3本の第1のビット線当り1つの割合で、複
数の第1のビット線の一方側に設けられる複数の第1の
センスアンプと、3本の第1のビット線を組として、ワ
ード線選択前、一方の第1のビット線にメモリセルがデ
ータが読出されかつ他方の第1のビット線へのメモリセ
ルデータの読出が禁止されるように、行指定信号に従っ
て他方の第1のビット線の電圧および該他方および残り
のビット線に接続するメモリセルのデータ記憶ノードと
対向するセルプレートノードの電圧を変更する読出禁止
手段と、行選択信号に従って、一方および残りの第1の
ビット線を対応の第1のセンスアンプへ接続するための
センスアンプ選択接続手段をさらに備える。

【0030】請求項5に係る発明は、請求項4のセンス
アンプ選択接続手段が、各組3本の第1のビット線のう
ち特定の1本の第1のビット線を対応のセンスアンプま
たは隣接センスアンプへ接続するための手段を備える。

【0031】請求項6に係る発明は、それぞれが第1の
ビット線と交互に配置される複数の第2のビット線と、
第1のビット線にたいするメモリセル配置と同じ配置を
有しかつ第2のビット線それぞれに対応して配置される
複数の1トランジスタ/1キャパシタ型メモリセルをさ
らに備える。読出禁止手段は、隣接する第1および第2
のビット線を単位として、ビット線電圧およびセルプレ
ートノードの電圧を制御する手段を含む。

【0032】請求項7に係る発明は、請求項6の発明
が、さらに、第2のビット線の3本当り1つの割合で第
1のセンスアンプと第1および第2のビット線を介して
対向して配置される複数の第2のセンスアンプをさらに
備える。センスアンプ選択接続手段は、行指定信号に応
答して、複数の第2のビット線と対応のセンスアンプと
の接続を、複数の第1のビット線と複数の第1のセンス
アンプの接続と同じ態様で実現する手段を含む。

【0033】請求項8に係る発明は、行方向に延在しか
つ互いに平行に配置される複数のワード線と、列方向に
延在しかつ互いに平行に配置される複数の第1のビット
線と行列状に配列され、かつ各々が2n 個の直列接続さ
れた1トランジスタ/1キャパシタ型のメモリセルを有
する複数の第1のNAND型セルを備える。これら複数
のNAND型セルは、第1のビット線に対するコンタク
トをとるためのビット線コンタクトが行方向において2
n または2・2n の所定数の第1のビット線ごとに同じ
位置に配置されかつ隣接するワード線および隣接する第
1のビット線においては、ビット線コンタクトが異なる
位置に配置される。

【0034】請求項9に係る発明は、請求項8の発明
が、複数の第1のNAND型セルは、ビット線コンタク
トに関して対向配置される2つのNAND型セルを単位
として列方向に繰返して配置される。

【0035】請求項10に係る発明は、請求項8または
9の発明が、さらに、所定数の第1のビット線の組各々
に対応して配置される複数の第1のセンスアンプと、記
組において、1つの第1のビット線にメモリセルのデー
タが読出され、各組の残りのビット線へのメモリセルデ
ータの読出が禁止されるように、行指定信号に従って各
第1のビット線に接続されるメモリセルのキャパシタの
セルプレートノードの電圧を各第1のビット線に接続さ
れるメモリセルを単位として設定するためのセルプレー
ト電圧制御手段と、各組において、1つの第1のビット
線にメモリセルデータが読出され、残りの第1のビット
線へのメモリセルデータの読出が禁止されるように、行
指定信号に従って各第1のビット線の電圧を第1のビッ
ト線ごとに設定するためのビット線電圧制御手段と、行
指定信号に応答して、各組のメモリセルデータが読出さ
れた1つの第1のビット線とメモリセルデータの読出が
禁止された第1のビット線の1つとを対応の第1のセン
スアンプへ接続するためのセンスアンプ選択接続手段と
を備える。

【0036】請求項11に係る発明は、ビット線コンタ
クトは、各第1のビット線の組において、列方向に2ワ
ード線ピッチずつずれるように配置される。

【0037】請求項12に係る発明は、請求項10の発
明が、さらに、第1のビット線と交互に配置される第2
のビット線と、第1のNAND型セルと同じ配置を有し
かつ第2のビット線それぞれに対応して配置される複数
の第2のNAND型セルとを備える。隣接する第1およ
び第2のビット線の対に接続されるNANDセルには、
セルプレートノードが共通に接続される。

【0038】請求項13に係る発明は、請求項10の発
明が、さらに、行指定信号に従って、第1のビット線の
電圧制御と同じ態様で、第2のビット線の電圧を各組単
位で制御するビット線電圧制御手段を含む。

【0039】請求項14に係る発明は、請求項10に係
る発明が、第2のビット線の組それぞれに対応して配置
されかつ第1のセンスアンプと第1および第2のビット
線を介して対向配置される複数の第2のセンスアンプを
含む。センスアンプ選択接続手段は、行指定信号に従っ
て、第2のビット線と第1のセンスアンプとの接続態様
と同じ態様で、第2のビット線と第2のセンスアンプと
を接続する手段を含む。

【0040】メモリセルを、行方向に関して、列方向に
ずらせて周期的に配置することにより、従来の折返しビ
ット線構成に比べて、より多くのワード線とビット線と
の交差部にメモリセルを配置することができ、応じてメ
モリセル1ビット当りの占有面積を低減することができ
る。

【0041】また、ビット線電圧およびセルプレート電
圧を列単位で制御することにより、選択ワード線に接続
されるメモリセルのアクセストランジスタを選択的にオ
フ状態に設定することができる。したがって、メモリセ
ルデータが読出される読出ビット線と参照電位を与える
参照ビット線との対を形成することができ、折返しビッ
ト線構成を実現することができる。

【0042】

【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1に従う半導体記憶装置のメモリセルア
レイ部の構成を概略的に示す図である。図1において
は、9本のワード線WL0〜WL8と4本のビット線B
L0a〜BL0cおよびBL1aの交差部に配置される
メモリセルを示す。

【0043】図1において、メモリセル最小単位MCU
は、ビット線コンタクトBCTに関して対向して配置さ
れる2つのメモリセルを含む。これらの2つのメモリセ
ル各々においては、ストレージノードコンタクトSCT
を介してアクセストランジスタとメモリセルキャパシタ
とが相互接続される。図1においては、メモリセル2ビ
ットの活性領域AFRを示す。したがって、メモリセル
最小単位MCUおよび活性領域AFRの構成は、図42
に示すものと同じである。しかしながら、この図1に示
す配置においては、ビット線コンタクトBCTが行方向
に関して周期的に、列方向にずらせて配置される。行方
向においてビット線コンタクトBCTは、3本のビット
線を周期として同じ位置に配置される。列方向において
は、ビット線コンタクトBCTは、3本のワード線ごと
に配置される。列方向に隣接するメモリセル最小単位M
CLの間に1本のワード線が配設される。

【0044】したがって、この図1に示すメモリセルの
配置においては、行方向および列方向において3本のワ
ード線および3本のビット線を周期として周期的にメモ
リセルが配置される。3本のワード線当り2つのメモリ
セルが配置され、3本のビット線当り2つのメモリセル
が配置される。したがって、1ビット当りのメモリセル
占有領域(メモリセル単位領域)UMRの行方向のピッ
チが2・F、列方向のピッチが3・Fとなり、メモリセ
ル単位領域UMRの占有面積は、6・F2 となり、図4
2に示すメモリセル配置と同じ1ビット当りのメモリセ
ル占有面積を実現することができる。

【0045】図2は、図1に示すメモリセル最小単位M
CUの2ビットのメモリセルの断面構造を概略的に示す
図である。図2において、メモリセル最小単位MCU
は、P型半導体基板領域1表面に、互いに間をおいて形
成される高濃度N型不純物領域2、3aおよび3bを含
む。不純物領域2および3aの間のチャネル領域上に図
示しないゲート絶縁膜を介してゲート電極層4aが形成
され、不純物領域2および3bの間のチャネル領域上
に、図示しないゲート絶縁膜を介してゲート電極層4b
が形成される。これらのゲート電極層4aおよび4b
は、それぞれワード線に対応する。

【0046】このメモリセル最小単位MCUは、さら
に、不純物領域3aにストレージノードコンタクトSC
Tを介して接続される電極層5aと、不純物領域3bに
ストレージノードコンタクトSCTを介して接続される
電極層5bと、電極層5aおよび5b上に図示しないキ
ャパシタ絶縁膜を介して形成される電極層6を含む。電
極層5aおよび5bが、メモリセルのキャパシタの一方
電極(ストレージノード)となり、電極層6が、キャパ
シタの他方電極のセルプレート電極となる。後に詳細に
説明するが、本実施の形態1において、このセルプレー
ト電極層6は、各列単位でその電圧が制御可能である。
電極層5aおよびセルプレート電極層6の対向する領域
が、メモリセルキャパシタを構成し、また電極層5bと
セルプレート電極層6の対向する部分が別のメモリセル
のキャパシタを構成する。

【0047】不純物領域2はビット線コンタクトBCT
を介して、列方向に延在して配置されるビット線となる
導電層7に接続される。1つのメモリセルは、不純物領
域2、3a、ゲート電極層4aおよび電極層5aで形成
され、他方のメモリセルが、不純物領域2、3b、ゲー
ト電極層4b、および電極層5bにより形成される。セ
ルプレート電極層6が、これらのメモリセルに共通に配
置される。ストレージノード電極層5aは、隣接ワード
線上にまでわたって延在して配置される。これらのメモ
リセルの活性領域は、厚い素子分離絶縁膜8により囲ま
れる。これらの素子分離絶縁膜8上に、隣接ワード線が
配設される。

【0048】図3は、図1に示すメモリセル配置の電気
的等価回路を示す図である。図3に示すように、2ビッ
トのメモリセルMUを単位として、行方向においては3
本のビット線を周期としてメモリセルが繰返し配設さ
れ、また列方向においては、3本のワード線を周期とし
て、繰返しメモリセルが配置される。隣接ビット線およ
び隣接ワード線それぞれにおいて、メモリセルの配置位
置が異なる。

【0049】この図3に示すように、1本のビット線に
対して、3本のワード線当り2つのメモリセル(1つの
メモリセル単位MU)が配置され、1本のワード線に関
して、3本のビット線当り、2つのメモリセルが配置さ
れる。この3本のビット線を1つの組として、センスア
ンプが配置される。1つのビット線の組において、1つ
のワード線選択時、2ビットのメモリセルが同時に選択
される。したがって、一方のビット線へのメモリセルデ
ータの読出を禁止することにより、2つのビット線のう
ち、一方を読出ビット線、メモリセルの接続しないビッ
ト線を参照ビット線としてセンス動作を行なうことによ
り、折返しビット線構成を実現することができる。この
選択メモリセルのデータの読出を禁止するために、各列
(各ビット線)ごとに、セルプレートノードCPに結合
されるセルプレート線をそれぞれ分離する。ビット線B
L0a〜BL1aそれぞれに対応して、セルプレート線
CPL0〜CPL1aが配置され、これらの電圧レベル
を制御する。

【0050】たとえば、ワード線WL1が選択されたと
き、ビット線BL0aおよびBL0b上にメモリセルデ
ータが読出され、ビット線BL0cがプリチャージ電圧
レベルを保持する。したがって、ビット線BL0aおよ
びBL0bの一方へのメモリセルデータの読出を禁止す
ることにより、このビット線BL0cの電圧を参照電圧
とし、ビット線BL0aおよびBL0bの一方を読出ビ
ット線としてセンス動作を行なうことができ、非選択メ
モリセルデータの破壊を伴うことなく、ノイズ耐性に強
いデータ読出を実現することができる。

【0051】なお、図3において明確に示していない
が、ワード線WL0選択時においては、ワード線WL0
とビット線BL0cの交差部に対応してメモリセルが配
置されるため、ビット線BL0aおよびBL0c上にメ
モリセルデータがそれぞれ読出される。この選択メモリ
セルのデータの読出を禁止する方法の1つとして、たと
えば1995年シンポジウム・オン・VLSI回路、ダ
イジェスト・オブ・テクニカル・ペーパーズの第79頁
から第80頁において、その原理が示されている手法が
ある。

【0052】図4は、上述の文献に示される選択ワード
線に接続されるメモリセルのデータ読出を禁止する構成
を概略的に示す図である。図4においては、2本のビッ
ト線BLhおよびBLrと、1本のワード線WLと、こ
れらのビット線BLhおよびBLrとワード線WLの交
差部に対応して配置されるメモリセルMChおよびMC
rを代表的に示す。ワード線WLが選択されたとき、メ
モリセルMCrのデータを読出し、メモリセルMChの
データ読出を禁止する。ビット線BLhに接続されるメ
モリセルMChに対してセルプレート線CPLhが配設
され、またビット線BLrに接続するメモリセルMCr
に対しては、セルプレート線CPLrが配置される。こ
れらのセルプレート線CPLhおよびCPLrは、互い
に独立にその電圧レベルを設定することができる。以下
の説明においては、メモリセルMChおよびMCrのア
クセストランジスタのしきい値電圧Vthは、0.8V
である。

【0053】セルプレート線CPLhおよびCPLrな
らびにビット線BLhおよびBLrのプリチャージ電圧
は、たとえば0.6Vの中間電圧レベルであるとする。
次に動作について簡単に説明する。

【0054】アドレス信号が与えられると、列アドレス
信号に従って、ワード線WLに接続されるメモリセルの
うち、データ読出を行なうメモリセルMCrが決定され
る。読出メモリセルMCrに対しては、ビット線BLr
およびセルプレート線CPLrは、中間電圧レベルを維
持する。ストレージノードSNの電圧レベルについて
は、Hレベルデータ格納時の電圧SN(H)が1.2V
であり、Lレベルデータ格納時の電圧SN(L)が0V
である。

【0055】一方、非読出(保持)セルMChにおいて
は、ビット線BLhおよびセルプレート線CPLhがと
もに中間電圧のプリチャージ電圧から、ワード線上に伝
達される電圧と同じ電圧2.5Vレベルに上昇される。
ワード線WLは、まだ非選択状態の0Vのレベルにあ
る。非読出(保持)セルMChにおいは、このセルプレ
ート線CPLhの電圧の上昇に従って、メモリセルキャ
パシタCmの容量結合により、ストレージノードSNの
電圧レベルが上昇する。図4においては、このメモリセ
ルキャパシタCmの結合係数kを1としており、セルプ
レート線CPLhの上昇電圧1.9Vの電圧変化が記憶
ノードSNに伝達された状態を示す。したがって、スト
レージノードSNにHレベルデータが格納されている場
合、ストレージノードSNの電圧レベルが3.1Vとな
り、またLレベルデータが記憶されている場合には、ス
トレージノードSNの電圧レベルが1.9Vとなる。

【0056】読出セルMCrにおいては、セルプレート
線CPLrは、中間電圧0.6Vを維持する。またビッ
ト線BLrも、プリチャージ電圧を維持する。ワード線
選択動作前に、ビット線BLrが、電気的にフローティ
ング状態とされる。この状態において、ワード線WLが
選択され、その電圧レベルが0Vから2.5Vに上昇す
る。メモリセルMChにおいては、アクセストランジス
タTmのソースおよびドレイン電圧各々としきい値電圧
Vthの和は、ワード線上の電圧2.5Vよりも高く、
したがってメモリセルMChにおいてはアクセストラン
ジスタTmはオフ状態を維持する。一方、メモリセルM
Crにおいては、ビット線BLrの電圧レベルは0.6
Vのプリチャージ電圧レベルであり、またストレージノ
ードSNの電圧レベルも1.2V以下である。したがっ
て、このメモリセルMCrにおいてはアクセストランジ
スタTmがオン状態となり、記憶ノードSNに蓄積され
た電荷がビット線BLrに流れ、ストレージノードSN
の電圧レベルが変化する。

【0057】この先行技術の電圧制御においては、選択
ワード線に接続される複数のメモリセルのうち、列アド
レス信号に従って1つのメモリセルのみから対応のビッ
ト線上にデータを読出し、残りのメモリセルのデータ読
出を禁止することができる。この先行技術においては、
ビット線BLrおよびセルプレート線CPLrの電圧を
差動増幅しており、セルプレート線CPLrを、参照電
位線として用いている。なお、センス動作時において、
このセルプレート線CPLrは、電気的にフローティン
グ状態とされる。

【0058】この図4に示す構成においては、1つのワ
ード線に接続されるメモリセルのうち1つのメモリセル
のデータの読出を行ない、残りのメモリセルのデータの
読出を禁止している。ビット線それぞれに対応して、セ
ンスアンプを配置する必要があり、センスアンプのレイ
アウト条件が厳しくなる。本発明は、この図4に示す選
択ワード線に接続されるメモリセルのデータの読出を禁
止する構成を利用し、読出ビット線および参照ビット線
を用いて、センス動作を行ない、かつセンスアンプのピ
ッチ条件を緩和する。

【0059】すなわち、メモリセルのセルプレート線を
ビット線ごとに分割して各ビット線単位でセルプレート
電圧を制御する。データの読出を禁止すべきメモリセル
に接続されるセルプレート線およびビット線の電圧を所
定電圧(メモリセルデータ保持電圧Vintact)に
上昇させることにより、データ破壊を防止しかつ読出ビ
ット線および参照ビット線を形成することができ、折返
しビット線構成を用いて、センスアンプのピッチ条件を
緩和することができる。

【0060】図5は、この発明の実施の形態1における
非読出(読出禁止)セルの電圧印加条件を示す図であ
る。ビット線BLは、プリチャージ電圧Vcca/2か
ら、メモリセルデータ保持電圧Vintactに上昇す
る。セルプレートノードCPの電圧が、中間電圧Vcc
a/2から、メモリセルデータ保持電圧Vintact
に変化する。ワード線WLは、選択時、電圧VWL
(H)に上昇する。ストレージノードSNの電圧は、H
レベルデータ格納時の電圧VSN(H)が電圧Vcca
レベルであり、Lレベルデータ保持時においてはVSN
(L)=GND(0V)の電圧レベルである。

【0061】この状態において、アクセストランジスタ
Tmが、オフ状態を維持する条件は、アクセストランジ
スタTmのしきい値電圧をVthとすると、次の関係式
で与えられる。

【0062】VWL(H)−Vth>VSN(L)+V
intact−Vcca/2 VWL(H)+Vcca/2−Vth>Vintact ここで、Lレベルデータを保持するストレージノードの
電圧VSN(L)のレベルは、接地電圧(0V)であ
る。また、上述の関係式においては、メモリセルキャパ
シタCmの結合係数kを1としている。

【0063】したがって、上述の関係式を満たすメモリ
セルデータ保持電圧Vintactに、セルプレートノ
ードCPおよびビット線BLの電圧レベルを設定すれ
ば、ワード線WLが選択されても、このメモリセルのア
クセストランジスタTmはオフ状態を維持し、ビット線
BLへのデータ読出が禁止される。したがって、このス
トレージノードSNの記憶データが、ワード線WLの選
択時破壊されるのを防止することができる。3本のビッ
ト線当り、2つのメモリセルが接続されており、したが
って、メモリセルが接続されていないビット線を参照ビ
ット線として利用し、2つのメモリセルが接続するビッ
ト線の一方上にのみメモリセルデータを読出すことによ
り、折返しビット線構成で、センス動作を行なうことが
できる。

【0064】図6は、この発明の実施の形態1に従う半
導体記憶装置の要部の構成を概略的に示す図である。図
6において、この半導体記憶装置は、行列状に配列され
る複数のメモリセルを有するメモリセルアレイ10と、
メモリセルアレイ10に含まれるビット線それぞれに対
応して配置されるセルプレート線の電圧を制御するため
のセルプレート線電圧制御回路12と、メモリセルアレ
イ10に含まれるビット線それぞれの電圧を制御するビ
ット線電圧制御回路14と、メモリセルアレイ10に含
まれる3本のビット線の組のうち、2本のビット線(読
出ビット線および参照ビット線)を選択するセンスアン
プ選択制御回路16と、メモリセルアレイ10に含まれ
る3本のビット線の組各々に対応して配置されかつ各々
がセンスアンプ選択制御回路16により選択された3本
のうちの2本のビット線の電位を差動増幅する複数のセ
ンスアンプを含むセンスアンプ回路18を含む。

【0065】セルプレート線電圧制御回路12は、制御
回路20からの制御信号CPCに従って各ビット線に対
応して配置されるセルプレート線の電圧を、中間電圧V
cca/2またはメモリセルデータ保持電圧Vinta
ctの一方に設定する。ビット線電圧制御回路14は、
制御回路20からの制御信号BCCに従って、各ビット
線に、中間電圧Vcca/2のプリチャージ電圧レベル
またはメモリセルデータ保持電圧Vintactを伝達
する。センスアンプ選択制御回路16は、制御回路20
からの制御信号SLに従って、3本のビット線のうち2
本のビット線を選択する。制御回路20は、行指定信号
(アドレス信号またはロウデコード信号)に従って、こ
れらの制御信号CPC、BCCおよびSLを生成する。

【0066】この図6に示す構成において、セルプレー
ト電圧制御回路12は、非読出(保持)セルが接続され
るセルプレート線へは、メモリセルデータ保持電圧Vi
ntactを伝達し、それ以外のメモリセルのセルプレ
ート線に対しては中間電圧Vcca/2を伝達する。ビ
ット線電圧制御回路14は、スタンバイサイクル時、各
ビット線を中間電圧Vcca/2の電圧レベルに保持
し、アクティブサイクル時、行選択前に、非読出(保
持)セルが接続されるビット線へメモリセルデータ保持
電圧Vintactを伝達する。センスアンプ選択制御
回路16は、選択ワード線に接続されるメモリセルが接
続される2つのビット線のうち、メモリセルデータが読
出されるビット線と、残りの、メモリセルが接続されな
いビット線とを選択して、対応のセンスアンプに接続す
る。

【0067】図7は、図6に示すセンスアンプ回路18
に含まれるセンスアンプの構成を示す図である。図7に
おいては、1組(3本)のビット線に対して設けられる
センスアンプ部を代表的に示す。図7において、センス
アンプ部は、センスアンプ活性化信号SNLおよびSP
Lの活性化に応答して活性化され、センスノードSDa
およびSDb上の電圧を差動増幅するCMOSセンスア
ンプ18aと、プリチャージ指示信号RPの活性化に応
答して活性化され、センスノードSDaおよびSDb
を、中間電圧Vcca/2の電圧レベルにプリチャージ
しかつイコライズするプリチャージ/イコライズ回路1
8bと、図示しないコラムデコーダから与えられる列選
択信号Yに応答して、センスノードSDaおよびSDb
を、内部データバスI/Oに含まれるバス線にそれぞれ
接続する列選択ゲート18cを含む。

【0068】CMOSセンスアンプ18aは、センスア
ンプ活性化信号SNLの活性化に応答してセンスノード
SDaおよびSDbの低電位のセンスノードを接地電圧
レベルへ駆動する交差結合されたnチャネルMOSトラ
ンジスタQ1およびQ2と、センスアンプ活性化信号S
PLの活性化に応答してセンスノードSDaおよびSD
bの高電位のセンスノードを電源電圧レベルに駆動する
交差結合されたpチャネルMOSトランジスタQ3およ
びQ4を含む。これらのMOSトランジスタQ1〜Q4
は、ソースにセンスアンプ活性化信号SNLまたはSP
Lを受け、ドレインが対応のセンスノードSDaまたは
SDbに接続される。

【0069】プリチャージ/イコライズ回路18bは、
プリチャージ指示信号RPの活性化に応答してセンスノ
ードSDaおよびSDbを電気的に短絡するnチャネル
MOSトランジスタQ5と、プリチャージ/イコライズ
指示信号RPの活性化に応答してセンスノードSDaお
よびSDbそれぞれへ、中間電圧Vcca/2を伝達す
るnチャネルMOSトランジスタQ6およびQ7を含
む。

【0070】列選択ゲート18cは、列選択信号Yに応
答してセンスノードSDaおよびSDbをそれぞれ内部
データバスI/Oのバス線IOaおよびIObに接続す
るnチャネルMOSトランジスタQ8およびQ9を含
む。

【0071】この図7に示すセンスアンプ部が、ビット
線の各組に対応して設けられる。センスノードSDaお
よびSDbが、図6に示すセンスアンプ選択制御回路1
6により、メモリセルアレイ10に含まれるビット線に
選択的に接続される。

【0072】図8は、図6に示すセルプレート線電圧制
御回路12の構成の一例を示す図である。図8において
は、またメモリセルアレイ10の構成を併せて示す。図
8において、メモリセルアレイ10は、9本のワード線
WL0〜WL8と、6本のビット線BL0a〜BL0c
およびBL1a〜BL1cを含む。行方向および列方向
において、3本のワード線および3本のビット線ごと
に、同じパターンで、メモリセルMCが配置される。す
なわち、ワード線およびビット線各々は3つのグループ
A,B,Cに分割される。このメモリセルの配置は、図
3に示すメモリセル配置と同じである。

【0073】ビット線BL0a〜BL0cおよびBL1
a〜BL1cそれぞれに対応して、セルプレート線CP
L0a〜CPL0cおよびCPL1a〜CPL1cが配
設される。これらのセルプレート線CPL0a〜CPL
1cの各々は、対応のビット線に接続されるメモリセル
MCのセルプレートノードCPに共通に結合される。

【0074】セルプレート線電圧制御回路12は、セル
プレート線CPL0aおよびCPL1aにそれぞれ対応
して設けられ、セルプレート電圧制御信号CPCaに応
答して導通し、対応のセルプレート線CPL0aおよび
CPL1aをメモリセルデータ保持電圧伝達線22に結
合するnチャネルMOSトランジスタT0aおよびT1
aと、セルプレート線CPL0bおよびCPL1bそれ
ぞれに対応して設けられ、セルプレート電圧制御信号C
PCbに応答して導通し対応のセルプレート線CPL0
bおよびCPL1bをセルプレート電圧伝達線22に接
続するnチャネルMOSトランジスタT0bおよびT1
bと、セルプレート線CPL0cおよびCPL1cそれ
ぞれに対応して設けられ、セルプレート電圧制御信号C
PCcに応答して導通しセルプレート線CPL0cおよ
びCPL1cを、セルプレート電圧伝達線22に接続す
るnチャネルMOSトランジスタT0cおよびT1c
と、セルプレート線CPL0a〜CPL1cそれぞれに
対応して設けられ、補のセルプレート電圧制御信号/C
PCa〜/CPCcに応答して対応のセルプレート線C
PL0a〜CPL1cを、選択的に中間電圧伝達線23
に接続するnチャネルMOSトランジスタE0a〜E1
cを含む。セルプレート電圧伝達線22上には、メモリ
セルデータ保持電圧Vintactが伝達され、中間電
圧伝達線23上には、中間電圧Vcca/2が伝達され
る。

【0075】この図8に示す配置において、たとえばワ
ード線WL3が選択された場合、ビット線BL0aおよ
びBL0cにメモリセルMCaおよびMCcの記憶デー
タが伝達される可能性がある。このとき、図6に示す制
御回路20の制御の下に、たとえばセルプレート線CP
L0cをセルプレート電圧伝達線22に接続し、セルプ
レート線CPL0cの電圧レベルをメモリセルデータ保
持電圧Vintactに設定する。このときまた、後に
説明するビット線電圧制御回路の制御の下に、ビット線
BL0cの電圧レベルが、メモリセルデータ保持電圧V
intactレベルに保持される。これにより、メモリ
セルMCcは、データ読出が禁止され、データ保持状態
に保持される。セルプレート線CPL0aは、補のセル
プレート電圧制御信号/CPCaに応答して導通状態に
あるMOSトランジスタE0aにより中間電圧伝達線2
3に接続されて、中間電圧Vcca/2の電圧レベルに
保持される。したがって、ビット線BL0aを読出ビッ
ト線、メモリセルの接続しないビット線BL0bを参照
ビット線として、センスアンプによるメモリセルデータ
のセンス動作が行なわれる。

【0076】なお、この図8に示すセルプレート電圧制
御回路12の構成においては、メモリセル選択時(アク
ティブサイクル時)、読出ビット線に対するセルプレー
ト線が、フローティング状態となるのを補のセルプレー
ト電圧制御信号/CPCa〜/CPCcを用いて防止し
ている。これらの補のセルプレート電圧制御信号/CP
Ca〜/CPCcは、制御回路20から相補信号として
発生され、中間電圧伝達用のMOSトランジスタとして
PチャネルMOSトランジスタが用いられてもよい。相
補制御信号を用いることにより得られる利点について
は、後に詳細に説明する。

【0077】図9は、図6に示すビット線データ制御回
路14およびセンスアンプ選択制御回路16の構成を示
す図である。図9においては、6個のビット線BL0a
〜BL1cに対応する部分の構成を代表的に示す。図9
において、ビット線電圧制御回路14は、ビット線BL
0aおよびBL1aに対応して設けられ、ビット線電圧
制御信号BCCaに応答してビット線BL0aおよびB
L1aをメモリセルデータ保持電圧伝達線24に接続す
るnチャネルMOSトランジスタTQ0aおよびTQ1
aと、ビット線電圧制御信号BCCbに応答してビット
線BL0bおよびBL1bをメモリセルデータ保持電圧
伝達線24に接続するnチャネルMOSトランジスタT
Q0bおよびTQ1bと、ビット線電圧制御信号BCC
cに応答して導通しビット線BL0cおよびBL1cを
それぞれ、メモリセルデータ保持電圧伝達線24に接続
するnチャネルMOSトランジスタTQ0cおよびTQ
1cと、ビット線イコライズ指示信号BEQに応答して
ビット線BL0a〜BL1cをそれぞれビット線プリチ
ャージ電圧伝達線25に接続するnチャネルMOSトラ
ンジスタBQ0a〜BQ1cを含む。メモリセルデータ
保持電圧伝達線24上には、メモリセルデータ保持電圧
Vintactが伝達され、ビット線プリチャージ電圧
伝達線25上には、中間電圧Vcca/2が伝達され
る。このビット線電圧制御回路14の構成は、図8に示
すセルプレート電圧制御回路12の構成と同じである。
これは、セルプレート線の電圧が変更されるとき、併せ
てビット線の電圧も変更されるためである。

【0078】センスアンプ選択制御回路16は、ビット
線BL0aおよびBL1aそれぞれに対応して設けら
れ、選択制御信号SL1に応答してこれらのビット線B
L0aおよびBL1aをセンスアンプSA0およびSA
1の一方センスノード(SDaまたはSDb)に接続す
るnチャネルMOSトランジスタSQ0aおよびSQ1
aと、選択制御信号SL2に応答して、ビット線BL1
aおよびBL0aを、対応のセンスアンプに隣接するセ
ンスアンプSA0および図示しないセンスアンプに接続
するnチャネルMOSトランジスタTS0aおよびTS
1aと、選択制御信号SL3に応答して導通し、ビット
線BL0cおよびBL1cを、対応のセンスアンプSA
0およびSA1の他方センスノード(SDbまたはSD
a)に接続するnチャネルMOSトランジスタSQ0c
およびSQ1cと、選択制御信号SL4に応答して、ビ
ット線BL0bおよびBL1bを、対応のセンスアンプ
SA0およびSA1の一方センスノードに接続するnチ
ャネルMOSトランジスタSQ0bおよびSQ1bを含
む。

【0079】このセンスアンプ選択制御回路16は、選
択制御信号信号SL1〜SL4に従って、読出ビット線
および参照ビット線を対応のセンスアンプまたは隣接セ
ンスアンプに接続する。

【0080】図10は、図8および図9に示すメモリセ
ルアレイ配置において、選択ワード線と活性化される制
御信号の対応関係を一覧にして示す図である。図10に
おいて“H”が、活性状態へ駆動される状態を示す。残
りの制御信号は、Lレベルの非活性状態に保持される。
ワード線WLAは、図8に示すグループAのワード線W
L0、WL3、WL6を示し、ワード線WLBは、図8
のグループBに含まれるワード線WL1、WL4、WL
7を示す。ワード線WLCは、グループCに含まれるワ
ード線WL2、WL5およびWL8を示す。1つのワー
ド線WL(WLA、WLBおよびWLCのいずれか)が
選択されたとき、3本のビット線の組においては、2本
のビット線にメモリセルが接続される。たとえば、図8
のワード線WL3が選択された場合、メモリセルMCa
およびMCcが、ビット線BL0aおよびBL0cに接
続される。したがって、メモリセルMCaおよびMCc
のいずれの記憶データを読出すかに従って、制御信号の
発生態様が異なる。たとえば、メモリセルMCaのデー
タを読出す場合、制御信号CPCcおよびBCCcをH
レベルに設定し、ビット線BL0cおよびセルプレート
線CPL0cの電圧レベルを、メモリセルデータ保持電
圧Vintactレベルに保持し、メモリセルMCcの
データ読出を禁止する。この状態においては、ビット線
BL0bは参照ビット線となり、ビット線BLaを読出
ビット線としてセンス動作を行なう。しかしながら、図
9に示すように、ビット線BL0aおよびBL0bは、
センスアンプSA0の同じセンスノードに結合される。
したがってこの場合においては、制御信号SL2をHレ
ベルとし、ビット線BL0aを、隣接するセンスアンプ
に接続する。この場合、センスアンプSA0は、隣接組
のビット線BL1aより伝達されたメモリセルデータの
増幅動作を行なう。センスアンプSA1は、また対応の
ビット線BL1bと、隣接組のビット線(BL2a)の
電圧の差動増幅を行なう。

【0081】メモリセルMCcのデータを読出す場合に
は、メモリセルMCaのデータ読出を禁止するために、
制御信号CPCaおよびBCCaをHレベルとし、ビッ
ト線BL0aおよびセルプレート線CPL0aをメモリ
セルデータ保持電圧Vintactの電圧レベルに設定
する。このときには、ビット線BL0bが参照ビット線
であり、読出ビット線がビット線BL0cである。した
がって、制御信号SL3およびSL4をHレベルに設定
し、ビット線BL0bおよびBL0cを、センスアンプ
SA0に接続する。

【0082】以下同様にして、1つのワード線が選択さ
れたとき、2つのメモリセルのうちいずれのメモリセル
データを読出すかに応じて、選択ワード線に接続される
メモリセルの一方に、メモリセルデータ保持電圧Vin
tactを伝達する。メモリセルが非接続のビット線を
参照ビット線として、読出ビット線上のデータの増幅を
行なう。

【0083】図11は、メモリセルアレイの基本配列を
概略的に示す図である。図11に示すように、3本のワ
ード線WLA〜WLCと3本のビット線BLA〜BLC
の交差部に、行方向および列方向においてメモリセル配
置パターンが異なるように、メモリセルMCが配置され
る。行および列方向それぞれにおいて、2つのメモリセ
ルがこの基本配列内において配置される。この図11に
示す基本配列が、行方向および列方向に繰返し配置され
る。3本のビット線BLA〜BLCに対し、1つのセン
スアンプSAが配置される。

【0084】図12は、この図11に示す基本配列にお
ける選択ワード線と各ビット線の属性を一覧にして示す
図である。ワード線WLAが選択されるとき、参照ビッ
ト線はビット線BLBとなり、ビット線BLAおよびB
LCの一方が読出ビット線、他方がメモリセルデータの
読出が禁止されたデータ保持ビット線となる。ワード線
WLBが選択されたとき、ビット線BLCが参照ビット
線となり、ビット線BLAおよびBLBの一方が読出ビ
ット線、他方がデータ保持ビット線となる。ビット線B
LAおよびBLBは、図9に示すように、センスアンプ
の同じセンスノードに結合される。したがってこの場
合、ビット線BLAは、隣接センスアンプに接続され
る。ワード線WLCが選択されたとき、参照ビット線
は、ビット線BLAとなり、ビット線BLBおよびBL
Cの一方が読出ビット線、他方がデータ保持ビット線と
なる。ビット線BLBが読出ビット線となり、ビット線
BLAが参照ビット線となる場合においても、ビット線
BLAは、センスノードの衝突を防止するため、隣接セ
ンスアンプに接続される。

【0085】したがって、この図12に一覧にして示す
ように、選択ワード線を特定し、かつこの選択ワード線
に接続される2つのメモリセルのうち、上側のビット線
および下側のビット線のいずれを選択するかを特定する
ことができれば、セルプレート線およびビット線へのデ
ータ保持電圧の伝達およびビット線とセンスアンプの接
続を行なうことができる。

【0086】図13は、この発明の実施の形態1におけ
る半導体記憶装置のデータ読出時の信号波形を示す図で
ある。図13において、内部ロウアドレスストローブ信
号intRASは、外部ロウアドレスストローブ信号e
xt/RASに従って発生されるか、または、外部から
の行選択を指示するアクティブコマンドに従って活性化
される(コマンドにより動作モードを指定することは、
同期型半導体記憶装置(SDRAM等)において行なわ
れている)。

【0087】ビット線BLhが、データ保持ビット線で
あり、セルプレート線CPLhは、データ保持セルプレ
ート線を示す。ストレージノードSNは、このデータ読
出が禁止されるデータ保持メモリセルの記憶ノードを示
す。ビット線BLおよびBLZは、それぞれ、読出ビッ
ト線および参照ビット線を示す。次に動作について簡単
に説明する。

【0088】外部からの行選択指示信号(外部ロウアド
レスストローブ信号またはアクティブコマンド)が与え
られると、内部ロウアドレスストローブ信号intRA
Sが活性状態のLレベルとなり、時刻t0から、メモリ
セル行選択動作が始まる。この時刻t0における内部ロ
ウアドレスストローブ信号intRASの活性化に従っ
て、行を指定するロウアドレス信号が確定する。この確
定したロウアドレス信号に従って選択ワード線を決定
し、また読出ビット線、参照ビット線およびデータ保持
ビット線の決定が行なわれる。この決定に基づいて、デ
ータ保持ビット線BLhおよびデータ保持セルプレート
線CPLhの電圧レベルが中間電圧Vcca/2の電圧
レベルからメモリセルデータ保持電圧Vintactの
電圧レベルへ駆動される。他の読出ビット線および参照
ビット線の電圧および対応のセルプレート線の電圧は、
中間電圧Vcca/2の電圧レベルにある(ただし、フ
ローティング状態にある)。この時刻t0におけるデー
タ保持セルプレート線CPLhの電圧レベルの上昇に従
って、対応のメモリセルのストレージノードSNの電圧
レベルが上昇する。また、記憶ノードのLレベルの電圧
SN(L)は、電圧VWL−Vth以上である。ここ
で、VWLは、選択ワード線の電圧レベルを示し、Vt
hはアクセストランジスタのしきい値電圧を示す。

【0089】このデータ保持ビット線BLhおよびデー
タ保持セルプレート線CPLhの電圧レベルが安定化
し、応じて対応のメモリセルのストレージノードSNの
電圧レベルが安定化すると、次いで、選択行に対応する
ワード線WLが選択状態へ駆動される。このワード線W
Lの電圧上昇に従って、読出ビット線BLにメモリセル
データが読出され、その電圧レベルがプリチャージ電圧
Vcca/2の電圧レベルから変化する。ここで、図1
3においては、読出ビット線BLには、Hレベルのデー
タが読出された場合の信号波形を一例として示す。参照
ビット線BLZは、プリチャージ電圧Vcca/2の電
圧レベルを維持する。この読出ビット線BLおよび参照
ビット線BLZの電位差が十分に拡大されると、センス
アンプの活性化が行なわれ、メモリセルデータの検知、
増幅およびラッチが行なわれる。ここで、時刻t0にお
いて、読出ビット線BLhおよび読出セルプレート線C
PLhの電圧レベル設定時において、同時に、センスア
ンプとビット線との接続が行なわれている。次いで、こ
のセンスアンプに接続される読出ビット線に対するデー
タの読出または書込が行なわれる。

【0090】データの書込または読出が完了すると、時
刻t2において、内部ロウアドレスストローブ信号in
tRASが非活性状態のHレベルへ立上がり、応じてワ
ード線WLが非選択状態の接地電圧レベルへ駆動され
る。

【0091】次いで、時刻t3において、この読出ビッ
ト線BLhおよび読出セルプレート線CPLhの電圧レ
ベルが、中間電圧Vcca/2の電圧レベルに復帰し、
また他のビット線およびセルプレート線も、中間電圧V
cca/2にプリチャージされる。これにより、1つの
メモリサイクルが完了する。

【0092】図14は、行アドレス信号ビットとワード
線およびメモリセル位置の対応関係を示す図である。行
アドレス信号は、ビットRA0〜RAnを含む。行アド
レス信号ビットRA1〜RAnにより、ワード線WLを
特定する。残りのビットRA0(最下位ビットまたは最
上位ビット)を用いて、この選択ワード線WLに接続さ
れる2つのメモリセルのうちいずれのメモリセルを選択
するかを特定する。ビット線3本の各組において、1つ
のワード線に接続されるメモリセルは2つである。した
がって、この図14に示すアドレス信号ビットの割当を
利用することにより、行アドレス信号に従って、ビット
線およびセルプレート線の電圧の設定およびビット線と
センスアンプの接続を行なうことができる。

【0093】図15は、図6に示す制御回路20の構成
を概略的に示す図である。図15において、ロウアドレ
ス信号ビットRA1−RAnを2進数として、3で除算
しその剰余を求める剰余回路20aと、剰余回路20a
からの剰余指示信号とロウアドレス信号ビットRA0と
に従って、セルプレート電圧制御信号CPCa−CPC
cを生成するセルプレート電圧設定回路20bと、剰余
回路20aの出力信号とロウアドレス信号ビットRA0
に従ってビット線制御信号BCCa−BCCcを出力す
るビット線電圧設定回路20cと、剰余回路20aの出
力信号とロウアドレス信号ビットRA0とに従ってセン
スアンプ接続制御信号SL1−SL4を出力するセンス
アンプ接続設定回路20dを含む。

【0094】剰余回路20aは、ロウアドレス信号ビッ
トRA1−RAnの2進数を3で除算し、その剰余の1
または2を出力することにより、選択ワード線が、ワー
ド線WLA、WLBおよびWLCのいずれであるかを特
定する。セルプレート電圧設定回路20b、ビット線電
圧設定回路20cおよびセンスアンプ接続設定回路20
dは、ロウアドレス信号ビットRA0に従って、選択ワ
ード線の接続される2つのメモリセルのうち、上下のメ
モリセルのいずれが選択されるかに従って、各制御信号
CPCa−CPCc、BCCa−BCCcおよびSL1
−SL4を出力する。この選択ワード線が特定されかつ
この選択ワード線に接続される2つのメモリセルのうち
いずれのメモリセルを選択するかが特定されれば、図1
0に示すテーブルに従って、制御信号を選択的に活性状
態へ駆動することができる。これらの電圧設定回路20
b、20cおよび20dは、通常のロジック回路を用い
て実現することができる。

【0095】図16は、ワード線WLA選択時における
制御信号発生部の構成を概略的に示す図である。ワード
線群特定信号φAは、剰余回路20aにおいて求められ
た剰余が0の場合に活性化され、ワード線WLAが選択
されたことを示す。ロウアドレス信号ビットRA0は、
“0”(Lレベル)のとき、2つのメモリセルのうち、
上側に配置されるメモリセルを指定する。図16におい
ては、セルプレート電圧設定回路20bおよびビット線
電圧設定回路20cが、同じ態様で、制御信号CPCa
−CPCcおよびBCCa−BCCcを活性化するた
め、共通に示す。制御信号BCCa(CPCa)は、ワ
ード線群特定信号φAと、インバータ30を介して与え
られるロウアドレス信号ビットRA0を受けるAND回
路31aから出力される。制御信号BCCb(CPC
b)は、ワード線群特定信号φAを受けるインバータ3
1gから出力される。制御信号BCCc(CPCc)
は、ワード線群特定信号φAとロウアドレス信号ビット
RA0を受けるAND回路31bから出力される。制御
信号SL1は、ワード線群特定信号φAを受けるインバ
ータ31cから出力される。制御信号SL2は、ワード
線群特定信号φAとインバータ30を介して与えられる
ロウアドレス信号ビットRA0とを受けるAND回路3
1dから出力される。制御信号SL3は、ワード線群特
定信号φAとロウアドレス信号ビットRA0を受けるA
ND回路31eから出力される。制御信号SL4は、ワ
ード線群特定信号φAを受けるバッファ回路31fから
出力される。このワード線群特定信号φAが活性状態の
とき、制御信号BCCb,CPCbおよびSL1は、非
活性状態に保持される。

【0096】ここで、図10に示すテーブルから明らか
なように、ワード線WLAの選択時、制御信号SL1
は、非活性状態にある状態に対応する。また、ワード線
WLAの選択時においては、制御信号SL4が活性化さ
れるため、このワード線群特定信号φAに従って制御信
号SL4を出力する。制御信号BCCa(CPCa)、
BCCa(CPCc)、SLC2およびSLC3は、ロ
ウアドレス信号ビットRA0が上のメモリセルを指定す
るか、下のメモリセルを指定するかに従って選択的に活
性状態へ駆動される。したがって、この図16に示す構
成に従うことにより、図10に示す制御信号発生態様を
実現することができ、応じて図12に示す選択ワード線
と読出ビット線と参照ビット線とデータ保持ビット線と
の対応関係を実現することができる。残りのワード線W
LBおよびWLCについても同様の回路構成が用いられ
る。各制御信号について最終的に制御信号ごとに、OR
をとることにより、最終的な制御信号(セルプレート電
圧制御回路、ビット線電圧制御回路およびセンスアンプ
選択制御回路へ与えられる制御信号)を生成することが
できる。なお、剰余回路20aは、通常の割算回路を用
いて実現される。

【0097】[制御回路の構成2]図17は、図6に示
す制御回路20の第2の構成を概略的に示す図である。
図17において、制御回路20は、ロウアドレス信号ビ
ットRA1〜RAnを受けるROMテーブル20eと、
ROMテーブル20eの出力信号をデコードして、ワー
ド線群特定信号φA、φBおよびφCのいずれかを活性
化するデコーダ20fを含む。このデコーダ20fから
の出力信号が図15に示すセルプレート電圧設定回路2
0b、ビット線電圧設定回路20cおよびセンスアンプ
接続設定回路20dへ与えられる。ROMテーブル20
eには、ロウアドレス信号ビットRA1〜RAnに対
し、指定されたワード線が、ワード線WLA、WLBお
よびWLCのいずれかであることを示すデータが、テー
ブル形態で格納される。たとえば、ワード線が1024
本ある場合、このROMテーブル20eは、ロウアドレ
ス信号ビットRA1〜RAnが10ビットであり、10
24・2ワード構成を有し、各アドレスに、対応のワー
ド線群を特定する情報を格納する。ROMテーブル20
eからの2ビットのワード線群特定情報がデコーダ20
fによりデコードされて、ワード線群特定信号φA、φ
BおよびφCのいずれかが活性化される。ROMテーブ
ル20eは、記憶容量が2・1024ビットであり、そ
の占有面積は十分小さくすることができ、図15に示す
剰余回路20aを用いる場合よりも、より回路占有面積
を低減することができる。また、テーブル形態で各ロウ
アドレス信号とワード線との対応関係が格納されてお
り、高速で選択ワード線が、ワード線WLA、WLBお
よびWLCのいずれであるかを特定することができる。

【0098】なお、このROMテーブルを用いる場合、
ROMテーブルに、図10に示すテーブルを格納しても
よい。この場合、ROMテーブルに対し、ロウアドレス
信号ビットRA0〜RAnが与えられ、各ワードが、各
制御信号の状態を示すビットを含む。したがって、ロウ
アドレス信号ビットRA0〜RAnにより、ROMテー
ブルから、活性状態となる制御信号各々を特定する他ビ
ットワードが出力される。

【0099】[制御回路の構成3]図18は、図6に示
す制御回路の第3の構成を概略的に示す図である。図1
8において、ワード線WLA0、WLB0、WLC0、
およびWLA1が配置される。ワード線WLA0および
WLA1は、ワード線WLAと同じメモリセル接続態様
を有し、ワード線WLB0およびWLC0は、それぞれ
ワード線WLBおよびWLCと同じメモリセル接続態様
を有する。これらのワード線WLA0〜WLA1それぞ
れに対し、図示しないロウアドレス信号ビットをデコー
ドするロウデコード回路RDA0、RDB0、RDC
0、およびRDA1と、ワード線活性化信号RXの活性
化時対応のロウデコード回路からの出力信号に従って対
応のワード線を駆動するワード線ドライバWDA0、W
DB0、WDC0およびWDA1が設けられる。ロウデ
コード回路RDA0〜RDA1が、AND型デコード回
路の構成を有し、対応のワード線が指定されたとき、H
レベルの信号を出力する。

【0100】制御回路20は、このワード線WLA、W
LBおよびWLCそれぞれに対応して設けられる信号線
35a、35bおよび35cと、プリチャージ指示信号
ZPRの活性化時(Lレベル)信号線35a、35bお
よび35cを電源電圧レベルにプリチャージするプリチ
ャージ回路34を含む。信号線35a、35b、および
35cは、グループA,BおよびCのワード線WLA、
WLBおよびWLCそれぞれに対応する。この制御回路
は、さらに、ロウデコード回路RDA0〜RDA1それ
ぞれの出力に設けられ、対応のロウデコード回路の出力
信号が選択状態のとき導通し、対応の信号線を接地電圧
レベルに放電するMOSトランジスタTA0、TB0、
TC0、およびTA1と、信号線35a〜35c上の信
号電位を反転して、ワード線群特定信号φA、φBおよ
びφCを出力するインバータ回路37a、37bおよび
37cを含む。

【0101】MOSトランジスタTA0〜TA1は、そ
れぞれ対応のワード線が含まれるワード線群に対応して
設けられた信号線を、選択時、接地電圧レベルに放電す
る。たとえば、ワード線WLA0が選択されるとき、ロ
ウデコード回路RDA0の出力信号がHレベルとなり、
MOSトランジスタTA0が導通し、信号線35aが接
地電圧レベルへ放電される。この信号線35a上の信号
電位が、インバータ37aにより反転され、ワード線群
特定信号φAがHレベルの活性状態となる。残りのトラ
ンジスタTB0、TC0およびTA1は対応のワード線
WLB0、WLC0、WLA1が非選択状態にあり、応
じてロウデコード回路RDB0、RCD0、およびRD
1の出力信号がLレベルであり、オフ状態を維持する。
したがって、選択ワード線がワード線WLA、WLBお
よびWLCのいずれに対応するかを容易に検出すること
ができる。また、単に、ワード線駆動のためのロウデコ
ード回路の出力信号に従って、選択ワード線のグループ
(ワード線WLA、WLBおよびWLC)を検出してお
り、回路占有面積を増加させることなく、高速で、選択
ワード線のグループを特定することができる。なお、プ
リチャージ回路34は、プリチャージ指示信号ZPRに
従って、スタンバイサイクル時、信号線35a、35b
および35cを電源電圧Vccレベルにプリチャージ
し、アクセスサイクル時においては、プリチャージ回路
34は、非活性状態となり、信号線35a〜35cへの
プリチャージ動作を停止する。

【0102】ワード線ドライバWDA0〜WDA1は、
このワード線群特定信号φA、φBおよびφCの状態が
確定し、各ビット線およびセルプレート線の電圧レベル
の設定およびセンスアンプとビット線との接続が完了
後、ワード線活性化信号RXに従って選択ワード線を選
択状態へ駆動する。したがって、図13に示す信号波形
図において、ワード線活性化信号RXが時刻t1におい
て活性状態へ駆動される。図13の時刻t0から時刻t
1の間において、ロウデコード回路RDA0〜RDA1
がデコード動作を行なって、ワード線群特定信号φA〜
φCのいずれかを選択状態へ駆動し、ビット線電圧およ
びセルプレート電圧の設定およびセンスアンプとビット
線の接続を行なう。

【0103】この図18に示す構成を利用することによ
り、複雑な回路構成を利用することなく高速で、選択ワ
ード線のグループを特定することができ、応じて、ワー
ド線活性化タイミングを速くすることができる(除算な
どを行なう場合に比べて、より高速でワード線群特定信
号を活性化することができ、またワード線選択のための
デコード動作と並行してワード線群特定信号を生成する
ことができるため)。

【0104】以上のように、この発明の実施の形態1に
従えば、行方向および列方向それぞれにおいて、3本の
ワード線および3本のビット線当り2つのメモリセルが
周期的に配置されるようにメモリセルを配置しているた
め、6・F2 のメモリセル占有面積を実現することがで
き、高密度高集積化された半導体記憶装置を実現するこ
とができる。また、選択ワード線に従って、データ保持
ビット線を検出し、このデータ保持ビット線の電圧およ
び対応のセルプレート電圧をメモリセルデータ保持電圧
レベルに駆動しているため、非選択メモリセルのデータ
が保持され、その記憶データが破壊されるのを防止する
ことができる。これにより「折返しビット線構成」を実
現し、かつ3本のビット線当り1つのセンスアンプを配
置することが可能となり、センスアンプピッチ条件を緩
和することができる。

【0105】[実施の形態2]図19は、この発明の実
施の形態2に従う半導体記憶装置のアレイ部の構成を概
略的に示す図である。図19においては、隣接する2本
のビット線に対して同じ配置でメモリセルが接続され
る。また、ビット線BLU0aおよびBLL0aが対を
なして配置され、同じ位置にビット線コンタクトBCT
が形成される。同様に、ビット線BLU0bおよびBL
Lbが対をなして配設され、ビット線BLU0cおよび
BLL0cが対をなして配置され、またビット線BLU
1aおよびBLL1aが対をなして配置される。ビット
線BLU0a−BLU1aとビット線BLL0a−BL
L1aは交互に配置される。これらの対をなすビット線
においては、同じ位置にビット線コンタクトBCTが設
けられる。したがって、行方向において、活性領域AF
Rは、列方向にワード線1ピッチずつずらせて行方向に
周期的に配置される。対を成すビット線に対し共通にセ
ルプレート線が配置される。ビット線対BLU0aおよ
びBLLaに接続されるメモリセルに対し、セルプレー
ト線CPL0aが配置され、ビット線BLU0bおよび
BLL0bに接続されるメモリセルに対し、セルプレー
ト線CPL0bが配置され、ビット線BLU0cおよび
BLL0cに接続されるメモリセルに対しセルプレート
線CPL0cが配置され、ビット線BLU1aおよびB
LL1aに接続されるメモリセルに対し、セルプレート
線CPL1aが配置される。ワード線WL0−WL5の
配置は実施の形態1と同じである。

【0106】この図19に示すアレイ配置においては、
セルプレート線CPL0a〜CPL1aのピッチは、2
本のビット線のピッチに等しくなる。したがって、各ビ
ット線に対してセルプレート線を個々に設ける場合に比
べて、セルプレート線のピッチ条件が緩和され、余裕を
もってセルプレート線を配置することができる。各ビッ
ト線ごとにセルプレート線を設ける場合、セルプレート
線の幅が狭くなり、パターニング時におけるマスク位置
合せに対する許容度が小さい。しかしながら、ビット線
2本ごとにセルプレート線を配置することにより、セル
プレート線の線幅を十分大きくとることができ、その配
線抵抗を十分小さくすることができ、高速で、セルプレ
ート電圧を変化させることができるとともに、マスク位
置ずれに対する許容度も大きくすることができ、セルプ
レート線のパターニングが容易となる。

【0107】図20は、図19に示すメモリセル配置の
基本配列の電気等価回路を示す図である。図20におい
ては、ワード線WLA、WLBおよびWLCと、ビット
線BLUa、BLLa、BLUb、BLLb、BLUc
およびBLLcと、セルプレート線CPLa、CPLb
およびCPLcを代表的に示す。ビット線BLUaおよ
びBLLaにおいては同じ位置にメモリセルMCが配置
され、ビット線コンタクトBCTを介して対応のビット
線に接続される。セルプレート線CPL(CPLa〜C
PLc)は、それぞれ2列に同じ配置で配列されるメモ
リセルのキャパシタのセルプレートノードCPに共通に
接続される。

【0108】図20に示されるように、行方向において
は、6本のビット線を周期としてメモリセルが配置され
る。列方向においては、3本のワード線を周期としてメ
モリセルが配置される。ビット線BLUa、BLUbお
よびBLUcに対し1つのセンスアンプが設けられ、ビ
ット線BLLa、BLLbおよびBLLcに対し1つの
センスアンプが設けられる。したがって、これらのセン
スアンプを対向して配置することにより、センスアンプ
のピッチ条件を、6本のビット線のピッチに等しくする
ことができ、センスアンプのピッチ条件を大幅に緩和す
ることができ、センスアンプのレイアウトが容易とな
る。

【0109】図21は、この発明の実施の形態2に従う
半導体記憶装置の全体の構成を概略的に示す図である。
図21において、メモリセルアレイ10においては、ビ
ット線BLUおよびBLLが対をなして配置される。こ
れらのビット線BLUおよびBLLには、同じ配置でメ
モリセルが接続される。メモリセルアレイ10の一方側
に、対をなすビット線の一方のビット線(第1のビット
線)BLUに対し、ビット線電圧制御回路14u、セル
プレート線電圧制御回路12u、センスアンプ接続制御
回路16uおよびセンスアンプ回路18uが設けられ
る。メモリセルアレイ10の他方側に、対をなすビット
線の他方のビット線(第2のビット線)BLLに対し、
ビット線電圧制御回路14l、セルプレート線電圧12
l、センスアンプ接続制御回路16aおよびセンスアン
プ回路18lが設けられる。これらのビット線電圧制御
回路14u、14l、セルプレート線電圧制御回路12
uおよび12l、センスアンプ接続制御回路16lおよ
び16uならびにセンスアンプ回路18uおよび18l
は、先の図8および図9に示す構成と同じ構成を備え
る。

【0110】ビット線電圧制御回路14u、14l、セ
ルプレート線電圧制御回路12uおよび12lならびに
センスアンプ接続制御回路16uおよび16lは、ゲー
ト(MOSトランジスタ)を、2本のビット線に対して
1つ設けるだけでよく、各ゲートのピッチ条件を緩和す
ることができる。センスアンプ回路18uおよび18l
は、3本のビット線BLUa、BLUb、およびBLU
cまたはBLLa、BLLbおよびBLLcに対し1つ
のセンスアンプが設けられる。したがって、センスアン
プ回路18uおよび18lにおいて、6本のビット線に
対し1つのセンスアンプが設けられるだけであり、セン
スアンプのレイアウトが容易となる(ピッチ条件が緩和
されるため)。これらの制御回路14u、14l、12
u、12l、16uおよび16lに対し制御回路20か
らの制御信号が与えられる。この制御回路20の構成
は、先の実施の形態1の構成と同じであり、メモリセル
アレイ10の両側に設けられた制御回路に対し、同じ態
様で、制御信号を与える。1つのワード線が選択された
場合、ビット線BLUおよびBLLそれぞれにおいて、
読出ビット線、参照ビット線、およびデータ保持ビット
線が、同じ態様で決定されるためである。

【0111】なお、図21に示す構成において、セルプ
レート線電圧制御回路12uおよび12lは、同じセル
プレート線の電圧を両側から制御するように構成され
る。この場合、幅が広くされたセルプレート線の電圧を
高速で所望の電圧レベルVintactに設定すること
ができる。これに代えて、セルプレート線電圧制御回路
12aおよび12lは、センスアンプと同様、各ビット
線の組ごとにメモリアレイの両側に交互にMOSトラン
ジスタが配置されてもよい。

【0112】以上のように、この発明の実施の形態2に
従えば、第1のビット線と同じメモリセル接続態様を有
する第2のビット線を交互に配置し、第1のビット線群
および第2のビット線群をそれぞれメモリセルアレイの
両側に設けられた制御回路およびセンスアンプに接続す
るように構成しているため、対をなす第1および第2の
ビット線でセルプレート線を共有することができ、セル
プレート線のレイアウト条件が緩和される。また、セン
スアンプのピッチも、6本のビット線のピッチに設定す
ることができ、センスアンプのピッチ条件が緩和され
る。

【0113】[実施の形態3]図22は、この発明の実
施の形態3に従う半導体記憶装置の要部の構成を概略的
に示す図である。図22においては、1本のセルプレー
ト線CPLに対する部分の構成を示す。この図22に示
す構成においては、図8に示す構成と同様に、セルプレ
ート線電圧制御回路は、セルプレート電圧制御信号CP
Cに従ってセルプレート線CPLをメモリセルデータ保
持電圧伝達線22に接続するnチャネルMOSトランジ
スタで構成されるトランスファゲートTxと、セルプレ
ート電圧制御信号CPCの反転信号ZCPCに応答して
セルプレート線CPCを中間電圧伝達線23に接続する
nチャネルMOSトランジスタで構成されるトランスフ
ァゲートTyを含む。制御回路からは、セルプレート電
圧制御信号CPCのみが出力され、セルプレート電圧制
御回路において補のセルプレート電圧制御信号ZCPC
が生成される。

【0114】この図22に示す構成において、メモリセ
ル選択動作が始まると、選択ワード線に応じて、セルプ
レート電圧制御信号CPCの電圧レベルがHレベルまた
はLレベルに設定される。このセルプレート線CPLに
対応するビット線が参照ビット線または読出ビット線の
場合、セルプレート電圧制御信号CPCは、Lレベルで
ある。このときには、セルプレート電圧制御信号ZCP
CがHレベルであり、セルプレート線CPLが中間電圧
伝達線23にトランスファゲートTyを介して接続され
る。したがって、図8に示す構成と同様に、確実に、こ
のセルプレート線CPLは、スタンバイサイクル時およ
びアクティブサイクル時において中間電圧Vcca/2
の電圧レベルに保持される。セルプレート線CPLに対
応するビット線が、メモリセルデータ保持ビット線の場
合、セルプレート電圧制御信号CPCがHレベルとな
る。この場合には、セルプレート線CPLが、メモリセ
ルデータ保持電圧伝達線22に接続される。

【0115】このセルプレート線CPLを、相補セルプ
レート電圧制御信号CPCおよび/CPCを用いる場合
と同様に、中間電圧伝達線23およびメモリセルデータ
保持電圧伝達線22に択一的に接続することにより、デ
ータ保持ビット線に対応するセルプレート線の電圧変化
時において、容量結合により参照ビット線または読出ビ
ット線に対応するセルプレート電圧が変動するのを防止
することができ、非選択メモリセルにおいて、オフ状態
のアクセストランジスタがオン状態となるのを防止する
ことができ、データ保持特性が改善される。特に、セル
プレート線の電圧低下時に非選択メモリセル(非選択の
セル)のストレージノードから電荷が容量結合により流
出した場合、Hレベルデータが破壊される可能性がある
(ディスターブリフレッシュ特性が悪くなる)。セルプ
レート線電圧を一定電圧レベルに固定しておくことによ
り、このようなディスターブリフレッシュ特性の劣化を
抑制することができる。相補制御信号を長い距離にわた
って伝達する必要がなく、消費電流が低減できる。

【0116】なお、参照ビット線は、読出ビット線に同
相ノイズが乗ったときにセンスアンプによるノイズのキ
ャンセルという特徴を生かすため、アクティブサイクル
時においては、フローティング状態に設定される。

【0117】以上のように、この発明の実施の形態3に
従えば、セルプレート線を、インバータを用いて補のセ
ルプレート電圧制御信号を生成して、常時一定の電圧レ
ベルに固定しているため、容量結合またはノイズなどの
影響により、非選択メモリセルの記憶ノードの電位変化
を生じるのを防止することができ、データ保持特性を改
善することができる。また、データ読出時において、セ
ルプレート線の容量結合により選択メモリセル(読出メ
モリセル)のストレージノードの電圧レベルが上昇した
場合、Lレベルデータが読出されるときにはその電圧レ
ベルの上昇により、ビット線の電圧変化が小さくなり、
センスマージンが低下することが考えられるが、セルプ
レート線電圧を固定することにより、このような容量結
合により選択メモリセルの記憶データの電圧レベルの変
化を抑制することができ、正確なメモリセルデータの読
出を行なうことができる。もちろん、これらの利点は、
相補制御信号を用いても得られる。

【0118】[実施の形態4]図23は、この発明の実
施の形態4に従う半導体記憶装置のメモリセルの構成を
概略的に示す図である。図23において、NAND型メ
モリセルNMCは、4個の直列に接続されるメモリセル
MC0〜MC3を含む。メモリセルMC0〜MC3各々
は、1つのトランジスタと1つのキャパシタを有する1
トランジスタ/1キャパシタ型セルである。メモリセル
MC0〜MC3は、それぞれ、ワード線WL0〜WL3
上の信号電位に応答して導通するアクセストランジスタ
を含む。これらの4つのメモリセルMC0〜MC3が直
列に接続されたNAND型セルNMCが、ビット線コン
タクトBCTを介してビット線BLに接続される。ビッ
ト線BLに接続される1列のメモリセルに共通にセルプ
レート線CPLが設けられてキャパシタのセルプレート
ノードにセルプレート電圧を与える。4つのメモリセル
を直列に接続して、1つのビット線コンタクトBCTを
介してビット線BLに接続することにより、ビット線コ
ンタクトの数を低減することができ、応じて高密度でメ
モリセルを配置することができる。本実施の形態4にお
いては、このNAND型セルNMCを用いて高密度高集
積化されたアレイ配置を実現する。

【0119】図24は、この発明の実施の形態4に従う
半導体記憶装置のメモリセルの配置を概略的に示す図で
ある。図24において、1つの活性領域AFRにおい
て、ビット線コンタクトBCTに関して対向して、2つ
のNAND型セルが配置される。1つのNAND型セル
は、4個の直列接続された1トランジスタ/1キャパシ
タ型メモリセルを含む。基本的配置としては、4本のビ
ット線を周期として、ビット線コンタクトを1メモリセ
ル分列方向にずらせて周期的に配置する。この図24に
示す構成においては、隣接する2本のビット線が、同じ
位置にビット線コンタクトを有する。これは、対をなす
ビット線においてセルプレート線が共有されるためであ
る(実施の形態2と同様)。列方向に隣接するNAND
型セル間に1本のワード線が配置される。したがって、
列方向においては9本のワード線を周期として、ビット
線コンタクトBCTが配置される。ビット線ピッチを2
・F、ワード線ピッチを2・Fとすると、2・F・2・
F・9/8=4.5F2 より、メモリセル1ビットの占
有面積は、4.5F2 となり、1ビットのメモリセル当
りの占有面積を大幅に低減することができる。

【0120】なお、図24において、ビット線BLU0
aおよびBLL0a、BLU0b、BLL0b、BLU
0c、BLL0c、BLU0d、BLL0d、BLU1
aおよびBLL1aが示されるが、ビット線BLU0a
〜BLU0dに対して、メモリセルアレイの一方側のセ
ンスアンプによりセンス動作が行なわれ、ビット線BL
L0a〜BLL0dに対して、メモリセルアレイの他方
側に設けられたセンスアンプによりセンス動作が行なわ
れる。したがって、基本構成としては、ビット線は4つ
のグループA、B、CおよびDに分割される。4つのビ
ット線に対し1つのセンスアンプが設けられる。

【0121】図25は、1組のビット線(4本のビット
線)BLA0〜BLD0に対するメモリセルMCの配置
を概略的に示す図である。ビット線BLA0〜BLD0
を1つの組として、行方向に同じメモリセル配置が繰返
される。2つのNAND型セルをメモリセル単位とし
て、列方向にメモリセル単位が繰返し配置される。ビッ
ト線コンタクトBCTは、列方向に、3本のビット線お
きに(4本のビット線の周期)同じ位置に配置される。
列方向において、9本のワード線ごとに、ビット線コン
タクトBCTが形成される。したがって、空き領域(ワ
ード線とビット線の交差部にメモリセルが存在しない領
域)が、列方向において8本のワード線おきに(9本の
ワード線周期で)形成される。また、メモリセルの空き
領域は、1つのビット線の組において、列方向において
2本のワード線を周期として各列に形成される。したが
って、ワード線WLc、WLd、WLfおよびWLhに
おいては、空き領域は存在しない。

【0122】図26は、1つのNAND型セルのデータ
読出動作を示す波形図である。1つのNAND型セルが
選択されたとき、4ビットのメモリセルのデータがシリ
アルに読出され、次いでシリアルにリストアされる。図
26においては、図23に示すNANDセルのデータ読
出動作を示す。まず、ビット線コンタクトに最も近いワ
ード線から順次活性化される。したがって、図26にお
いて、ワード線WL0、WL1、WL2およびWL3が
順次選択状態へ駆動される。ワード線が選択されると対
応のメモリセルのデータがビット線上に順次読出され
る。各メモリセルデータを読出すごとに、センスアンプ
でセンス動作を行ない、次いで図示しないレジスタにデ
ータがラッチされる。このレジスタは4ビットレジスタ
であり、順次読出されるデータが順に格納される。

【0123】レジスタへの1つのメモリセルのデータ格
納後ビット線は、再び元の状態にプリチャージされる。
ビット線がプリチャージ状態に復帰した後に、次のワー
ド線の選択が行なわれ、センス動作が行なわれて、増幅
されたデータのレジスタへの格納が行なわれる。これ
が、順次繰返される。ワード線WL3が選択状態へ駆動
されたとき、ワード線WL3に接続されるメモリセルM
C3のデータがビット線BL上に読出される。このと
き、そのワード線WL0〜WL2にそれぞれ接続するメ
モリセルのデータはデータ読出後プリチャージ電圧レベ
ルに復帰している(中間電圧レベルにプリチャージされ
ている)ため、各メモリセルのデータは破壊的に読出さ
れる。

【0124】4ビットのメモリセルのデータを読出した
後、次いでレジスタに格納されたデータが順次メモリセ
ルへ再書込される。ワード線WL3に接続されるメモリ
セルMC3へのデータ再書込後、ワード線WL3が非選
択状態へ駆動される。この状態において再びまたビット
線BLが中間電圧レベルにプリチャージされる。したが
って、メモリセルデータの再書込時においては、再書込
ごとに活性状態の選択ワード線に接続されるメモリセル
のストレージノードの電圧レベルは、中間電圧レベルに
プリチャージされて、このプリチャージ電圧レベルにプ
リチャージされた記憶ノードへのデータの再書込が行な
われる。ワード線WL2が選択状態のときに、メモリセ
ルMC0およびMC1を介してメモリセルMC2へのデ
ータ再書込が行なわれる。この後、ワード線WL2が非
選択状態へ駆動され、メモリセルMC2のキャパシタと
ビット線BLが切り離される。以降、同様にして、ワー
ド線WL1およびWL0に接続されるメモリセルMC1
およびMC0へのデータの再書込が行なわれる。

【0125】データの検知・増幅をする場合、「折返し
ビット線配置」で、センスアンプによるセンス動作を行
なう。このため、選択ワード線のグループに応じて、セ
ルプレート線の電圧およびビット線の電圧を制御して、
メモリセルデータ保持ビット線、参照ビット線および読
出ビット線を形成し、参照ビット線と読出ビット線とに
より、データの増幅動作を行なう。

【0126】図25に示すように、基本配列(1つのセ
ンスアンプに対するセル配置)において、ビット線コン
タクトBCTは、行方向に関して、列方向に2本のワー
ド線ずつずれて配置される。したがって、4本のワード
線を選択する場合、ビット線コンタクトBCTと選択ワ
ード線との位置関係として、以下の3つの場合が存在す
る。

【0127】図27(A)に示すように、選択ワード線
WLsが、1つのNAND型セルNMCの4ビットのメ
モリセルをすべて選択する場合、これらの4ビットのメ
モリセルデータが、順次ビット線コンタクトBCTを介
してビット線BLに接続される。したがって、この場合
においては、ビット線BLが読出ビット線として用いら
れ、4ビットのデータの読出が行なわれる。対応のセル
プレート線CPLの電圧は、中間電圧Vcca/2のレ
ベルに保持される(またはフローティング状態に保持さ
れる)。

【0128】図27(B)に示すように、4本の選択ワ
ード線とビット線コンタクトBCTの間に、非選択のメ
モリセルが少なくとも1ビット存在する場合、NAND
型メモリセルNMCのデータはビット線コンタクトBC
Tを介してビット線BLには伝達されない。この場合に
は、選択ワード線WLsにより、ストレージノードSN
の記憶データが破壊されるのを防止するため、セルプレ
ート線CPLの電圧レベルを保持電圧Vintactへ
上昇させる。NAND型セルNMCに含まれるメモリセ
ルのストレージノードSNの電圧レベルは、Vinta
ct+Vcca/2またはVintact−Vcca/
2となり、選択ワード線WLsの電圧レベルよりも高く
なり、アクセストランジスタは、すべてオフ状態を維持
する。これにより、アクセストランジスタを介しての短
絡によるNAND型メモリセルNMCの各メモリセルの
記憶データの破壊が防止される。この図27(B)に示
す状態においては、ビット線BLには、データの読出は
行なわれない。したがって、この場合、ビット線BLを
参照ビット線として利用する。

【0129】図27(C)に示すように、4本の選択ワ
ード線WLsの間にビット線コンタクトBCTが存在す
る場合、2つのNAND型セルのデータが読出される可
能性がある。この場合、ビット線BLおよびセルプレー
ト線CPLの電圧レベルをともに、中間電圧Vcca/
2から、メモリセルデータ保持電圧Vintactの電
圧レベルに上昇させる。2つのNAND型セルNMCに
含まれるアクセストランジスタをすべてオフ状態に保持
し、記憶データの破壊を防止する。この場合において
は、ビット線BLは、データ保持ビット線であり、セン
スアンプには接続されない。

【0130】したがって、選択ワード線の位置に応じ
て、図27(A)に示されるビット線BLを読出ビット
線とし、図27(B)に示すビット線BLを、参照ビッ
ト線として、センス動作を行なう。

【0131】次に、メモリセルアレイ内における選択ワ
ード線と、各制御信号の対応関係について説明する。

【0132】図28は、メモリセルアレイの構成を概略
的に示す図である。図28においては、隣接する2つの
ビット線BLUおよびBLLが対をなして配置され、同
じ位置にビット線コンタクトを有する。ビット線BLL
A〜BLLDは、メモリセルアレイ50の一方側のセン
スアンプによりセンス動作が行なわれ、ビット線BLU
A〜BLUDは、このメモリセルアレイ50の他方側に
設けられたセンスアンプにより、センス動作が行なわれ
る。対をなすビット線BLU(BLUa〜BLUd)お
よびBLL(BLLa〜BLLd)は、セルプレート線
CPL(CPLa〜CPLd)を共有する。ビット線コ
ンタクトBCTは、行方向に関して、列方向に2本のワ
ード線ピッチずらせて配置される。同時に選択される4
本のワード線とビット線コンタクトの位置関係として、
図28に示す基本配列において、8個のNAND型セル
A1〜D1およびA2〜D2を選択する状態が存在す
る。この8つのNAND型セルの読出態様が、選択ワー
ド線の位置に応じて、列方向において繰返される。

【0133】図29は、このメモリセルアレイ50に含
まれるセルプレート線CPLA〜CPLDとビット線B
LLA〜BLLD,BLUA〜BLUDの電圧を制御す
る回路の構成を示す図である。図29においては、ビッ
ト線BLLA〜BLLDに対して設けられるビット線電
圧制御回路54およびセンスアンプ接続制御回路56を
示す。ビット線BLUA〜BLUDに対しても、ビット
線電圧制御回路およびセンスアンプ接続制御回路が設け
られる。4本のビット線BLLA〜BLLDに対して、
1つのセンスアンプSAが設けられる。実施形態2と同
様、図示しないが、センスアンプは、またビット線BL
UA〜BLUDに対しても1つ設けられる。セルプレー
ト線電圧制御回路52は、セルプレート線CPLA〜C
PLDそれぞれに対応して設けられ、セルプレート電圧
制御信号CPCA〜CPCDに応答して選択的に導通す
るトランスミッションゲートAX〜DXを含む。これら
のトランスファゲートAX〜DXは、導通時対応のセル
プレート線CPLA〜CPLDをメモリセルデータ保持
電圧伝達線53に接続する。

【0134】ビット線電圧制御回路54は、ビット線B
LLA〜BLLDそれぞれに対応して設けられ、ビット
線電圧制御信号BCCA〜BCCDに応答して選択的に
メモリセルデータ保持電圧Vintactを伝達するト
ランスファゲートGA〜GDを含む。このメモリセルデ
ータ保持電圧Vintactは、メモリセルデータ保持
電圧伝達線55上に伝達され、トランスファゲートGA
〜GGは導通時、対応のビット線BLLA〜BLLDと
メモリセルデータ保持電圧伝達線55とを接続する。

【0135】センスアンプ接続制御回路56は、ビット
線BLLA〜BLLDそれぞれに対応して設けられ、接
続制御信号SLA〜SLDに応答して選択的に導通し、
対応のビット線をセンスアンプSAに接続するトランス
ファゲートCA〜CDを含む。トランスファゲートCA
およびCCは、導通時ビット線BLLAおよびBLLC
を、センスアンプSAの一方センスノードに接続し、ト
ランスファゲートゲートCBおよびCDは導通時、ビッ
ト線BLLBおよびBLLDをセンスアンプSAの他方
センスノードに接続する。

【0136】図30は、図28および図29に示す構成
において、NAND型セルA1〜D1およびA2〜D2
を読出す際の選択ワード線と各制御信号の対応関係を一
覧にして示す図である。ワード線WLは、4本を組とし
て順次選択される。この場合、先頭ワード線がビット線
コンタクトの左右いずれの側にあるかに従って、ワード
線の選択シーケンスが異なる。たとえば、図28におい
て、NAND型セルA1を読出すとき、先頭ワード線と
して、ワード線WL3が指定され、ワード線WL3、W
L2、WL1およびWL0がこの順序で選択状態へ駆動
されてメモリセルのデータの読出が行なわれる。リスト
ア時には逆に、ワード線WA0、WL1、WL2および
WL3が順次非活性状態へ駆動される。NAND型セル
A1の読出時においては、読出ビット線が、ビット線B
LLAおよびBLUAであり、参照ビット線は、ビット
線BLLBおよびBLUBである。ビット線BLLC、
BLUC、BLLDおよびBLUDは、メモリセルデー
タ保持ビット線であり、制御信号BCCCおよびBCC
Dが活性状態となり、図29に示すゲートGCおよびG
Dがオン状態となり、これらのビット線BLLCおよび
BLLDおよび図示しないビット線BLUCおよびBL
UDに、メモリセルデータ保持電圧Vintactが伝
達される。セルプレート線は、読出ビット線に対するセ
ルプレート線を除くセルプレート線電圧をすべてメモリ
セルデータ保持電圧Vintactに設定する必要があ
り、制御信号CPCA、CPCC、およびCPCDをす
べてHレベルとし、ゲートBX、CXおよびDXをオン
状態へ駆動する。

【0137】センスアンプ選択接続制御回路56におい
ては、ビット線BLLAおよびBLLBをセンスアンプ
SAに接続するため、接続制御信号SLAおよびSLB
がHレベルの活性状態とされ、トランスファゲートCA
およびCBがオン状態へ駆動される。ビット線コンタク
トの左側のワード線が選択されたとき、データ読出時、
番号の大きい方へ向かってワード線が順次選択される。
たとえば、先頭ワード線として、ワード線WL6が選択
された場合、ワード線WL6、WL7、WL8およびW
L9の順にワード線が選択状態へ駆動される。ワード線
WL6が先頭ワード線として選択されるとき、図28に
示すように、NAND型セルA2が選択される。この状
態においては、読出ビット線は、ビット線BLUBおよ
びBLLBであり、セルプレート線CPLBの電圧レベ
ルは、図示しないプリチャージ用MOSトランジスタに
より、中間電圧Vcca/2のレベルに保持される。残
りのセルプレート線CPLA、CPLCおよびCPLD
は、メモリセルデータ保持電圧Vintactの電圧レ
ベルに駆動される。ワード線WL6〜WL9が選択され
るとき、NAND型セルC1、B2およびD1のデータ
の読出が行なわれる。これを禁止するため、ビット線B
LUC、BLLC、BLLDおよびBLUDは、メモリ
セルデータ保持電圧Vintactのレベルに駆動され
る。ビット線BLUAおよびBLLAには、メモリセル
データが読出されないため、このビット線BLUAおよ
びBLLAが、参照ビット線として用いられる。したが
って、制御信号BCCC、BCCB、CPCA、CPC
CおよびCPCDがHレベルとなり、また制御信号SL
AおよびSLBがHレベルとなる。図29に示すセンス
アンプSAに対し、ビット線BLLAおよびBLLBが
接続される。

【0138】以下同様にして、ワード線WL5が先頭ア
ドレスのときには、NAND型セルB1のデータの読出
が行なわれ、ワード線WL7が先頭ワード線の場合に、
NAND型セルC1が読出され、先頭ワード線が、ワー
ド線WL9のときには、NAND型セルD1のデータが
読出される。これらの場合には、ワード線WLは、番号
の小さい方に向かって順次選択状態へ駆動される。一
方、先頭ワード線が、ワード線WL4、WL6、WL8
およびWL10のときには、それぞれ、NAND型セル
D2、A2、B2、およびC2が読出される。これらの
ときには、ワード線は番号の大きい方に向かって順次選
択状態へ駆動される。

【0139】1つの基本配列(ビット線4本の組)にお
いては、ビット線コンタクトBCTは、列方向に2本の
ワード線ずれて配置される。列方向に隣接する2つのN
AND型セルの間に配置されるワード線には、メモリセ
ルは接続されない。したがって、列方向において、ビッ
ト線コンタクトは、9本のワード線ごとに形成される。
この性質を利用することにより、選択ワード線に応じ
て、各制御信号CPCA〜CPCD、BCCA〜BCC
DおよびSLA〜SLDを選択的に活性状態へ駆動す
る。

【0140】図31は、各ビット線のビット線コンタク
トBCTと、このビット線コンタクトBCT両側のワー
ド線WLの対応関係を概略的に示す図である。図31に
おいては、ビット線BLLA、およびBLUAを、グル
ープAで示し、ビット線BLUB、BLLBを、グルー
プBで示し、ビット線BLUCおよびBLLCを、グル
ープCで示し、ビット線BLUDおよびBLLDを、グ
ループDで示す。

【0141】グループAにおいては、ビット線コンタク
トBCTが、ワード線WL3およびWL4の間、WL1
2およびWL13の間、およびWL21およびWL22
の間に形成される。グループBにおいては、ビット線コ
ンタクトBCTは、ワード線WL5およびWL6の間、
ワード線WL14および、WL15の間、ならびにワー
ド線WL23およびWL24の間に配置される。

【0142】グループCにおいては、ビット線コンタク
トBCTは、ワード線WL7およびWL8の間、ワード
線WL16およびWL17の間、ならびにワード線WL
25およびWL26の間に形成される。

【0143】グループDにおいては、ビット線コンタク
トは、図28に示すように、ワード線WL0およびWL
1の間、ワード線WL9およびWL10の間、ワード線
WL18およびWL19の間、ならびにワード線WL2
7およびWL28の間に形成される。このグループA〜
Dそれぞれにおいて、ビット線コンタクトBCTに隣接
する2つのワード線の一方が先頭ワード線として指定さ
れたときに、該ビット線コンタクトが接続するビット線
を読出ビット線としてデータの読出が行なわれる。この
図31に示す構成から明らかなように、列方向において
は、ビット線コンタクトBCTは、9本のワード線ごと
に形成され、行方向において先頭ワード線は列方向にお
いて2本のワード線ずつずれて配置される。このビット
線コンタクトと選択ワード線との関係から、各制御信号
を発生するための一般的な選択ワード線と読出ビット線
が属するグループとの対応関係を求めることができる。

【0144】図32は、この発明の実施の形態4におけ
る、選択ワード線と読出ビット線と参照ビット線との関
係を示す図である。グループAに含まれるビット線を読
出ビット線とする場合には、選択ワード線は、ワード線
9n+3またはワード線9n+4である。ワード線9n
+3が選択されたとき、参照ビット線として、グループ
Bのビット線BLBが用いられる。ワード線9n+4が
先頭ワード線として指定されたときには、参照ビット線
として、グループDのビット線BLDが用いられる。ワ
ード線9n+5またはワード線WL9n+6が先頭ワー
ド線として選択された場合には、グループBのビット線
BLBにデータが読出される。参照ビット線は、ワード
線WL9n+5が先頭ワード線として指定されたときに
は、グループCのビット線BLCが用いられ、ワード線
WL9n+7が先頭ワード線として指定されたときに
は、グループAのビット線BLAが指定される。

【0145】グループCにおいては、ワード線WL9n
+7またはワード線WL9n+8が選択されたとき、グ
ループCのビット線BLCにデータが読出される。ワー
ド線WL9n+7が先頭ワード線のときには、ビット線
BLDが参照ビット線として用いられ、ワード線9n+
8が先頭ワード線として指定されたときには、グループ
Bのビット線BLBが参照ビット線として用いられる。
ワード線WL9nまたはワード線WL9n+1が先頭ワ
ード線として指定されたときには、グループDのビット
線BLDにデータの読出が行なわれる。ワード線WL9
nが先頭ワード線のときには、グループAのビット線B
LAが参照ビット線として用いられ、ワード線WL9n
+1が先頭ワード線のときには、グループCのビット線
BLCが参照ビット線として用いられる。

【0146】ワード線の分類は、9の剰余系で行なうこ
とができる。グループA、BおよびCにおいては、この
9の剰余系の余りが奇数(3、5、7)のときには、ワ
ード線選択シーケンスとして、番号の大きなワード線か
ら番号の小さなワード線に向かって順次選択状態へ駆動
される。グループDにおいては、選択ワード線が9の倍
数のときには、ワード線選択シーケンスとしては、番号
の大きなワード線から番号の小さいワード線へ順次ワー
ド線が選択される。グループA、BおよびCにおいて、
9の剰余系の余りが偶数の場合には、選択ワード線にお
いては、番号の小さなワード線から番号の大きなワード
線へと順次ワード線が選択される。グループDにおいて
は、ワード線WL9n+1が先頭ワード線として選択さ
れた場合には、番号の小さなワード線から番号の大きな
ワード線へとワード線が順次選択される。この図32に
示す関係を用いて、各制御信号を発生することができ
る。

【0147】図33は、この発明の実施の形態4の半導
体記憶装置の制御回路の構成を概略的に示す図である。
図33において、制御回路は、ロウアドレスRAを9で
除算する割算回路60と、割算回路60からの余りを示
すデータを受け、読出ビット線を特定するビット線判定
回路62と、ビット線判定回路62からのビット線特定
信号に従って、制御信号CPCA〜CPCD、BCCA
〜BCCDおよびSLA〜SLDを出力する制御信号発
生回路64を含む。

【0148】このビット線判定回路62は、割算回路6
0からの余りを示すデータに従って、ビット線グループ
を示す情報、および、各グループにおいて、ビット線コ
ンタクトを挟む2つのワード線のうちいずれのワード線
が選択されたかを示す情報を生成する。

【0149】制御信号発生回路64は、このビット線判
定回路62から与えられたビット線特定信号に従って図
32に示す読出ビット線および参照ビット線を決定し、
各制御信号を生成する。

【0150】ワード線選択回路は、ロウアドレス信号R
Aを初期値としてラッチするアップ/ダウンカウンタ6
6と、このアップ/ダウンカウンタ66からの内部アド
レス信号をデコードするロウデコーダ68と、ロウデコ
ーダ68の出力信号をラッチするラッチ回路70と、ラ
ッチ回路70の出力信号に従って指定されたワード線を
選択状態へ駆動するワード線ドライバ72を含む。

【0151】アップ/ダウンカウンタ66は、制御信号
発生回路64からの制御信号に従って、ワード線の選択
シーケンスが決定される。このアップ/ダウンカウンタ
66は、メモリサイクル開始時(内部ロウアドレススト
ローブ信号の活性化時)起動されて、ワード線選択毎に
カウント動作を行なう。ラッチ回路70は、4本のワー
ド線が順次選択されるとき、必要期間、選択ワード線を
選択状態に保持するために設けられる。このラッチ回路
70は、ロウデコーダ68に含まれる各デコード回路の
出力信号をラッチし、メモリサイクル完了時、初期状態
にリセットされる。

【0152】4本のワード線の順次選択は外部ロウアド
レスストローブ信号のトグルに従って行なわれてもよ
く、また、外部ロウアドレスストローブ信号の活性化
時、内部で4回所定の時間幅の内部ロウアドレス信号が
発生される構成が用いられてもよい。

【0153】この図33に示すように、ロウアドレス信
号を9の剰余系で分類することにより、読出ビット線を
特定することができ、この特定された読出ビット線情報
に従って各制御信号CPCA−CPC0、BCCA−B
CCD、およびSLA−SLDを出力することができ、
またアップ/ダウンカウンタ66におけるワード線選択
シーケンスをも設定することができる。

【0154】なお、図33に示す構成においては、9の
剰余系を用いている。しかしながら、先の実施の形態1
に示すように、ロウデコーダの出力信号を用いて先頭ワ
ード線を特定する構成が用いられてもよく(図18参
照)、またROMテーブルが用いられてもよい(図17
および図18参照)。また、この制御信号発生回路64
の内部構成は、図16に示す設定回路の構成と同様であ
り、ビット線特定情報に従って、8種類の制御信号発生
態様のうちの1つの制御信号発生態様が選択されればよ
い。また、図18に示す構成と同様ロウデコーダ出力に
従ってワード線を特定する場合、ロウデコーダを、8個
のグループに分割することにより、読出ビット線および
参照ビット線を容易に特定することができる。

【0155】図34は、4ビットデータをシリアルに読
出す際のセンスアンプ部の構成を概略的に示す図であ
る。センスアンプSAに対し、4ビットのレジスタRG
0〜RG3が設けられる。レジスタRG0〜RG3はそ
れぞれ、トランスファゲートQX0〜QX3を介してセ
ンスアンプSAに接続される。これらのトランスファゲ
ートQX0〜QX3には、4ビットのシフトレジスタS
FRからの制御信号φ0〜φ3がそれぞれ与えられる。
センスアンプ活性化信号(またはワード線活性化信号)
φSAの活性化に応答してシフトレジスタSFRがシフ
ト動作を行ないかつこのセンスアンプ活性化信号(また
はワード線活性化信号)φSAの活性化時のみ制御信号
φ0〜φ3のいずれかを活性状態へ駆動する。

【0156】このシフトレジスタSFRは、センスアン
プ活性化信号(またはワード線活性化信号)φSAの活
性化に従って所定のシーケンス(たとえばφ0→φ3)
で制御信号φ0〜φ3を順次活性状態へ駆動し、次いで
リストア時、データ読出時と逆の順序(たとえばφ3→
φ0)のシーケンスで制御信号φ0〜φ3を活性状態へ
駆動する。このような双方向のシフト動作を行なうシフ
トレジスタの構成は、単に、内部でのシフトクロックの
発生シーケンスを、データ読出時とデータリストア時と
で逆転させることにより容易に実現される。またこれに
代えて、2ビットのアップ/ダウンカウンタとデコーダ
回路を用いて、4つの制御信号を発生する構成が用いら
れてもよい。

【0157】レジスタRG0〜RG3は、通常のラッチ
機能を有する回路であればよい。レジスタRG0〜RG
3は、ラッチ能力を、センスアンプSAのラッチ能力よ
りも大きくし、センスアンプSAからのデータ格納時に
おいて、そのラッチ機能を停止させ、センスアンプ非活
性化に応答してラッチを行なう構成を利用することによ
り、容易に、センスアンプSAとレジスタRG0〜RG
3との間での双方向のデータ転送を行なうことができ
る。なお、全体の構成は、図21に示す構成と同様とな
る。

【0158】以上のように、この発明の実施の形態4に
従えば、NAND型セルを用いて、行方向に関して列方
向に2ワード線ずつビット線コンタクトをずらせて配置
しているため、4本のビット線を組として、読出ビット
線と参照ビット線とを、ビット線およびセルプレート線
電圧を調整することにより実現することができ、1ビッ
ト当りのメモリセル占有面積を大幅に低減することがで
き、高集積化されかつ高密度の半導体記憶装置を実現す
ることができる。

【0159】[実施の形態5]図35は、この発明の実
施の形態5に従う半導体記憶装置のメモリセルアレイ部
の構成を概略的に示す図である。図35に示す構成にお
いても、同じメモリセル配置を有するビット線が2本対
をなして配置される。これらの同じメモリセル配置を有
するビット線の対に対し共通にセルプレート線が設けら
れる(図35においては示さず)。この図35に示す構
成においては、NAND型セルNMCは、ビット線コン
タクトに関して対向配置される2つの直列接続された1
トランジスタ/1キャパシタ型メモリセルを含む。列方
向においては、ビット線コンタクトBCTが5本のワー
ド線を周期として形成される。8本のビット線BLUA
1、BLLA1、BLUB1、BLLB1、BLUC
1、BLLC1、BLUD1およびBLLD1の8本の
ビット線の組においては、行方向に関して、ビット線コ
ンタクトBCTは、2本のワード線ずらせて配置され
る。このビット線コンタクトBCTの1つの組内におけ
るビット線間の関係は、実施の形態4のビット線コンタ
クトの配置関係と同じである。

【0160】ビット線BLLA1、BLLB1、BLL
C1およびBLLD1に対しては、このメモリセルアレ
イの一方側に設けられるセンスアンプにより記憶データ
の増幅動作が行なわれる。ビット線BLUA1、BLU
B1、BLUC1、BLUD1に対しては、メモリセル
アレイの他方側に設けられたセンスアンプにより記憶デ
ータの検知増幅が行なわれる。このビット線とセンスア
ンプの配置関係は、実施の形態4と同じである。

【0161】この図35に示すメモリセルアレイ配置に
おいて、メモリセル最小単位MCUは、4個の1トラン
ジスタ/1キャパシタ型メモリセルを有し、列方向にお
いてワード線5本のピッチ面積を占有する。ビット線お
よびワード線のピッチをともに2Fとすると、4個のメ
モリセルが2・F・5・2・Fの面積を占有する。した
がって、1ビットのメモリセル当りの占有面積UMR
は、5・F2 となる。したがって、従来構成の折返し型
ビット線配置を有するメモリセルの場合に比べて、6
2.5%のメモリセル占有面積となり、また実施の形態
1の場合に比べて、83.3%のメモリセル占有面積と
なり、高集積化に適したメモリセル配置を実現すること
ができる。また、メモリセルの一方側においてビット線
8本のピッチに対しセンスアンプを1つ設けるだけでよ
く、センスアンプのレイアウトが容易となる。

【0162】図36は、図35に示すメモリセルアレイ
のセル配置の、電気的等価回路を示す図である。図36
においては、メモリセルアレイの一方側のセンスアンプ
に接続されるビット線の組、すなわち4本のビット線B
LA、BLB、BLC、およびBLDの組を代表的に示
す。ビット線BLA〜BLDそれぞれに対応して、セル
プレート線CPLA〜CPLDが配置される。セルプレ
ート線CPLA〜CPLDが、図35に示す構成におい
ては、同じメモリセル配置を有するビット線BLLおよ
びBLUにより共有される。

【0163】ビット線コンタクトBCTが、行方向に関
して、列方向に2本のワード線ずつずれて配置される。
ビット線BLAにおいては、ワード線WL1およびWL
2の間ならびにワード線WL6およびWL7の間にそれ
ぞれビット線コンタクトBCTが形成され、これらのビ
ット線コンタクトBCTに対し、互いに対向するよう
に、2ビットのメモリセルが接続される。ビット線BL
Bにおいては、ワード線WL3およびWL4の間ならび
にワード線WL8およびワード線WL9の間にビット線
コンタクトBCTがそれぞれ形成される。ビット線BL
Cにおいては、ワード線WL0〜WL1の間ならびにワ
ード線WL5およびWL6の間にビット線コンタクトB
CTが形成され、ビット線BLDにおいては、ワード線
WL2およびWL3の間ならびにワード線WL7および
WL8の間にビット線コンタクトBCTが形成される。
列方向においては、4本のワード線おきに5本のワード
線の周期で、1つの空き領域(メモリセルが存在しない
領域)が配置される。

【0164】この図35および図36に示す2個の直列
接続された1トランジスタ/1キャパシタ型メモリセル
を有するNAND型セルを用いる場合においても、列方
向において、5本のワード線ごとに1つの空き領域が存
在し、また行方向に関して2ワード線ずつビット線コン
タクトの位置がずれているため、1つのワード線選択時
において、1つの参照ビット線を形成することができ
る。参照ビット線に対しては、対応のセルプレート線の
電圧をメモリセルデータ保持電圧Vintactのレベ
ルに保持する。読出ビット線においては、セルプレート
線の電圧は中間電圧レベルである。残りの2本のビット
線に対しては、ビット線および対応のセルプレート線両
者に対しメモリセルデータ保持電圧Vintactが伝
達される。

【0165】図37は、この図35および図36に示す
メモリセル配置における選択ワード線(先頭ワード線)
と読出ビット線と参照ビット線とそのときのワード線選
択シーケンスを一覧に示す図である。選択ワード線(先
頭ワード線)は、5の剰余系で表わされる。メモリセル
基本単位が4ビットであり、列方向の隣接基本単位の間
に、1つの空き領域が存在するためである。したがっ
て、この選択ワード線(先頭ワード線)とビット線コン
タクトBCTの位置関係から、読出ビット線および参照
ビット線を決定することができる。選択ワード線(先頭
ワード線:以下、単に選択ワード線と称す)がワード線
WL5n+1の場合、読出ビット線としては、ビット線
BLAおよびBLCの2つ存在する。ワード線選択シー
ケンスとして、番号の大きいワード線から小さいワード
線に選択する場合、読出ビット線はビット線BLAとな
り、参照ビット線は、ビット線BLDとなる。逆に、ワ
ード線の番号の小さい方から番号の大きいワード線へ順
次選択する場合、読出ビット線はビット線BLCであ
り、参照ビット線はビット線BLBとなる。

【0166】選択ワード線がワード線WL5n+2の場
合、読出ビット線候補として、ビット線BLAおよびB
LDが存在する。ワード線選択シーケンスが、ワード線
番号の大きい方から小さいワード線へ順次選択する場合
には、ビット線BLDが読出ビット線となり、ビット線
BLBが参照ビット線となる。逆に、番号の小さなワー
ド線から番号の大きいワード線へ順次選択するシーケン
スの場合には、ビット線BLAが読出ビット線となり、
ビット線BLCが参照ビット線となる。

【0167】選択ワード線がワード線WL5n+3の場
合にも、読出ビット線の候補として、ビット線BLBお
よびBLDが存在する。ワード線番号の大きい方から小
さい方に向かって順次ワード線を選択する場合、ビット
線BLBが読出ビット線となり、ビット線BLCが参照
ビット線となる。ワード線番号の小さい方から大きい方
に向かって順次ワード線を選択する場合には、ビット線
BLDが読出ビット線となり、ビット線BLAが参照ビ
ット線となる。

【0168】選択ワード線がワード線WL5n+4のと
きには、ビット線BLBが読出ビット線であり、ビット
線BLAが参照ビット線である。このときには、ワード
線は番号の小さい方から大きいワード線に向かって順次
選択される。

【0169】選択ワード線がワード線5nの場合には、
読出ビット線は、ビット線BLCであり、参照ビット線
は、ビット線BLDである。この場合には、ワード線
は、番号の大きなワード線から小さいワード線に向かっ
て順次選択される。

【0170】1つの選択ワード線に対し、読出ビット線
候補が2つ存在する場合、アドレス信号の特定のビット
を用いて、いずれのワード線選択シーケンスであるかに
従って読出ビット線および参照ビット線を決定する。選
択ワード線がワード線5n+4および5nのときには、
読出ビット線は、一意的に決定される。この場合には、
特定のアドレス信号ビットを無効化して、予め定めたワ
ード線選択シーケンスに従って順次ワード線を選択状態
へ駆動する。

【0171】図38は、ビット線およびセルプレート線
電圧制御信号およびセンスアンプ接続制御信号を発生す
る部分の構成を概略的に示す図である。図38におい
て、制御回路は、ロウアドレス信号ビットR1−Rnを
受けて選択ワード線(先頭ワード線)を識別する先頭ワ
ード線識別回路74と、先頭ワード線識別回路74から
の先頭ワード線特定情報とロウアドレス信号ビットR0
とを受け、読出ビット線および参照ビット線を特定する
読出/参照ビット線特定回路76と、読出/参照ビット
線特定回路76からの読出ビット線および参照ビット線
特定信号に従って、セルプレート線の電圧を制御するた
めのセルプレート制御信号、ビット線の電圧を制御する
ためのビット線制御信号およびセンスアンプとビット線
の接続を制御するセンスアンプ接続制御信号を発生する
制御信号発生回路78を含む。読出/参照ビット線特定
回路76は、またこのロウアドレス信号ビットR0と先
頭ワード線識別回路74の出力する先頭ワード線特定信
号とに従って、ワード線選択シーケンスを指定するワー
ド線選択シーケンス制御信号を生成する。

【0172】先頭ワード線識別回路74は、ロウアドレ
ス信号ビットR1−Rnに従って、図37に示す8個の
選択ワード線(先頭ワード線)の種類の組の中から、1
つの組を特定する信号を出力する。読出/参照ビット線
特定回路76は、選択ワード線(先頭ワード線)が、ワ
ード線WL5n+4またはワード線WL5nのときに
は、ロウアドレス信号ビットR0を無効化し、この先頭
ワード線特定情報に従ってワード線選択シーケンス制御
信号を生成しかつ読出ビット線および参照ビット線を特
定する信号を生成する。

【0173】先頭ワード線識別回路74が、剰余1、
2、および3のいずれかのワード線の組を特定する場合
には、読出/参照ビット線特定回路76が、ロウアドレ
ス信号ビットR0の値に従って、読出ビット線および参
照ビット線の対を決定し、かつワード線選択シーケンス
を決定する。制御信号発生回路78は、この読出/参照
ビット線特定回路76からの読出ビット線特定情報およ
び参照ビット線特定情報に従って、読出ビット線に対し
て設けられたセルプレート線を除くセルプレート線を、
メモリセルデータ保持電圧Vintactの電圧レベル
に設定し、かつ読出ビット線および参照ビット線以外の
ビット線の電圧を、メモリセルデータ保持電圧Vint
actの電圧レベルに設定する。

【0174】先頭ワード線識別回路74の構成として
は、先の実施の形態1と同様の構成を利用することがで
きる。また、実施の形態4に示す回路の構成も利用する
ことができる。ロウアドレス信号ビットR1−Rnが示
す2進数を、5で除算することにより、5の剰余系でワ
ード線を分類することができる。これに代えてロウデコ
ーダ出力信号に従って先頭ワード線を特定してもよくま
たROMテーブルを用いてもよい。

【0175】制御信号発生回路78からの制御信号を受
ける回路部分には、図21のビット線電圧制御回路およ
びセルプレート線電圧制御回路と同様の構成を利用する
ことができる。センスアンプ接続制御回路は、読出ビッ
ト線および参照ビット線に従って、それぞれセンスアン
プの異なるセンスノードに接続する。したがって、セン
スアンプとビット線とを接続するためのトランスファゲ
ートの数が、実施の形態4に比べて少し多くなる。他の
構成は、ブロック図としては、実施の形態2において図
21に示した回路構成と同じである。センスアンプには
2ビットのレジスタが設けられる。

【0176】以上のように、この発明の実施の形態5に
従えば、2ビットのメモリセルで構成されるNAND型
セルを、ビット線コンタクトに関して対向配置されるN
AND型セルを最小単位として、繰返し列方向に整列し
て配置させかつ列方向において隣接するメモリセル最小
単位の間に、空き領域を形成し、かつ行方向に関して列
方向に2ワード線ずつビット線コンタクトの位置をずら
せているため、センスアンプに対して、4本のビット線
を組として、読出ビット線および参照ビット線を配置す
ることができ、折返しビット線配置でセンス動作を行な
うことができる。また、この場合、1ビット当りのメモ
リセル占有面積が、5F2 となり、高集積化に適したメ
モリセル配置を実現することができる。

【0177】なお、NAND型セルを用いる場合、1つ
のNAND型セルにm個の1トランジスタ/1キャパシ
タ型メモリセルが直列に接続される場合、2・m+1の
剰余系を用いて先頭ワード線(選択ワード線)を分類
し、応じて読出ビット線および参照ビット線を決定する
ことができる(ビット線コンタクトの周期がビット線2
m 本(m≧2)または2m ・2(m=1)のとき)。

【0178】

【発明の効果】以上のように、この発明に従えば、複数
ビットのメモリセルを最小単位として、行方向および列
方向に関してメモリセルが所定数のワード線およびビッ
ト線ごとに同じ配置を有しかつ各周期内においてビット
線コンタクト位置を、行方向に関して、列方向にずらせ
て配置しているため、1ビット当りのメモリセル占有面
積を大幅に低減することができ、高集積化された半導体
記憶装置を実現することができる。またこのビット線コ
ンタクトをずらせた配置により、センスアンプに対し読
出ビット線および参照ビット線を接続することができ、
ノイズの影響を受けることなく安定にセンス動作を行な
うことができる。

【0179】すなわち、請求項1に係る発明に従えば、
複数のワード線および複数の第1のビット線に対して、
2つのメモリセルを3本のビット線を周期として配置し
かつ列方向において3本のワード線を周期として2つの
メモリセルが配置されかつ隣接ビット線間および隣接ワ
ード線間それぞれにおいてメモリセルの配列パターンが
異なるようにワード線と第1のビット線と交差部に対応
して1トランジスタ/1キャパシタ型のメモリセルを配
置しているため、この1トランジスタ/1キャパシタ型
メモリセルの占有面積を、大幅に増加させることがで
き、高集積化された半導体記憶装置を実現することがで
きる。また、このメモリセル配置により、3本のビット
線の組のうち、1つのビット線のデータの読出が行なわ
れないため、読出ビット線および参照ビット線の組を生
成することができ、折返しビット線配置によるセンス動
作が可能となる。

【0180】請求項2に係る発明に従えば、ビット線に
対するコンタクトをとるためのビット線コンタクトに対
して対向配置する2つのメモリセルを単位として繰返し
列方向に整列して配置させかつ隣接ビット線間でビット
線コンタクトの位置が異なりかつ複数のビット線周期で
ビット線コンタクトが各行に形成されるように複数のワ
ード線と第1のビット線の交差部にメモリセルを配置し
ているため、メモリセル占有面積を大幅に増加させるこ
とができ、高集積化された半導体記憶装置を実現するこ
とができる。またビット線コンタクトを共有する2つの
メモリセルを単位として、列方向に繰返し配置している
ため、ビット線コンタクトの数が低減され、応じてメモ
リセルの占有面積を大幅に増加させることができる。

【0181】請求項3に係る発明に従えば、請求項1ま
たは2の発明において、隣接する第1のビット線3本当
り1つの第1のセンスアンプを設け、行指定信号に従っ
て、この3本の第1のビット線すなわち2本の第1のビ
ット線を選択的にセンスアンプに接続し、かつビット線
電圧およびセルプレート線電圧を行指定信号に従って設
定した後にワード線選択を行なっているため、メモリセ
ルデータの破壊を伴うことなく正確に、折返しビット線
配置でのセンス動作が可能となる。

【0182】請求項4に係る発明に従えば、請求項1ま
たは2の発明において、3本の第1のビット線当り1つ
第1のセンスアンプを設け、行指定信号に従って、3本
の第1のビット線の組のうち、1つの第1のビット線に
メモリセルデータが読出され、他方の第1のビット線へ
のメモリセルデータの読出が禁止されるようにビット線
電圧およびセルプレート線の電圧を変更しているため、
正確に、折返しビット線配置でのセンス動作が可能とな
る。

【0183】請求項5に係る発明に従えば、3本の第1
のビット線の組のうち特定の1本の第1のビット線を対
応のセンスアンプまたは隣接センスアンプへ接続するよ
うに構成しているため、いずれのワード線が選択されて
も、正確に、折返しビット線配置でセンス動作を行なう
ことができ、またセンスアンプとビット線の接続部の構
成を簡略化することができる。

【0184】請求項6に係る発明に従えば、第1のビッ
ト線と交互に複数の第2のビット線を配置しかつこの第
2のビット線には、隣接する第1のビット線と同じ配置
でメモリセルを接続し、この対をなす、すなわち同じメ
モリセル配置を有するビット線を対として、ビット線お
よびセルプレート線電圧を制御しているため、センスア
ンプのピッチを緩和することができ、センスアンプのレ
イアウトが容易となる。また、同じメモリセル配置を有
する隣接する第1および第2のビット線で、セルプレー
ト線を共有することができ、セルプレート線の配置が容
易となる。

【0185】請求項7に係る発明に従えば、第2のビッ
ト線3本当り1つの第2のセンスアンプを設け、この第
1のビット線と第1のセンスアンプとの接続と同じ接続
態様で第2のビット線と第2のセンスアンプとを接続し
ているため、センスアンプのピッチ条件を劣化させるこ
となく、また制御条件を複雑化することなく、容易に読
出ビット線および参照ビット線を対応のセンスアンプに
接続することができる。

【0186】請求項8に係る発明に従えば、2n 個の直
列に接続される1トランジスタ1キャパシタ型メモリセ
ルを有する複数のNAND型セルを行列状に配置し、ビ
ット線コンタクトが、行方向において2n または2・2
n の所定数本のビット線ごとに同じ位置にありかつ隣接
ワード線および隣接する第1のビット線においては異な
る位置に配置しているため、1ビット当りのメモリセル
占有面積を大幅に増加させることができる。また、ビッ
ト線コンタクトの位置を隣接する第1のビット線におい
てずらせているため、所定数の第1のビット線を組とし
て、読出ビット線および参照ビット線の組を得ることが
でき、折返しビット線配置でのセンス動作が可能とな
る。

【0187】請求項9,10に係る発明に従えば、ビッ
ト線コンタクトに関して対向配置される2つのNAND
型セルを単位として列方向に繰返してNAND型セルを
配置しているため、列方向において高密度でメモリセル
を配置することができる。2 n または2n+1 の所定数の
ビット線を組として1つの第1のセンスアンプを設け、
各第1のビット線の組において1つの第1のビット線へ
のデータの読出が行なわれ、残りの3本のビット線のう
ち1つのビット線の電圧が、プリチャージ電圧に保持さ
れ、残りの2本の第1のビット線のデータ読出が禁止さ
れるように、セルプレート電圧およびビット線電圧を制
御して、この読出ビット線および参照ビット線を選択的
に対応の第1のセンスアンプに接続しているため、NA
ND型セルを用いて、正確に折返しビット線配置でセン
ス動作を行なうことができる。

【0188】請求項11に係る発明に従えば、ビット線
コンタクトは、各組において、行方向に関して列方向に
2ワード線ピッチずつずれるように配置しているため、
確実に、1つのワード線選択時において、参照ビット線
および読出ビット線を得ることができる。

【0189】請求項12に係る発明にしたがえば、第1
のビット線と交互に第2のビット線を配置し、隣接する
第1および第2のビット線においては同じ態様でメモリ
セルを配置してセルプレートノードを共有化しているた
め、セルプレート線のレイアウトがビット線2本のピッ
チに緩和され、セルプレート線のレイアウトが容易とな
る。また、各セルプレート線電圧制御回路は、2本のビ
ット線に対して1つのゲートを設けるだけでよく、セル
プレート線制御回路のピッチ条件が緩和され、レイアウ
トが容易となる。また、センスアンプも、第1のビット
線および第2のビット線それぞれに対して、所定数のビ
ット線の組に対してセンスアンプが1つ設けられるだけ
であり、センスアンプのピッチ条件をさらに緩和するこ
とができる。

【0190】請求項13に係る発明に従えば、読出ビッ
ト線と異なるビット線に対しては、参照ビット線および
メモリセルデータ読出が禁止されるビット線となるよう
に、ビット線電圧を制御しかつセルプレート線電圧を制
御しているため、確実に、各ビット線の組において、参
照ビット線と読出ビット線とを形成することができる。
特に、第1および第2のビット線は同じメモリセル配置
を有しているため、第1のビット線および第2のビット
線それぞれに対するビット線電圧制御回路を共有化する
ことができ、制御が容易となる。

【0191】請求項14に係る発明に従えば、第2のビ
ット線の所定数の組それぞれに対して、第2のセンスア
ンプを設け、読出ビット線と参照ビット線とが接続され
るように第2のセンスアンプと第2のビット線とを選択
的に接続しているため、第1のビット線と第1のセンス
アンプの接続態様と同じ接続態様で第2のセンスアンプ
と第2のビット線とを接続することができ、センスアン
プとビット線との接続制御が容易となる。

【図面の簡単な説明】

【図1】 この発明の実施の形態1に従う半導体記憶装
置のメモリセル配置を概略的に示す図である。

【図2】 図1に示すメモリセルの最小単位の断面構造
を概略的に示す図である。

【図3】 図1に示すメモリセル配置の電気的等価回路
を示す図である。

【図4】 この発明の実施の形態1における読出ビット
線およびデータ保持ビット線のセルプレート線およびビ
ット線の電圧印加態様を概略的に示す図である。

【図5】 ワード線選択時における、データ保持ビット
線に接続するメモリセルの各ノードの電圧変化を示す図
である。

【図6】 この発明の実施の形態1における半導体記憶
装置の要部の構成を概略的に示す図である。

【図7】 図6に示すセンスアンプ回路に含まれるセン
スアンプ部の構成を示す図である。

【図8】 図6に示すメモリセルアレイおよびセルプレ
ート線電圧制御回路の構成を示す図である。

【図9】 図6に示すメモリセルアレイ、ビット線電圧
制御回路、センスアンプ選択制御回路の構成を示す図で
ある。

【図10】 図8および図9に示す構成における選択ワ
ード線と各制御信号の関係を一覧にして示す図である。

【図11】 図8に示すメモリセル配置の基本配列を概
略的に示す図である。

【図12】 図11に示すメモリセル配置における選択
ワード線、読出ビット線、参照ビット線およびデータ保
持ビット線の関係を一覧にして示す図である。

【図13】 この発明の実施の形態1におけるデータ読
出動作を示す信号波形図である。

【図14】 制御信号発生態様を説明するための図であ
る。

【図15】 この発明の実施の形態1における制御回路
の構成を概略的に示す図である。

【図16】 図15に示すセルプレート電圧設定回路、
ビット線電圧設定回路およびセンスアンプ接続設定回路
の構成の一例を示す図である。

【図17】 制御回路の第2の構成を概略的に示す図で
ある。

【図18】 この発明の実施の形態1における制御回路
の第3の構成を概略的に示す図である。

【図19】 この発明の実施の形態2における半導体記
憶装置のメモリセル配置を概略的に示す図である。

【図20】 図19に示すメモリセル配置の電気的等価
回路を概略的に示す図である。

【図21】 この発明の実施の形態2における半導体記
憶装置の要部の構成を概略的に示す図である。

【図22】 この発明の実施の形態3に従う半導体記憶
装置の要部の構成を概略的に示す図である。

【図23】 この発明の実施の形態4において用いられ
るNAND型セルの構成を示す図である。

【図24】 この発明の実施の形態4における半導体記
憶装置のメモリセル配置を概略的に示す図である。

【図25】 図24に示すメモリセル配置の基本配列を
概略的に示す図である。

【図26】 この発明の実施の形態4における半導体記
憶装置のデータ読出動作を示す信号波形図である。

【図27】 (A)−(C)は、選択ワード線とビット
線コンタクトの位置関係を概略的に示す図である。

【図28】 この発明の実施の形態4におけるメモリセ
ル配置における選択メモリセルを代表的に示す図であ
る。

【図29】 この発明の実施の形態4における半導体記
憶装置の要部の構成を示す図である。

【図30】 図28および図29に示す構成における選
択ワード線と各制御信号の対応関係を一覧にして示す図
である。

【図31】 ビット線コンタクトと選択ワード線との位
置関係を概略的に示す図である。

【図32】 図31に示す選択ワード線と読出ビット線
と参照ビット線とワード線選択シーケンスとを一覧にし
て示す図である。

【図33】 この発明の実施の形態4における制御回路
および行駆動回路の構成を概略的に示す図である。

【図34】 この発明の実施の形態4におけるセンスア
ンプ部の構成を概略的に示す図である。

【図35】 この発明の実施の形態5における半導体記
憶装置のメモリセル配置を概略的に示す図である。

【図36】 図35に示すメモリセル配置の電気的等価
回路を概略的に示す図である。

【図37】 この発明の実施の形態5における選択ワー
ド線、読出ビット線、参照ビット線およびワード線選択
シーケンスの関係を一覧にして示す図である。

【図38】 この発明の実施の形態5における制御回路
の構成を概略的に示す図である。

【図39】 従来の1トランジスタ/1キャパシタ型メ
モリセルの構成を示す図である。

【図40】 従来の折返しビット線配置を有するメモリ
セル配置を概略的に示す図である。

【図41】 図40に示すメモリセル配置の電気的等価
回路を示す図である。

【図42】 従来のNAND型セルの配置を概略的に示
す図である。

【図43】 図42に示すメモリセル配置の電気的等価
回路を示す図である。

【符号の説明】

WL0〜WL16 ワード線、BL0a〜BL0c,B
L1a ビット線、BCT ビット線コンタクト、MC
U メモリセル最小単位、UMR 1ビット当りのメモ
リセル占有面積、MC メモリセル、BLh メモリセ
ルデータ保持ビット線、BLr 読出ビット線、BL0
a〜BL0c,BL1a ビット線、CPL0a〜CP
L0c,CPL1a セルプレート線、CPLh,CP
Lr セルプレート線、10 メモリセルアレイ、12
セルプレート線電圧制御回路、14 ビット線電圧制
御回路、16 センスアンプ選択制御回路、18 セン
スアンプ回路、20 制御回路、SDa,SDb セン
スノード、22 メモリセルデータ保持電圧伝達線、2
3 中間電圧伝達線、MCa,MCc メモリセル、B
L0a〜BL0c,BL1a〜BL1c ビット線、C
PL0a〜CPL0c,CPL1a〜CPL1c セル
プレート線、24 メモリセルデータ保持電圧伝達線、
25 中間電圧伝達線、SA,SA0,SA1 センス
アンプ、20a 剰余回路、20b セルプレート電圧
設定回路、20c ビット線電圧設定回路、20d セ
ンスアンプ接続設定回路、20e ROMテーブル、2
0fデコーダ、RDA0〜RDC0,RDA1 ロウデ
コード回路、34 プリチャージ回路、TA0〜TC
0,TA1 MOSトランジスタ、35a,35b,3
5c ワード線識別用信号線、37a,37b,37c
インバータ、BLU0a〜BLU0c,BLU1a,
BLL0a〜BLL0c,BLL1a ビット線、SC
T ストレージノードコンタクト、BLUa〜BLU
c,BLLa〜BLLc ビット線、CPLa〜CPL
c セルプレート線、12u,12l セルプレート線
電圧制御回路、14u,14l ビット線電圧制御回
路、16u,16l センスアンプ接続制御回路、18
u,18l センスアンプ、NMC NAND型セル、
BLA0〜BLD0,BLA1 ビット線、WLa〜W
Li ワード線、BLLA〜BLLD,BLUA〜BL
UD ビット線、CPLA〜CPLDセルプレート線、
50 メモリセルアレイ、52 セルプレート電圧制御
回路、53 メモリセルデータ保持電圧伝達線、54
ビット線電圧制御回路、55 メモリセルデータ保持電
圧伝達線、56 センスアンプ選択接続制御回路、RG
0〜RG3 レジスタ、QX0〜QX3 トランスファ
ゲート、SFR シフトレジスタ、BLA〜BLD ビ
ット線、CPLA〜CPLD セルプレート線、74
先頭ワード線識別回路、76 読出/参照ビット線特定
回路、78制御信号発生回路。

Claims (14)

    【特許請求の範囲】
  1. 【請求項1】 各々が行方向に延在して互いに平行に配
    列される複数のワード線、 各々が列方向に延在して互いに平行に配列される複数の
    第1のビット線、および前記行方向において3本の第1
    のビット線を周期として2つのメモリセルが配置され、
    かつ前記列方向において3本のワード線を周期として2
    つのメモリセルが配置されかつさらに隣接ビット線間お
    よび隣接ワード線間それぞれにおいてメモリセルの配列
    パターンが異なるように、前記複数のワード線と前記複
    数の第1のビット線との交差部に配置される複数の1ト
    ランジスタ/1キャパシタ型メモリセルを備える、半導
    体記憶装置。
  2. 【請求項2】 各々が行方向に延在してかつ互いに平行
    に配置される複数のワード線、 各々が列方向に延在しかつ互いに平行に配置される複数
    の第1のビット線、および前記第1のビット線に対する
    コンタクトをとるためのビット線コンタクトに関して対
    向配置される2つのメモリセルを単位として繰返し列方
    向に配列されかつ隣接ビット線間でビット線コンタクト
    の位置が異なりかつ複数本のビット線を周期として行方
    向においてビット線コンタクトが位置するように前記複
    数のワード線と前記複数の第1のビット線の交差部に配
    置される複数の1トランジスタ/1キャパシタ型メモリ
    セルを備える、半導体記憶装置。
  3. 【請求項3】 3本の第1のビット線当り1つ設けられ
    る複数の第1のセンスアンプ、 ワード線選択前に活性化され、行指定信号に従って前記
    3本の第1のビット線を組として3本の第1のビット線
    のうち2本の第1のビット線を対応のセンスアンプに接
    続するためのセンスアンプ選択接続回路、 ワード線選択前に活性化され、各前記第1のビット線に
    結合され、前記行指定信号に従って、各前記組におい
    て、前記対応のセンスアンプに接続する2本の第1のビ
    ット線と異なる1本の第1のビット線の電位を所定電圧
    レベルよりも高くするビット線電位制御回路、およびワ
    ード線選択前に活性化され、前記行指定信号に従って、
    各前記組において、前記対応のセンスアンプに接続する
    第1のビット線のうちの1本の第1のビット線および前
    記異なる第1のビット線それぞれに対応して設けられた
    メモリセルのキャパシタのデータ記憶ノードと対向する
    セルプレートノードの電位を前記所定電圧レベルよりも
    高くするセルプレート電圧制御回路をさらに備える、請
    求項1または2記載の半導体記憶装置。
  4. 【請求項4】 3本の第1のビット線当り1つの割合
    で、前記複数の第1のビット線の一方側に設けられる複
    数の第1のセンスアンプ、 3本の第1のビット線を組として、各組内においてアド
    レス指定された行上のメモリセルが接続する2本のビッ
    ト線のうち、一方の第1のビット線にメモリセルのデー
    タが読出されかつ他方の第1のビット線へのメモリセル
    データの読出が禁止されるように、ワード線選択前に、
    行指定信号に従って前記他方の第1のビット線の電圧お
    よび該他方の第1のビット線に接続するメモリセルのデ
    ータ記憶ノードと対向するセルプレートノードの電圧を
    変更する読出禁止手段、および前記行選択信号に従っ
    て、各ビット線の組それぞれにおいて、前記一方および
    残りの第1のビット線を対応の第1のセンスアンプへ接
    続するためのセンスアンプ選択接続手段をさらに備え
    る、請求項1または2記載の半導体記憶装置。
  5. 【請求項5】 前記センスアンプ選択接続手段は、各組
    において、3本の第1のビット線のうち特定の1本の第
    1のビット線を対応のセンスアンプまたは隣接センスア
    ンプへ接続するための手段を備える、請求項4記載の半
    導体記憶装置。
  6. 【請求項6】 前記第1のビット線と交互に配置される
    複数の第2のビット線、および前記第1のビット線に対
    するメモリセル配置と同じ配置を有し前記複数の第2の
    ビット線それぞれに対応して設けられる複数のメモリセ
    ルをさらに備え、 前記読出禁止手段は、隣接する第1および第2のビット
    線を単位として、前記ビット線電圧およびセルプレート
    ノード電圧を制御する手段を含む、請求項4記載の半導
    体記憶装置。
  7. 【請求項7】 前記第2のビット線の3本当り1つの割
    合で前記複数の第1および第2のビット線の前記一方側
    と対向する他方側に配置される複数の第2のセンスアン
    プをさらに備え、 前記センスアンプ選択接続手段は、前記行指定信号に応
    答して、前記複数の第2のビット線と対応の第2のセン
    スアンプとの接続を、前記複数の第1のビット線と前記
    複数の第1のセンスアンプの接続と同じ態様で実現する
    手段を含む、請求項6記載の半導体記憶装置。
  8. 【請求項8】 行方向に延在しかつ互いに平行に配置さ
    れる複数のワード線、 列方向に延在しかつ互いに平行に配置される複数の第1
    のビット線、および行列状に配列され、かつ各々が直列
    に接続される2n 個の1トランジスタ/1キャパシタ型
    のメモリセルを有する複数の第1のNAND型セルを備
    え、前記複数の第1のNAND型セルは、前記第1のビ
    ット線に対するコンタクトをとるためのビット線コンタ
    クトが行方向において2n 本または2・2n 本の所定数
    の第1のビット線ごとに同じ位置に配置され、かつ隣接
    ワード線および隣接する第1のビット線においては、ビ
    ット線コンタクトの位置が異なる、半導体記憶装置。
  9. 【請求項9】 前記第1のビット線にコンタクトするた
    めのビット線コンタクトに関して対向配置される2つの
    NAND型セルを含む単位構成を前記列方向に繰返して
    NAND型セルが配置される、請求項8記載の半導体記
    憶装置。
  10. 【請求項10】 前記所定数の第1のビット線の組各々
    に対応して配置される複数の第1のセンスアンプ、 各前記組において、1つの第1のビット線にメモリセル
    のデータが読出されかつ残りの第1のビット線へのメモ
    リセルデータの読出が禁止されるように、行指定信号に
    従って各前記第1のビット線に接続されるメモリセルの
    キャパシタのセルプレートノードの電圧を各前記第1の
    ビット線ごとに設定するためのセルプレート電圧制御手
    段、 各前記組において、前記1つの第1のビット線にメモリ
    セルデータが読出されかつ残りの第1のビット線へのメ
    モリセルデータの読出が禁止されるように、前記行指定
    信号に従って各前記第1のビット線の電圧を各第1のビ
    ット線ごとに設定するためのビット線電圧制御手段、お
    よび前記行指定信号に応答して、各前記組の前記1つの
    第1のビット線とメモリセルデータの読出が禁止された
    第1のビット線の1つとを対応の第1のセンスアンプへ
    接続するためのセンスアンプ選択接続手段とをさらに備
    える、請求項8または9記載の半導体記憶装置。
  11. 【請求項11】 前記ビット線コンタクトは、各前記組
    において、列方向に2ワード線ピッチずれるように配置
    される、請求項8または9記載の半導体記憶装置。
  12. 【請求項12】 前記第1のビット線と交互に配置され
    る第2のビット線、および前記第2のビット線に対応し
    て設けられ、ビット線コンタクトを介して対応の第2の
    ビット線に接続される前記複数の第1のNAND型セル
    と同じ配置パターンを有する複数の第2のNAND型セ
    ルをさらに備え、 隣接する第1および第2のビット線に接続するセルは同
    じビット線コンタクト配置パターンを有しかつセルプレ
    ートノードへ電圧を供給するセルプレート電圧伝達線を
    共有する、請求項10記載の半導体記憶装置。
  13. 【請求項13】 前記ビット線電圧制御手段は、前記行
    選択信号に従って、前記第1のビット線の電圧制御と同
    じ態様で前記第2のビット線の電圧を制御する手段を含
    む、請求項10記載の半導体記憶装置。
  14. 【請求項14】 前記第1および第2のビット線に関し
    て前記複数の第1のビット線と対向して配置されかつ前
    記複数の第2のビット線の所定数の第2のビット線の組
    それぞれに対応して配置される複数の第2のセンスアン
    プをさらに備え、 前記センスアンプ選択接続手段は、前記第1のセンスア
    ンプと第1のビット線の接続態様と同じ態様で前記行指
    定信号に従って前記第2のビット線と第2のセンスアン
    プとの接続を実現する手段を含む、請求項10記載の半
    導体記憶装置。
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