KR20000016862A - 분리제어라인의큰부하에의한스피드손실을방지할수있는반도체메모리장치 - Google Patents

분리제어라인의큰부하에의한스피드손실을방지할수있는반도체메모리장치 Download PDF

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Abstract

고속동작을 실현하기 위해, 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 복수개의 메모리셀 어레이들, 컬럼 방향으로 상기 각 메모리셀 어레이의 좌우측에 배치되는 복수개의 센스증폭 블락들, 및 워드라인 방향으로 상기 각 센스증폭 블락의 상단 및 하단에 배치되는 복수개의 연결영역들을 구비한다. 특히 상기 각 연결영역에는 분리 제어라인의 방전시 방전을 빠르게 하기 위해 상기 분리 제어라인과 접지 사이에 접속되는 방전수단이 구비되는 것을 특징으로 한다.

Description

분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는 반도체 메모리장치{Semiconductor memory device capable of preventing speed loss due to large load of isolation control line}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 분리 트랜지스터들을 제어하는 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치는 대용량화와 고속화를 위해 끊임없이 발전되어 왔다. 이러한 경향은 메모리셀이 하나의 커패시터와 하나의 엑세스 트랜지스터로 형성되는 디램 분야에서 특히 두드러진다. 일반적으로 대용량 싱크로너스 디램 및 DDR(Double data rate) 디램과 같은 대용량 반도체 메모리장치는, 도 1에 도시된 바와 같이 로우디코더가 장방향으로 배치된 구조, 즉 워드라인 방향으로의 길이가 길고 로컬 입출력라인과 글로벌 입출력라인을 사용하는 구조를 갖는다.
도 1을 참조하면, 일반적인 대용량 반도체 메모리장치는, 로우들 및 칼럼들의 매트릭스로 배치되는 복수개의 메모리셀 어레이들(11)과, 메모리셀 어레이(11)의 좌우측에 배치되는 복수개의 센스증폭 블락들(13)과, 메모리셀 어레이(11)의 상하단에 배치되는 복수개의 서브워드라인 드라이버(Sub Wordline Driver)들(15)과, 센스증폭 블락(13)의 상하단에 배치되는 복수개의 연결영역(Conjunction region)들(17)과, 복수개의 메모리셀 어레이들(11)의 좌측에 배치되는 칼럼디코더(18), 및 복수개의 메모리셀 어레이들(11)의 하단에 배치되는 로우디코더(19)를 구비한다.
도 2는 도 1에 도시된 반도체 메모리장치에 있어서 종래기술에 따른 센스증폭 블락들 및 연결영역들의 회로도로서, 센스증폭 블락들(23)의 상하단에 연결영역들(27a,27b)이 배치되어 있다. 상기 센스증폭 블락(23)의 구조는 통상의 폴디드 비트라인-공유 센스증폭기(Folded bit line-shared sense amplifier) 구조이다. 상기 센스증폭 블락(23)은, 센싱 비트라인 쌍(SBLi,)과, 제1분리 제어라인(ISi)을 통해 전달되는 제1분리 제어신호에 응답하여 제1비트라인 쌍(BLi,)과 상기 센싱 비트라인 쌍(SBLi,)을 연결하는 제1스위칭부(102)와, 상기 제1비트라인 쌍(BLi,) 사이에 접속되고 제1등화 제어라인(EQi)을 통해 전달되는 제1등화신호에 응답하여 상기 제1비트라인 쌍(BLi,)을 등화시키는 제1등화기(100)를 포함한다. 또한 상기 센스증폭 블락(23)은, 제2분리 제어라인(ISj)을 통해 전달되는 제2분리 제어신호에 응답하여 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)을 연결하는 제2스위칭부(106)와, 상기 제2비트라인 쌍(BLj,) 사이에 접속되고 제2등화 제어라인(EQj)을 통해 전달되는 제2등화신호에 응답하여 상기 제2비트라인 쌍(BLj,)을 등화시키는 제2등화기(108), 및 상기 센싱 비트라인 쌍(SBLi,) 사이의 전압차를 감지하여 증폭하는 센스증폭기(104)를 더 포함한다. 여기에서 도시되지는 않았지만 상기 제1비트라인 쌍(BLi,)에는 메모리셀 어레이(i)가 연결되고 상기 제2비트라인 쌍(BLj,)에는 메모리셀 어레이(j)가 연결된다.
상기 연결영역들(27a,27b)은, 상기 센스증폭기(104)의 P형 및 N형 센스증폭기를 각각 인에이블시키는 LA 드라이버 및드라이버(미도시), 상기 센스증폭기(104)에 연결된 로컬 입출력라인(LIO)와 글로발 입출력라인(GIO)(미도시)를 연결시키는 전송 트랜지스터(미도시), 서브워드라인 드라이버를 제어하는 제어회로(미도시)등을 포함한다.
여기에서 상기 제1스위칭부(102)의 분리 트랜지스터들(34,35)의 게이트에 인가되는 상기 제1분리 제어신호와 상기 제2스위칭부(106)의 분리 트랜지스터들(42,43)의 게이트에 인가되는 상기 제2분리 제어신호는, 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)에 접속되어 있는 주변회로, 즉 분리 제어신호 발생기들(28,29)로부터 발생된다.
그런데 상기 도 1 및 도 2에 도시된 바와 같이 로우디코더가 장방향으로 배치된 구조, 즉 워드라인 방향으로의 길이가 길고 로컬 입출력라인과 글로벌 입출력라인을 사용하는 구조를 갖는 반도체 메모리장치에서는, 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)의 길이가 로우디코더가 단방향으로 배치되는 구조에 비해 약 2배이상 길어진다. 이에 따라 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)의 부하, 즉 기생 커패시턴스가 약 2배이상 증가하게 된다.
한편 예컨데 상기 제1비트라인 쌍(BLi,)에 연결된 상기 메모리셀 어레이(i)가 엑티브되어 동작될 경우에는, 상기 제1분리 제어라인(ISi)을 통해 전달되는 상기 제1분리 제어신호는 승압전압(VPP) 레벨이 되고 상기 제2분리 제어라인(ISj)을 통해 전달되는 상기 제2분리 제어신호는 접지전압(VSS) 레벨로 방전되어야 한다. 이는 상기 제2스위칭부(106)을 턴오프시켜 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)의 연결을 절단함으로써, 센싱동작시 상기 센스증폭기(104)에 걸리는 부하를 감소시키기 위해서이다.
그런데 상기 제2분리 제어라인(ISj)의 부하가 큰 경우에는, 상기 제2분리 제어라인(ISj)의 방전속도가 느려지게 되며 이로 인하여 상기 제2분리 제어신호가 접지전압(VSS) 레벨이 되는 시점이 늦어질 수 있다. 이러한 경우에는 센싱동작시 상기 제2스위칭부(106)이 턴오프되지 않음으로 인하여, 즉 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)이 분리되지 않음으로 인하여, 상기 센스증폭기(104)에 걸리는 부하가 커지게 된다. 이에 따라 상기 제1비트라인 쌍(BLi,)와 상기 센싱 비트라인 쌍(SBLi,) 사이의 전하분배(Charge Sharing) 시간이 증가하여, 결국 상기 센스증폭기(104)의 동작이 늦어지게 된다.
따라서 종래에는 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인 (ISj)의 큰 부하를 극복하기 위해, 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)에 접속되어 있는 상기 분리 제어신호 발생기들(28,29)의 드라이버단의 크기를 가능한 크게하였다. 그러나 상기 드라이버단의 크기를 아무리 크게 하더라도 상기 드라이버단의 구동능력은 어느 점에서 포화되기 때문에 상기와 같이 2배 이상 증가된 부하를 극복할 수 없다.
본 발명이 이루고자하는 기술적 과제는, 고속동작을 실현하기 위해, 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는 반도체 메모리장치를 제공하는 데 있다.
도 1은 일반적인 대용량 반도체 메모리장치의 구조를 나타내는 도면
도 2는 도 1에 도시된 반도체 메모리장치에 있어서 종래기술에 따른 센스증폭 블락들 및 연결영역들의 회로도
도 3은 본 발명의 제1실시예에 따른 반도체 메모리장치의 센스증폭 블락들 및 연결영역들의 회로도
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 센스증폭 블락들 및 연결영역들의 회로도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리셀 어레이들, 컬럼 방향으로 상기 각 메모리셀 어레이의 좌우측에 배치되는 복수개의 센스증폭 블락들, 및 워드라인 방향으로 상기 각 센스증폭 블락의 상단 및 하단에 배치되는 복수개의 연결영역들을 구비하고, 상기 각 연결영역에는 분리 제어라인의 방전시 방전을 빠르게 하기 위해 상기 분리 제어라인과 접지 사이에 접속되는 방전수단이 구비되는 것을 특징으로 한다.
따라서 상기 본 발명에 따른 반도체 메모리장치는, 상기 분리 제어라인의 부하가 크더라도, 엑티브되지 않는 메모리셀 어레이에 대응되는 분리 제어라인의 방전시 상기 방전수단에 의해 상기 분리 제어라인의 방전속도를 빠르게 함으로써, 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있다. 따라서 고속동작이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 설명하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 3은 본 발명의 제1실시예에 따른 반도체 메모리장치의 센스증폭 블락들 및 연결영역들의 회로도이다.
도 3을 참조하면, 상기 본 발명의 제1실시예에 따른 반도체 메모리장치는, 복수개의 센스증폭 블락들(33)과, 워드라인 방향으로 상기 센스증폭 블락들(33)의 상하단에 배치되는 복수개의 연결영역들(37a,37b)을 구비한다.
또한 여기에서는 도시되지 않았지만, 제1비트라인 쌍(BLi,)중 어느 하나에 접속되는 복수개의 메모리셀들을 갖는 메모리셀 어레이(i)가 상기 센스증폭 블락(33)의 좌측에 배치되며, 제2비트라인 쌍(BLj,)중 어느 하나에 접속되는 복수개의 메모리셀들을 갖는 메모리셀 어레이(j)가 상기 센스증폭 블락(33)의 우측에 배치된다. 즉 컬럼 방향으로 상기 센스증폭 블락(33)의 좌측에 상기 메모리셀 어레이(i)가 배치되고 상기 센스증폭 블락(33)의 우측에 상기 메모리셀 어레이(j)가 배치된다.
특히 상기 연결영역들(37a)에는, 상기 제1분리 제어라인(ISi)과 접지(VSS) 사이에 접속되고 상기 제1분리 제어라인(ISi)의 상보라인()을 통해 전달되는 신호, 즉 제1분리 제어신호의 반전신호에 의해 제어되는 방전부(NA)와, 제2등화 제어라인(EQj)과 접지(VSS) 사이에 접속되고 상기 제2등화 제어라인(EQj)의 상보라인()을 통해 전달되는 신호, 즉 제2등화신호의 반전신호에 의해 제어되는 방전부(ND)가 구비된다. 여기에서 상기 방전부(NA)는, 드레인이 상기 제1분리 제어라인(ISi)에 접속되고 게이트가 상기 제1분리 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터로 구성된다. 상기 방전부(ND)는, 드레인이 상기 제2등화 제어라인(EQj)에 접속되고 게이트가 상기 제2등화 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터로 구성된다.
또한 상기 연결영역들(37b)에는, 제2분리 제어라인(ISj)과 접지(VSS) 사이에 접속되고 상기 제2분리 제어라인(ISj)의 상보라인()을 통해 전달되는 신호, 즉 제2분리 제어신호의 반전신호에 의해 제어되는 방전부(NB)와, 제1등화 제어라인(EQi)과 접지(VSS) 사이에 접속되고 상기 제1등화 제어라인(EQi)의 상보라인()을 통해 전달되는 신호, 즉 제1등화신호의 반전신호에 의해 제어되는 방전부(NC)를 구비한다. 여기에서 상기 방전부(NB)는, 드레인이 상기 제2분리 제어라인(ISj)에 접속되고 게이트가 상기 제2분리 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터로 구성된다. 상기 방전부(NC)는, 드레인이 상기 제1등화 제어라인(EQi)에 접속되고 게이트가 상기 제1등화 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터로 구성된다.
상기 센스증폭 블락들(33)의 구조는 통상의 폴디드 비트라인-공유 센스증폭기 구조로서, 상기 각 센스증폭 블락들(33)은, 센싱 비트라인 쌍(SBLi,), 제1등화기(200), 제1스위칭부(202), 센스증폭기(204), 제2스위칭부(206), 및 제2등화기(208)을 구비한다.
상기 제1등화기(200)는, 상기 제1비트라인 쌍(BLi,) 사이에 접속되고, 게이트가 제1등화 제어라인(EQi)에 접속되는 3개의 엔모스 트랜지스터들(61,62,63)을 포함하며, 상기 제1등화 제어라인(EQi)을 통해 전달되는 제1등화신호에 응답하여 상기 제1비트라인 쌍(BLi,)을 등화시킨다. 상기 제1스위칭부(202)는, 상기 제1비트라인 쌍(BLi,)과 상기 센싱 비트라인 쌍(SBLi,) 사이에 소오스와 드레인이 각각 접속되고 게이트가 상기 제1분리 제어라인(ISi)에 접속되는 2개의 엔모스 분리 트랜지스터들(64,65)를 포함하며, 상기 제1분리 제어라인(ISi)을 통해 전달되는 제1분리 제어신호에 응답하여 상기 제1비트라인 쌍(BLi,)과 상기 센싱 비트라인 쌍(SBLi,)을 연결한다.
또한 상기 제2등화기(208)는, 상기 제2비트라인 쌍(BLj,) 사이에 접속되고, 게이트가 제2등화 제어라인(EQj)에 접속되는 3개의 엔모스 트랜지스터들(74,75,76)을 포함하며, 상기 제2등화 제어라인(EQj)을 통해 전달되는 제2등화신호에 응답하여 상기 제2비트라인 쌍(BLj,)을 등화시킨다. 상기 제2스위칭부(206)는, 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,) 사이에 소오스와 드레인이 각각 접속되고 게이트가 제2분리 제어라인(ISj)에 접속되는 2개의 엔모스 분리 트랜지스터들(72,73)을 포함하며, 상기 제2분리 제어라인(ISj)을 통해 전달되는 제2분리 제어신호에 응답하여 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)을 연결한다.
상기 센스증폭기(204)는, 상기 센싱비트라인쌍(SBLi,) 사이에 접속되고, 피모스 트랜지스터들(66,67)로 구성되는 P형 센스앰프와 엔모스 트랜지스터들(68,69)로 구성되는 N형 센스앰프를 포함하며, 센싱동작시 상기 센싱 비트라인 쌍(SBLi,) 사이의 전압차를 감지하여 증폭한다.
상기 센스증폭기(204)에 의해 감지증폭된 상기 센싱비트라인쌍(SBLi,)의 전압은 칼럼선택라인(CSL)에 의해 제어되는 칼럼선택게이트들(70,71)을 통해 로컬 입출력라인쌍(LIO)로 전송된다. 상기 칼럼선택라인(CSL)은 컬럼어드레스신호를 디코딩하는 칼럼디코더(미도시)에 의해 활성화 또는 비활성화된다.
또한 도시되지 않았지만 상기 각 연결영역들(37a,37b)은, 상기 P형 센스앰프의 피모스 트랜지스터들(66,67)의 공통접속라인(LA)에 접속되며 P형 센스앰프 제어신호에 의해 구동되는 LA 드라이버(미도시)와, 상기 N형 센스앰프의 엔모스 트랜지스터들(68,69)의 공통접속라인()에 접속되며 N형 센스앰프 제어신호에 의해 구동되는드라이버(미도시)와, 상기 로컬 입출력라인 쌍(LIO)와 글로발 입출력라인 쌍(GIO)(미도시)를 연결시키는 전송 트랜지스터(미도시), 서브워드라인 드라이버를 제어하는 제어회로(미도시)등을 포함한다.
상기 제1분리 제어신호 및 이의 반전신호는 상기 제1분리 제어라인(ISi) 및 상기 제1분리 제어라인의 상보라인()에 접속되는 분리 제어신호 발생기(51)로부터 발생되고, 상기 제2분리 제어신호 및 이의 반전신호는 상기 제2분리 제어라인(ISj) 및 상기 제2분리 제어라인의 상보라인()에 접속되는 분리 제어신호 발생기(52)로부터 발생된다.
또한 상기 제1등화신호 및 이의 반전신호는 상기 제1등화 제어라인(EQi) 및 상기 제1등화 제어라인의 상보라인()에 접속되는 등화신호 발생기(53)로부터 발생되고, 상기 제2등화신호 및 이의 반전신호는 상기 제2등화 제어라인(EQj) 및 상기 제2등화 제어라인의 상보라인()에 접속되는 등화신호 발생기(54)로부터 발생된다.
이하 상술한 본 발명의 제1실시예에 따른 반도체 메모리장치의 개략적인 동작 및 효과를 간단히 설명하겠다.
상기 제1스위칭부(202)의 엔모스 분리 트랜지스터들(64,65)는 상기 제1비트라인 쌍(BLi,)에 연결되는 좌측 메모리셀 어레이(i)의 동작을 제어하고, 상기 제2스위칭부(206)의 엔모스 분리 트랜지스터들(72,73)은 상기 제2비트라인 쌍(BLj,)에 연결되는 우측 메모리셀 어레이(j)의 동작을 제어한다. 여기에서는 상기 제1비트라인 쌍(BLi,)에 연결되는 좌측 메모리셀 어레이(i)가 엑티브되어 동작될 경우를 설명하겠다.
상기 제1비트라인 쌍(BLi,)에 연결된 상기 메모리셀 어레이(i)가 엑티브되어 동작될 경우에는, 상기 제1분리 제어라인(ISi)을 통해 전달되는 상기 제1분리 제어신호는 승압전압(VPP) 레벨이 되고 상기 제2분리 제어라인(ISj)을 통해 전달되는 상기 제2분리 제어신호는 접지전압(VSS) 레벨로 방전된다. 이는 상기 제2스위칭부(206)을 턴오프시켜 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)을 분리시킴으로써, 센싱동작시 상기 센스증폭기(204)에 걸리는 부하를 감소시키기 위해서이다.
특히 상기 본 발명의 제1실시예에 따른 반도체 메모리장치에서는, 상기 제2분리 제어신호가 접지전압(VSS) 레벨로 방전되는 동안에, 상기 제2분리 제어라인(ISj)의 부하가 크더라도 상기 제2분리 제어신호의 반전 신호가 인가되는 상기 방전부(NB)가 턴온됨으로써 상기 제2분리 제어신호가 빨리 접지전압(VSS) 레벨로 방전된다. 즉 상기 방전부(NB)에 의해 상기 제2분리 제어라인(ISj)의 방전속도가 빨라진다.
이에 따라 상기 제1스위칭부(202)의 엔모스 분리 트랜지스터들(64,65)가 턴온되고 이와 동시에 상기 제2스위칭부(206)의 엔모스 분리 트랜지스터들(72,73)이 빨리 턴오프된다. 즉 센싱동작시 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)이 분리되므로, 상기 센스증폭기(204)에 걸리는 부하가 감소된다. 이에 따라 상기 제1비트라인 쌍(BLi,)와 상기 센싱 비트라인 쌍(SBLi,) 사이의 전하분배(Charge Sharing) 시간이 감소하여, 결국 상기 센스증폭기(204)의 동작이 빨라지게 된다.
또한 상기 메모리셀 어레이(i)가 엑티브되어 동작될 경우에, 상기 제1등화 제어라인(EQi)을 통해 전달되는 상기 제1등화신호는 빨리 접지전압(VSS) 레벨로 방전되어야 한다. 즉 상기 제1등화기(200)가 빨리 턴오프되어야 한다. 이를 위하여 상기 본 발명의 제1실시예에 따른 반도체 메모리장치에서는, 상기 제1등화신호가 접지전압(VSS) 레벨로 방전되는 동안에, 상기 제1등화 제어라인(EQi)의 부하가 크더라도 상기 제1등화신호의 반전 신호가 인가되는 상기 방전부(NC)가 턴온됨으로써 상기 제1등화신호가 빨리 접지전압(VSS) 레벨이 된다.
그런데 상술한 본 발명의 제1실시예에 따른 반도체 메모리장치에서는, 상기 센스증폭 블락들 및 연결영역들에 상기 제1분리 제어라인의 상보라인(), 상기 제2분리 제어라인의 상보라인(), 상기 제1등화 제어라인의 상보라인(), 및 상기 제2등화 제어라인의 상보라인()이 더 배치되어야 하므로 레이아웃이 증가될 수 있다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 센스증폭 블락들 및 연결영역들의 회로도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치에서는, 제1분리 제어라인(ISi)과 접지(VSS) 사이에 접속되는 방전부(NAA)가 2개의 엔모스 트랜지스터(1,2)를 구비하고 제2분리 제어라인(ISj)과 접지(VSS) 사이에 접속되는 방전부(NBB)가 2개의 엔모스 트랜지스터(3,4)를 구비하며 또한 도 3에 도시된 제1실시예에서의 제1분리 제어라인의 상보라인()과 제2분리 제어라인의 상보라인()이 제거된다. 그 이외의 구성요소들은 제1실시예에 따른 반도체 메모리장치의 구성요소들과 동일하다.
좀더 상세히 설명하면, 상기 방전부(NAA)는 드레인이 상기 제1분리 제어라인(ISi)에 접속되고 게이트가 상기 제1등화 제어라인(EQi)에 접속되는 엔모스 트랜지스터(1) 및 드레인이 상기 엔모스 트랜지스터(1)의 소오스에 접속되고 게이트가 상기 제2등화 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터(2)를 구비한다. 상기 방전부(NBB)는 드레인이 상기 제2분리 제어라인(ISj)에 접속되고 게이트가 상기 제2등화 제어라인(EQj)에 접속되는 엔모스 트랜지스터(3) 및 드레인이 상기 엔모스 트랜지스터(3)의 소오스에 접속되고 게이트가 상기 제1등화 제어라인의 상보라인()에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터(4)를 구비한다.
여기에서 상기 방전부(NAA)가 상기 제1등화신호 및 상기 제2등화신호의 반전신호에 의해 동시에 제어되고 또한 상기 방전부(NBB)가 상기 제2등화신호 및 상기 제1등화신호의 반전신호에 의해 동시에 제어되도록 구성된 이유는 다음과 같다. 프리차지 구간동안에 상기 제1등화신호 및 제2등화신호는 모두 논리"하이"이며 이때 상기 제1분리 제어라인(ISi) 및 상기 제2분리 제어라인(ISj)은 모두 논리"하이", 즉 전원전압(VDD) 레벨로 프리차치되어야 한다. 그런데 상기 방전부(NAA)가 상기 제1등화신호에 의해서만 제어되도록 구성된다면, 논리"하이"의 상기 제1등화신호에 의해 상기 방전부(NAA)가 턴온됨으로 인하여 상기 제1분리 제어라인(ISi)이 논리"로우"상태가 되어 버린다. 마찬가지로 상기 방전부(NBB)가 상기 제2등화신호에 의해서만 제어되도록 구성된다면, 논리"하이"의 상기 제2등화신호에 의해 상기 방전부(NBB)가 턴온됨으로 인하여 상기 제2분리 제어라인(ISj)이 논리"로우"상태가 되어 버린다. 따라서 상기와 같은 이유로 반도체 메모리장치가 오동작되게 된다.
이하 상술한 본 발명의 제2실시예에 따른 반도체 메모리장치의 개략적인 동작 및 효과를 간단히 설명하겠다. 여기에서는 상기 제1비트라인 쌍(BLi,)에 연결되는 좌측 메모리셀 어레이(i)가 엑티브되어 동작될 경우를 설명하겠다.
상술하였듯이 상기 제1비트라인 쌍(BLi,)에 연결된 상기 메모리셀 어레이(i)가 엑티브되어 동작될 경우에는, 상기 제1분리 제어라인(ISi)을 통해 전달되는 상기 제1분리 제어신호는 승압전압(VPP) 레벨이 되고 상기 제2분리 제어라인(ISj)을 통해 전달되는 상기 제2분리 제어신호는 접지전압(VSS) 레벨로 방전된다. 또한 상기 제1등화 제어라인(EQi)을 통해 전달되는 상기 제1등화신호는 접지전압(VSS) 레벨이 되고 상기 제2등화 제어라인(EQj)을 통해 전달되는 상기 제2등화신호는 전원전압(VDD) 레벨이 된다. 또한 상기 제1등화 제어라인의 상보라인()을 통해 전달되는 상기 제1등화신호의 반전신호는 전원전압(VDD) 레벨이 되고 상기 제2등화 제어라인의 상보라인()을 통해 전달되는 상기 제2등화신호의 반전신호는 접지전압(VSS) 레벨이 된다.
이에 따라 상기 제2분리 제어신호가 접지전압(VSS) 레벨로 방전되는 동안에, 상기 제2등화신호에 의해 상기 방전부(NBB)의 상기 엔모스 트랜지스터(3)이 턴온되고 또한 상기 제1등화신호의 반전신호에 의해 상기 방전부(NBB)의 상기 엔모스 트랜지스터(4)가 턴온된다. 결국 상기 제2분리 제어라인(ISj)을 통해 전달되는 상기 제2분리 제어신호가 빨리 접지전압(VSS) 레벨로 방전된다. 이때 상기 방전부(NAA)의 상기 엔모스 트랜지스터(1)는 상기 제1등화신호에 의해 턴오프되고 상기 엔모스 트랜지스터(2)는 상기 제2등화신호의 반전신호에 의해 턴오프된다.
따라서 상기 본 발명의 제2실시예에 따른 반도체 메모리장치는, 상기 제2실시예와 마찬가지로 상기 제1스위칭부(202)의 엔모스 분리 트랜지스터들(64,65)가 턴온되고 이와 동시에 상기 제2스위칭부(206)의 엔모스 분리 트랜지스터들(72,73)이 빨리 턴오프되게 된다. 즉 센싱동작시 상기 제2비트라인 쌍(BLj,)과 상기 센싱 비트라인 쌍(SBLi,)이 분리되므로, 상기 센스증폭기(204)에 걸리는 부하가 감소된다. 이에 따라 상기 제1비트라인 쌍(BLi,)와 상기 센싱 비트라인 쌍(SBLi,) 사이의 전하분배(Charge Sharing) 시간이 감소하여, 결국 상기 센스증폭기(204)의 동작이 빨라지게 된다.
특히 상술한 본 발명의 제2실시예에 따른 반도체 메모리장치에서는, 상기 센스증폭 블락들 및 연결영역들에서 상기 제1분리 제어라인의 상보라인()과 상기 제2분리 제어라인의 상보라인()이 제거되므로 레이아웃이 감소되는 장점이 있다.
결론적으로 상술한 본 발명의 제1 및 제2실시예에 따른 반도체 메모리장치에서는, 상기 도 1에 도시된 로우디코더가 장방향으로 배치된 구조를 갖는 반도체 메모리장치에서와 같이 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)의 부하가 약 2배이상 증가하더라도, 상기 방전부들(NA,NB,NAA,NBB)에 의하여 상기 제1분리 제어라인(ISi) 및 제2분리 제어라인(ISj)의 방전속도가 빨라지게 된다. 이에 따라 상기 센스증폭기(204)가 빨리 감지증폭 동작을 시작할 수 있으므로 스피드 손실이 방지된다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는, 분리 제어라인의 부하가 크더라도, 엑티브되지 않는 메모리셀 어레이에 대응되는 분리 제어라인의 방전시 방전부에 의해 분리 제어라인의 방전속도를 빠르게 함으로써, 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있다. 따라서 고속동작이 가능하다.

Claims (16)

  1. 비트라인 쌍;
    상기 비트라인 쌍에 접속되는 메모리셀 어레이;
    센싱 비트라인 쌍;
    분리 제어라인을 통해 전달되는 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하는 스위칭부;
    등화 제어라인을 통해 전달되는 등화신호에 응답하여 상기 비트라인 쌍을 등화시키는 등화기;
    상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기; 및
    상기 분리 제어라인의 방전시 방전을 빠르게 하기 위해 상기 분리 제어라인과 접지 사이에 접속되는 제1방전수단을 구비하고,
    상기 제1방전수단은 상기 분리 제어라인의 상보라인을 통해 전달되는 상보 분리 제어신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1방전수단은, 드레인이 상기 분리 제어라인에 접속되고 게이트가 상기 분리 제어라인의 상기 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 등화 제어라인의 방전시 방전을 빠르게 하기 위해 상기 등화 제어라인과 접지 사이에 접속되는 제2방전수단을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 제2방전수단은, 드레인이 상기 등화 제어라인에 접속되고 게이트가 상기 등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  5. 제1 및 제2비트라인 쌍;
    상기 제1비트라인 쌍에 접속되는 제1메모리셀 어레이;
    상기 제2비트라인 쌍에 접속되는 제2메모리셀 어레이;
    센싱 비트라인 쌍;
    제1분리 제어라인을 통해 전달되는 제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하는 제1스위칭부;
    제2분리 제어라인을 통해 전달되는 제2분리 제어신호에 응답하여 상기제2비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하는 제2스위칭부;
    제1등화 제어라인을 통해 전달되는 제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키는 제1등화기;
    제2등화 제어라인을 통해 전달되는 제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시키는 제2등화기;
    상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기;
    상기 제2메모리셀 어레이의 엑티브 동작시 상기 제1분리 제어라인의 방전을 빠르게 하기 위해 상기 제1분리 제어라인과 접지 사이에 접속되는 제1방전수단; 및
    상기 제1메모리셀 어레이의 엑티브 동작시 상기 제2분리 제어라인의 방전을 빠르게 하기 위해 상기 제2분리 제어라인과 접지 사이에 접속되는 제2방전수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 제1방전수단은, 드레인이 상기 제1분리 제어라인에 접속되고 게이트가 상기 제1분리 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 제1방전수단은,
    드레인이 상기 제1분리 제어라인에 접속되고 게이트가 상기 제1등화 제어라인에 접속되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 접속되고 게이트가 상기 제2등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제5항에 있어서, 상기 제2방전수단은, 드레인이 상기 제2분리 제어라인에 접속되고 게이트가 상기 제2분리 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  9. 제5항에 있어서, 상기 제2방전수단은,
    드레인이 상기 제2분리 제어라인에 접속되고 게이트가 상기 제2등화 제어라인에 접속되는 제1엔모스 트랜지스터; 및
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 접속되고 게이트가 상기 제1등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제5항에 있어서, 상기 제1등화 제어라인의 방전시 방전을 빠르게 하기 위해 상기 제1등화 제어라인과 접지 사이에 접속되는 제3방전수단; 및
    상기 제2등화 제어라인의 방전시 방전을 빠르게 하기 위해 상기 제2등화 제어라인과 접지 사이에 접속되는 제4방전수단을 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 제3방전수단은, 드레인이 상기 제1등화 제어라인에 접속되고 게이트가 상기 제1등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 제4방전수단은, 드레인이 상기 제2등화 제어라인에 접속되고 게이트가 상기 제2등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  13. 비트라인 쌍과, 상기 비트라인 쌍에 접속되는 복수개의 메모리셀들을 갖는 복수개의 메모리셀 어레이들;
    컬럼 방향으로 상기 각 메모리셀 어레이의 좌우측에 배치되며, 센싱 비트라인 쌍과, 분리 제어라인을 통해 전달되는 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센싱 비트라인 쌍을 연결하는 스위칭부와, 상기 센싱 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기를 갖는 복수개의 센스증폭 블락들; 및
    워드라인 방향으로 상기 각 센스증폭 블락의 상단 및 하단에 배치되는 복수개의 연결영역들을 구비하며,
    상기 각 연결영역에는 상기 분리 제어라인의 방전시 방전을 빠르게 하기 위해 상기 분리 제어라인과 접지 사이에 접속되는 제1방전수단이 구비되고, 상기 제1방전수단은 상기 분리 제어라인의 상보라인을 통해 전달되는 상보 분리 제어신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제13항에 있어서, 상기 제1방전수단은, 드레인이 상기 분리 제어라인에 접속되고 게이트가 상기 분리 제어라인의 상기 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  15. 제13항에 있어서, 상기 각 연결영역에는 상기 등화 제어라인의 방전시 방전을 빠르게 하기 위해 상기 등화 제어라인과 접지 사이에 접속되는 제2방전수단이 더 구비되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제15항에 있어서, 상기 제2방전수단은, 드레인이 상기 등화 제어라인에 접속되고 게이트가 상기 등화 제어라인의 상보라인에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
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