KR100721193B1 - 디램 비트라인 센스 앰프 회로 - Google Patents

디램 비트라인 센스 앰프 회로 Download PDF

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Abstract

본 발명은 비트라인 노이즈(Bitline Noise)를 감소시키기 위한 디램 비트라인 센스 앰프 회로에 관한 것으로, 워드라인에 의해 인에이블되어 선택된 비트라인과 이에 인접한 비트바 라인의 전압을 저장하는 복수개의 셀로된 셀어레이부의 데이터를 센싱·증폭하는 회로에 있어서, 제 1, 2 제어 신호에 따라서 비트라인과 비트바 라인을 비트라인 프리차지 전압으로 프리차지시키며 상기 비트라인이 선택된 이후에는 상기 비트바 라인에만 비트라인 프리차지 전압을 공급하는 비트라인 이퀄라이저부와, 상기 제 1, 2 제어 신호에 따라서 상기 선택된 비트라인과 서브 비트라인간을 연결하고 상기 비트바 라인과 서브 비트바 라인간을 분리하는 비트라인 스위치부와, 상기 서브 비트라인과 서브 비트바 라인을 비트라인 프리차지 전압으로 프리차지시키며 비트라인이 선택되고 차지 쉐어링되는 동안에 상기 서브 비트라인에만 비트라인 프리차지 전압을 공급하는 서브 비트라인 이퀄라이저부와, 상기 서브 비트라인과 서브 비트바 라인간의 전압차를 감지·증폭하는 비트라인 센스 앰프 회로부를 포함하여 구성된다.
디램(DRAM), 비트라인 센스 앰프(Bitline Sense amplifier)

Description

디램 비트라인 센스 앰프 회로{DRAM Bitline Sense Amplifier Circuit}
도 1은 일반 디램에서의 비트라인 구조를 나타낸 도면
도 2는 종래 기술에 따른 셀 어레이 구성도
도 3은 종래 기술에 따른 디램 비트라인 센스 앰프 회로도
도 4는 종래 디램 비트라인 센스 앰프 회로의 동작을 설명하기 위한 타이밍도
도 5는 본 발명에 따른 셀 어레이 구성도
도 6은 본 발명의 실시예에 따른 디램 비트라인 센스 앰프 회로도
도 7은 본 발명에 따른 디램 비트라인 센스 앰프 회로의 동작을 설명하기 위한 타이밍도
도면의 주요 부분에 대한 부호 설명
61 : 셀 어레이 62 : 제 1 비트라인 이퀄라이저부
63 : 제 1 비트라인 스위치부 64 : 서브 비트라인 이퀄라이저부
65 : 센스 앰프 회로부 66 : 제 2 비트라인 스위치부
67 : 제 2 비트라인 이퀄라이저부
본 발명은 반도체 회로에 관한 것으로 특히, 차지 쉐어링(Charge Sharing) 동안에 인접 비트라인간에 발생되는 커플링 노이즈(Coupling noise)를 방지하기 위한 디램 비트라인 센스 앰프 회로에 관한 것이다.
일반적으로, 디램(DRAM: Dynamic Random Access Memory)의 입·출력 회로나 주변 회로는 비교적 큰 전압 진폭(0.9∼5V)의 논리 동작이 주를 이루기 때문에 메모리 셀 어레이에 비해 노이즈의 영향이 상대적으로 적다.
그러나, 메모리 셀은 자체 증폭능력이 없기 때문에 리드 동작시 전하분배(charge sharing)에 의해 100∼250mV의 미세한 신호전압이 발생되며, 이후 비트라인 센스 앰프에 의한 증폭 과정에서 비트라인간에 발생하는 커플링 노이즈로 인해 메모리 셀의 전압 마진(Voltage Margin) 및 비트라인 센스앰프에서의 센싱 마진(Sensing Margin)에 악영향을 미치게 되는 문제점이 있다.
도 1은 일반 디램에서의 비트라인 구조를 나타내 단면도로, 동 도면을 참조하여 비트라인간 커플링 노이즈(Bitline to Bitline Coupling Noise)의 발생을 설명하기로 한다.
A 내지 D로 도시된 비트라인 중 A와 C는 비트라인에 연결된 메모리 셀의 데이터를 리드(Read)한다고 가정할 때, 상기 A와 C의 비트라인은 Vdd/2±Vt의 전위를 유지하게 되며 나머지 B와 D의 비트라인은 Vdd/2의 전위를 유지하게 된다.
이와 같은 A와 B 그리고, C와 D 비트라인 전위차를 감지·증폭하는 과정에서 활성화되도록 선택되지 않은 B와 D의 비트라인이 인접한 A와 C의 비트라인의 영향을 받아 Vdd/2 수준을 유지하지 못하고 전위 변화를 일으키게 되면서 비트라인간 커플링 노이즈가 발생하게 된다.
이때, 상기 리드 동작을 위해 선택된 A와 C의 비트라인이 상호 반대의 전위 레벨을 갖는 데이터를 리드할 때에는 상보적으로 작용하여 그 사이에 위치하는 B 비트라인과의 커플링 노이즈를 상당량 제거할 수 있게 되지만 상호 동일한 데이터를 리드할 때에는 상기 B 비트라인의 전위 변화 폭이 커져 이에 따른 커플링 노이즈의 발생을 막을 수 없게 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 디램 비트라인 센스 앰프 회로를 설명하면 다음과 같다.
도 2는 종래 기술에 따른 셀 어레이 구성도이고, 도 3은 종래 기술에 따른 디램 비트라인 센스 앰프 회로도이고, 도 4는 종래 디램 비트라인 센스 앰프 회로의 동작을 설명하기 위한 타이밍도이다.
종래 센스 앰프를 갖는 메모리 구조는 도 2에 도시된 바와 같이, 복수개의 워드라인들과, 상기 워드라인에 수직하게 교차되며 2개씩 쌍을 이루는 비트라인들과, 상기 쌍을 이루는 2개의 비트라인에 대하여 그 상하부에서 각각 연결되는 복수개의 비트라인 센스앰프(BLSA)를 포함한다.
여기서, 상기 쌍을 이루는 2개의 비트라인은 각각 비트라인(BL)과 비트바 라인(/BL)이다.
그리고, 메모리 셀은 워드라인과 비트라인(BL)이 교차되는 지점 혹은 워드라인과 비트바 라인(/BL)과 교차되는 지점 중 어느 하나에만 배치되며 이에 따라 전체 워드라인과 비트라인(BL) 및 비트바 라인(/BL)의 교차점 중 절반에만 배치되게 된다.
그리고, 상기 워드라인들은 그 끝단에서 각각 짝수 번째 서브워드라인(SWLE) 혹은 홀수 번째 서브 워드라인(SWLO)에 연결되게 되는데, 하나의 워드라인이 그 끝단 일측에서 짝수 번째 서브 워드라인(SWLE)에 연결되면 그 양측에 이웃하는 2개의 워드라인은 그 끝단 타측에서 홀수 번째 서브 워드라인(SWLO)에 연결된다.
상기한 센스앰프를 갖는 메모리의 상세한 구성은 도 3에 나타난 바와 같이, 셀 어레이(31)와, 제 1 칼럼 선택 스위치부(32)와, 비트라인 이퀄라이저부(33)와, 센스 앰프 회로부(34)와, 제 2 칼럼 선택 스위치부(35)로 구성된다.
상기 셀어레이부(31)는 각각 비트라인(BL1) 또는 비트바 라인(/BL1)에 한쪽 전극이 연결되며 게이트단에 인가되는 서브 워드라인(SWL)의 신호에 따라서 선택적으로 온(ON)되는 엔모스 트랜지스터와, 상기 엔모스 트랜지스터의 다른쪽 전극과 플레이트 단자(Plate) 사이에 연결되는 캐패시터로 이루어지는 단위셀을 복수개 갖는다.
그리고, 각 단위셀의 비트라인(BL), 비트바 라인(/BL)과 접지단 사이에서는 소정의 캐패시턴스 성분(Cs)을 갖고, 각 단위셀간에는 소정의 레지스턴스 성분(Rs)을 갖는다.
그리고, 상기 제 1 칼럼 선택 스위치부(32)는 메모리 셀 어레이(31)의 비트 라인(BL1), 비트바 라인(/BL1)과 서브 비트라인(SBL), 서브 비트바 라인(/SBL) 사이에 직렬 연결되는 제 1, 2 엔모스 트랜지스터(N1, N2)로 구성되며 게이트 전극에 인가되는 칼럼 선택 신호(SHU)에 따라서 상기 비트라인(BL1), 비트바 라인(/BL1)의 신호를 서브 비트라인(SBL),서브 비트바 라인(/SBL1)으로 출력한다.
그리고, 상기 제 2 칼럼 선택 스위치부(35)는 상기 메모리 셀 어레이(31)와 상기 센스 앰프 회로부(34)를 공유하는 메모리 셀 어레이(도시되지 않음)의 비트라인(BL2), 비트바 라인(/BL2)과 서브 비트라인(SBL), 서브 비트바 라인(/SBL) 사이에 직렬 연결되는 제 3, 4 엔모스 트랜지스터(N3, N4)로 구성되며 게이트 전극에 인가되는 칼럼 선택 신호(SHD)에 따라서 상기 비트라인(BL2), 비트바 라인(/BL2)의 신호를 서브 비트라인(SBL), 서브 비트바 라인(/SBL)으로 출력한다.
그리고, 상기 비트라인 이퀄라이저부(33)는 한쪽 전극이 비트라인 프리차지 전압(VBL)에 연결되고 다른쪽 전극이 각각 서브 비트라인(SBL), 서브 비트바 라인(/SBL)에 연결되는 제 5, 6 엔모스 트랜지스터(N5, N6)와, 서브 비트라인(SBL)과 서브 비트바 라인(/SBL) 사이에 연결되는 제 7 엔모스 트랜지스터(N7)로 이루어진다.
여기서, 제 5, 6, 7 엔모스 트랜지스터(N5, N6, N7)의 게이트단에는 비트라인 등화 신호(BLEQB)가 인가되며 상기 비트라인 등화 신호(BLEQB)에 따라서 상기 서브 비트라인(SBL)과 서브 비트바 라인(/SBL)을 비트라인 프리차지 전압(VBL)으로 등화시킨다.
그리고, 상기 센스 앰프 회로부(34)는 상기 서브 비트라인(SBL) 및 서브 비 트바 라인(/SBL)에 각각의 게이트단이 크로스 커플 구조를 연결되며 센스 앰프 구동 제어 신호(CSP)(CSN)에 의해 서브 비트라인(SBL)에 실린 데이터를 감지·증폭한다.
그리고, 서브 비트라인(SBL) 및 서브 비트바 라인(/SBL)에 각각 한쪽 전극이 연결되며 게이트단에 인가되는 센스 앰프 선택 신호(Ys)에 따라서 다른쪽 전극에 LIO,/LIO 신호로 출력하는 제 8, 9 엔모스 트랜지스터(N8, N9)를 포함한다.
상기와 같이 구성되는 종래 기술에 따른 디램 비트라인 센스 앰프 회로의 동작은 도 4에 도시된 바와 같이, 서브 워드라인(SWL)이 하이 레벨로 인에이블되기 이전에는 서브 비트라인(SWL)과 인접하는 서브 비트바 라인(/SBL)이 비트라인 프리차지 전압(VBL) 레벨로 유지된다.
이러한 상태에서 서브 워드라인(SWL)이 하이로 인에이블되면 선택된 메모리 셀의 데이터가 서브 비트라인(SBL)을 통해서 일정시간 동안 전하 분배(Charge Sharing)가 되고, 상기 서브 비트라인(SBL)과 인접하는 서브 비트바 라인(/SBL)간의 전위차가 일정 전위 이상이 되면 상기 센스 앰프 회로부(34)가 인에이블되어 메모리 셀의 데이터를 증폭하게 된다.
그러나, 상기와 같은 종래의 디램 비트라인 센스 앰프 회로는 상술한 바와 같이, 서브 워드라인이 하이로 인에이블되어 선택된 메모리 셀의 데이터가 서브 비트라인을 통해서 일정 시간동안 차지 쉐어링되는 동안에 인접하는 서브 비트바 라인이 프리차지 전압 레벨로 유지되는데, 이러한 차지 쉐어링에 의하여 서브 비트라 인과 서브 비트바 라인간의 커플링 노이즈가 발생하여 메모리 셀로부터 전달되는 데이터가 손실되거나 센스 앰프 회로부에 도달하는 전위가 작아져서 센스앰프 회로부의 증폭 시간이 지연되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 메모리 셀의 데이터가 비트라인을 통해서 차지 쉐어링되는 동안에 인접 비트바 라인의 전위를 일정하게 유지시키어 회로 동작의 안정성을 확보할 수 있는 디램 비트라인 센스 앰프 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디램 비트라인 센스 앰프 회로는 한 쌍의 비트라인 및 비트바라인과; 제1,제2제어신호에 응답하여 상기 비트라인과 비트바라인을 프리차지하는 프리차지부와; 상기 제1,제2제어신호에 응답하여 상기 비트라인과 비트바라인을 서브 비트라인과 서브 비트바라인을 연결 또는 분리하는 스위칭부와; 제1,제2 비트라인 이퀄라이즈 제어신호에 응답하여 상기 서브 비트라인과 서브 비트바라인을 프리차지하는 서브 프리차지부와; 상기 서브 비트라인과 서브 비트바라인의 전압차를 감지 증폭하는 센스앰프;를 포함하고, 상기 비트라인으로 차지 쉐어링시, 상기 프리차지부는 상기 제1제어신호에 응답하여 상기 비트바라인을 프리차지하고, 상기 스위칭부는 상기 제2제어신호에 응답하여 상기 비트바라인과 서브비트바라인을 분리하며, 상기 서브 프리차지부는 제2 비트라인 이퀄라이즈 제어신호에 응답하여 상기 서브 비트바라인을 프리차지하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 디램 비트라인 센스 앰프 회로를 설명하면 다음과 같다.
도 5는 본 발명에 따른 셀 어레이 구성도이고, 도 6은 본 발명의 실시예에 따른 디램 비트라인 센스 앰프 회로도이고, 도 7은 본 발명에 따른 디램 비트라인 센스 앰프 회로의 동작을 설명하기 위한 타이밍도이다.
본 발명에 따른 셀 어레이 구성은 도 5에 나타난 바와 같이, 복수개의 워드라인들과, 상기 워드라인에 수직하게 교차되며 2개씩 쌍을 이루는 비트라인들과, 상기 쌍을 이루는 2개의 비트라인에 대하여 그 상하부에서 각각 연결되는 복수개의 비트라인 센스 앰프(BLSA)를 포함한다.
여기서, 상기 쌍을 이루는 2개의 비트라인은 각각 비트라인(BL)과 비트바 라인(/BL)이다.
그리고, 메모리 셀은 워드라인과 비트라인(BL)이 교차되는 지점 혹은 워드라인과 비트바 라인(/BL)과 교차되는 지점 중 어느 하나에만 배치되며 이에 따라 전체 워드라인과 비트라인(BL) 및 비트바 라인(/BL)의 교차점 중 절반에만 배치되게 된다.
그리고, 상기 워드라인들은 그 끝단에서 각각 짝수 번째 서브 워드라인(SWLE) 혹은 홀수 번째 서브 워드라인(SWLO)에 연결되게 되는데, 상기 비트라인(BL)상에 배치된 메모리 셀은 짝수 번째 서브 워드라인(SWLE)에 연결되고, 상기 비트바 라인(/BL)상에 배치된 메모리 셀은 홀수 번째 서브 워드라인(SWLO)에 연결된다.
상기와 같은 센스앰프를 갖는 메모리의 상세한 구성은 도 6에 나타난 바와 같이, 셀 어레이(61)와, 제 1 비트라인 이퀄라이저부(62)와, 제 1 비트라인 스위치부(63)와, 서브 비트라인 이퀄라이저부(64)와, 센스 앰프 회로부(65)와, 제 2 비트라인 스위치부(66)와, 제 2 비트라인 이퀄라이저부(67)로 이루어진다.
상기 셀 어레이(61)는 각각 비트라인(BL1) 또는 비트바 라인(/BL1)에 한쪽 전극이 연결되며 게이트단에 인가되는 서브 워드라인(SWL)의 신호에 따라서 선택적으로 온(ON)되는 엔모스 트랜지스터와, 상기 엔모스 트랜지스터의 다른쪽 전극과 플레이트 단자(Plate) 사이에 연결되는 캐패시터로 이루어지는 단위셀을 복수개 갖는다.
여기서, 각 단위셀은 비트라인(BL1), 비트바 라인(/BL1)과 접지단 사이에서 소정의 캐패시턴스 성분(Cs)을 갖고, 각 단위셀간에는 소정의 레지스턴스 성분(Rs)을 갖는다.
그리고, 제 1 비트라인 이퀄라이저부(62)는 비트라인(BL1)과 비트바 라인(/BL1) 사이에 직렬 연결되는 제 1, 2 엔모스 트랜지스터(N1, N2)로 구성된다. 상기 제 1, 2 엔모스 트랜지스터(N1, N2)의 공통 단자에는 비트라인 프리차지 전압(VBL)이 인가되고 그 게이트 전극에 인가되는 제 1, 2 제어 신호(SHUj, SHUi)에 따라서 상기 비트라인(BL1), 비트바 라인(/BL1)에 비트라인 프리차지 전압(VBL)을 인가한다.
이때, 상기 서브 워드라인(SWL)이 인에이블되어 비트라인(BL1)이 선택되면 제 1, 2 제어 신호(SHUj, SHUi)는 각각 로우(L), 하이(H)의 값을 갖게 되어 선택된 비트라인(BL1)은 상기 비트라인 프리차지 전압(VBL)과 끊어지게 되고 비트바 라인(/BL1)에는 상기 비트라인 프리차지 전압(VBL)이 인가된다.
그리고, 상기 제 1 비트라인 스위치부(63)는 상기 비트라인(BL1), 비트바 라인(/BL1)과 서브 비트라인(SBL), 서브 비트바 라인(/SBL) 사이에 각각 연결되는 제 3, 4 엔모스 트랜지스터(N3, N4)로 구성된다.
여기서, 상기 제 3 엔모스 트랜지스터(N3)의 게이트단에는 상기 제 1 제어 신호(SHUj)가 인가되고 상기 제 4 엔모스 트랜지스터(N4)의 게이트단에는 상기 제 2 제어 신호(SHUi)가 인가되어 선택된 비트라인(BL1)과 서브 비트라인(SBL)을 연결하고 이에 이웃하는 비트바 라인(/BL1)과 서브 비트바 라인(/SBL)간의 연결은 끊어준다.
그리고, 상기 서브 비트라인 이퀄라이저부(64)는 한쪽 전극에 비트라인 프리차지 전압(VBL)이 인가되고 다른쪽 전극이 각각 서브 비트라인(SBL)과 서브 비트바 라인(/SBL)에 연결되는 제 5, 6 엔모스 트랜지스터(N5, N6)로 구성된다.
여기서, 상기 제 5 엔모스 트랜지스터(N5)의 게이트단에는 제 1 비트라인 이퀄라이즈 제어 신호(BLEQi)가 인가되고 상기 제 6 엔모스 트랜지스터(N6)의 게이트단에는 제 2 비트라인 이퀄라이즈 제어 신호(BLEQj)가 인가되며 차지 쉐어링(Charge Sharing) 동안에 선택된 비트라인(BL)에 인접한 서브 비트바 라인(/SBL)을 비트라인 프리차지 전압(VBL) 레벨로 유지시킨다.
그리고, 상기 센스 앰프 회로부(65)는 상기 서브 비트라인(SBL) 및 서브 비 트바 라인(/SBL)에 각각의 게이트단이 크로스 커플 구조로 연결되며 센스 앰프 구동 제어 신호(CSP)(CSN)에 의해 서브 비트라인(SBL)에 실린 데이터를 감지·증폭하여 데이터 버스라인으로 전달한다.
그리고, 서브 비트라인(SBL) 및 서브 비트바 라인(/SBL)에 각각 한쪽 전극이 연결되며 게이트단에 인가되는 센스 앰프 선택 신호(Ys)에 따라서 다른쪽 전극에 LIO˙/LIO 신호로 출력하는 제 7, 8 엔모스 트랜지스터(N7, N8)를 포함한다.
그리고, 상기 제 2 비트라인 스위치부(66)는 상기 메모리 셀(61)과 센스 앰프 회로부(65)를 공유하는 메모리 셀(도시하지 않음)의 비트라인(BL2), 비트바 라인(/BL2)을 각각 상기 서브 비트라인(SBL), 서버 비트바 라인(/SBL)에 선택적으로 연결하기 위한 제 9, 10 엔모스 트랜지스터(N9, N10)로 구성된다.
여기서, 상기 제 9, 10 엔모스 트랜지스터(N9, N10)의 게이트단에는 각각 제 3, 4 제어 신호(SHDi, SHDj)가 인가되어 상기 제 3, 4 제어 신호(SHDi, SHDj)의 신호값에 따라서 메모리 셀을 선택하게 되는데, 상기 메모리 셀(61)이 선택된 경우에는 상기 제 3, 4 제어 신호(SHDi, SHDj)는 로우(L) 값을 갖는다.
그리고, 제 2 비트라인 이퀄라이저부(67)는 비트라인(BL2)과 비트바 라인(/BL2) 사이에 직렬 연결되며 그 공통 전극에 비트라인 프리차지 전압(VBL)이 인가되는 제 11, 12 엔모스 트랜지스터(N11, N12)로 구성되며 상기 제 11, 12 엔모스 트랜지스터(N11, N12)의 게이트단에는 각각 로우의 로직값을 갖는 제 3, 4 제어 신호(SHDj, SHDi)가 인가되어 상기 비트라인(BL)과 비트바 라인(/BL)을 프리차지 전압(VBL) 레벨로 유지시킨다.
상기와 같이 구성되는 본 발명의 디램 비트라인 센스 앰프 회로의 동작은 도 7에 도시된 바와 같이, 서브 워드라인(SWL)이 하이(H)로 인에이블되기 전에는 서브 비트라인(SBL)과 이에 인접하는 서브 비트바 라인(/SBL)이 비트라인 프리차지 전압(VBL)으로 유지된다.
이어, 서브 워드라인(SWL)이 하이(H)로 인에이블되고 제 1 제어 신호(SHUj)가 하이(H), 제 2 제어 신호(SHUi)가 로우(L)가 되면 비트라인(BL1)은 서브 비트라인(SBL)에 연결되어 상기 선택된 메모리 셀의 데이터가 서브 비트라인(SBL)으로 전달된다.
그리고, 상기 비트라인(BL1)에 인접한 비트바 라인(/BL1)은 서브 비트바 라인(/SBL)과 분리되고, 상기 비트바 라인(/BL1)은 상기 제 1 비트라인 이퀄라이저부(62)를 통해 비트라인 프리차지 전압(VBL)이 인가된다.
그리고, 차지 쉐어링 동안에 상기 서브 비트바 라인(/SBL)은 서브 비트라인 이퀄라이저부(64)를 통해 비트라인 프리차지 전압(VBL)을 유지한다.
그리고, 선택된 메모리 셀의 데이터가 서브 비트라인(SBL)을 통해서 차지 쉐어링이 진행되어 서브 비트바 라인(/SBL)과의 전위차가 상기 센스 앰프 회로부(65)가 충분하게 증폭할 수 있을 정도가 되면 상기 비트라인 센스 엠프 회로부(65)가 인에이블되어 서브 비트라인(SBL)과 서브 비트바 라인(/SBL)간의 전위차를 증폭하게 된다.
상기와 같은 본 발명의 디램 비트라인 센스 앰프 회로는 워드라인이 하이로 인에이블되고 선택된 메모리 셀의 데이터가 비트라인을 통해 일정 시간동안 차지 쉐어링이 진행되는 동안에 인접 서브 비트바 라인의 전위를 비트라인 프리차지 전압 레벨로 일정하게 유지시켜 비트라인이 안정된 전위를 가지므로 데이터가 인접 라인의 전위에 영향을 받지 않아 데이터 라인간 커플링 노이즈가 발생되지 않으므로 데이터 손실을 방지할 수 있고, 센스 앰프 회로부의 증폭 시간 지연을 방지할 수 있는 효과가 있다.

Claims (4)

  1. 한 쌍의 비트라인 및 비트바라인과;
    제1,제2제어신호에 응답하여 상기 비트라인과 비트바라인을 프리차지하는 프리차지부와;
    상기 제1,제2제어신호에 응답하여 상기 비트라인과 비트바라인을 서브 비트라인과 서브 비트바라인을 연결 또는 분리하는 스위칭부와;
    제1,제2 비트라인 이퀄라이즈 제어신호에 응답하여 상기 서브 비트라인과 서브 비트바라인을 프리차지하는 서브 프리차지부와;
    상기 서브 비트라인과 서브 비트바라인의 전압차를 감지 증폭하는 센스앰프;를 포함하고,
    상기 비트라인으로 차지 쉐어링시, 상기 프리차지부는 상기 제1제어신호에 응답하여 상기 비트바라인을 프리차지하고, 상기 스위칭부는 상기 제2제어신호에 응답하여 상기 비트바라인과 서브비트바라인을 분리하며, 상기 서브 프리차지부는 제2 비트라인 이퀄라이즈 제어신호에 응답하여 상기 서브 비트바라인을 프리차지하는 것을 특징으로 하는 디램 비트라인 센스 앰프 회로.
  2. 제 1 항에 있어서, 상기 프리차지부는 비트라인 프리차지 전압 단자와 상기 비트라인 사이에 연결되어 비트라인이 선택되기 이전에 상기 비트라인을 상기 비트라인 프리차지 전압으로 프리차지시키는 제 1 스위치와,
    상기 비트라인 프리차지 전압 단자와 상기 비트바 라인 사이에 연결되며 상기 비트바 라인을 비트라인 프리차지 전압으로 프리차지시키는 제 2 스위치로 구성됨을 특징으로 하는 디램 비트라인 센스 앰프 회로.
  3. 제 1 항에 있어서, 상기 스위칭부는
    상기 비트라인과 서브 비트라인을 연결하는 제 3 스위치와,
    상기 비트라인이 선택된 이후에 상기 비트바 라인과 서브 비트바 라인간을 분리하는 제 4 스위치로 구성됨을 특징으로 하는 디램 비트라인 센스 앰프 회로.
  4. 제 1 항에 있어서, 상기 서브 비트라인 이퀄라이저부는
    비트라인 프리차지 전압 단자와 서브 비트라인 사이에 연결되며 상기 비트라인이 선택되기 이전에 상기 서브 비트라인을 비트라인 프리차지 전압으로 프리차지시키는 제 5 스위치와,
    상기 비트라인 프리차지 전압 단자와 상기 서브 비트바 라인사이에 연결되며 상기 서브 비트바 라인에 비트라인 프리차지 전압을 공급하는 제 6 스위치로 구성됨을 특징으로 하는 디램 비트라인 센스 앰프 회로.
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