JPH10214484A - 半導体メモリのビットライン制御回路及びその制御方法と前記回路を含む半導体メモリ - Google Patents
半導体メモリのビットライン制御回路及びその制御方法と前記回路を含む半導体メモリInfo
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- JPH10214484A JPH10214484A JP10003469A JP346998A JPH10214484A JP H10214484 A JPH10214484 A JP H10214484A JP 10003469 A JP10003469 A JP 10003469A JP 346998 A JP346998 A JP 346998A JP H10214484 A JPH10214484 A JP H10214484A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ビットラインと相補ビットラインとの間のカ
ップリング現象を防止してメモリよりデータの読み出し
を正確に行うことができる制御回路及びその制御方法と
その半導体メモリを提供する。 【解決手段】 半導体メモリにおいて、ビットライン２
００、相補ビットライン２１０、等化電源ライン２２
０、第１プレチャージ回路２４０及び第２プレチャージ
回路２５０を備え、第１プレチャージ回路２４０は等化
電源ライン２２０とビットライン２００との間に接続さ
れて、第１プレチャージ制御信号（PEQL）によりプレチ
ャージ期間中にビットライン２００を等化電圧にプレチ
ャージし、チャージシェアリング期間にはビットライン
２００をフローティングにする。第２プレチャージ回路
２５０は等化電源ライン２２０と相補ビットライン２１
０との間に接続され、第２プレチャージ制御信号（PEQ
H）によりプレチャージ及びチャージシェアリング期間
中に相補ビットライン２１０を等化電圧にチャージさせ
る。
ップリング現象を防止してメモリよりデータの読み出し
を正確に行うことができる制御回路及びその制御方法と
その半導体メモリを提供する。 【解決手段】 半導体メモリにおいて、ビットライン２
００、相補ビットライン２１０、等化電源ライン２２
０、第１プレチャージ回路２４０及び第２プレチャージ
回路２５０を備え、第１プレチャージ回路２４０は等化
電源ライン２２０とビットライン２００との間に接続さ
れて、第１プレチャージ制御信号（PEQL）によりプレチ
ャージ期間中にビットライン２００を等化電圧にプレチ
ャージし、チャージシェアリング期間にはビットライン
２００をフローティングにする。第２プレチャージ回路
２５０は等化電源ライン２２０と相補ビットライン２１
０との間に接続され、第２プレチャージ制御信号（PEQ
H）によりプレチャージ及びチャージシェアリング期間
中に相補ビットライン２１０を等化電圧にチャージさせ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリのビ
ットライン（Bit Line）制御回路及びその制御方法およ
び前記制御回路を有する半導体メモリに関するものであ
る。
ットライン（Bit Line）制御回路及びその制御方法およ
び前記制御回路を有する半導体メモリに関するものであ
る。
【０００２】
【従来の技術】半導体メモリにおいて、特にダイナミッ
ク・ランダムアクセスメモリは、データを保存するメモ
リセルアレイとメモリセルアレイからデータを書込み及
び読み出しするためのビットライン（Bit Line）と相補
ビットライン（Bit Line Bar）とを含んでいる。
ク・ランダムアクセスメモリは、データを保存するメモ
リセルアレイとメモリセルアレイからデータを書込み及
び読み出しするためのビットライン（Bit Line）と相補
ビットライン（Bit Line Bar）とを含んでいる。
【０００３】メモリセルアレイの特定のメモリセルにデ
ータを書込んだり、あるいは特定のメモリセルからデー
タを読出す動作は、メモリセルのデータがチャージシェ
アリング（Charge Sharing）によってビットラインに伝
達された後、ビットラインと相補ビットラインとの電位
差を用いてメモリセルに保存されていたデータをセンシ
ングする動作等により行われる。
ータを書込んだり、あるいは特定のメモリセルからデー
タを読出す動作は、メモリセルのデータがチャージシェ
アリング（Charge Sharing）によってビットラインに伝
達された後、ビットラインと相補ビットラインとの電位
差を用いてメモリセルに保存されていたデータをセンシ
ングする動作等により行われる。
【０００４】図１は従来のビットライン制御回路を表す
回路図である。
回路図である。
【０００５】図１を参照すれば、従来のビットライン制
御回路はデータライン１１０、１２０、等化及びプレチ
ャージ手段１３０、メモリセルアレイ１４０、及びセン
ス増幅部１５０を備える。
御回路はデータライン１１０、１２０、等化及びプレチ
ャージ手段１３０、メモリセルアレイ１４０、及びセン
ス増幅部１５０を備える。
【０００６】メモリセルアレイ１４０はデータライン１
１０、１２０に接続されている多くのメモリセルから構
成されている。各メモリセルは１つのセルトランジスタ
とセルキャパシタとから構成されており、各メモリセル
は各々対応するアドレスによりアクセスされ、且つ対応
するセルキャパシタにチャージングされている電荷量で
データを保有している。セルトランジスタはワードライ
ンによりゲーティングされ、このセルトランジスタに接
続されているセルキャパシタに保存されている電荷を、
対応するデータラインに伝送する機能を有する。
１０、１２０に接続されている多くのメモリセルから構
成されている。各メモリセルは１つのセルトランジスタ
とセルキャパシタとから構成されており、各メモリセル
は各々対応するアドレスによりアクセスされ、且つ対応
するセルキャパシタにチャージングされている電荷量で
データを保有している。セルトランジスタはワードライ
ンによりゲーティングされ、このセルトランジスタに接
続されているセルキャパシタに保存されている電荷を、
対応するデータラインに伝送する機能を有する。
【０００７】データライン１１０、１２０は、各対応す
るメモリセルに対してビットライン（BL）及び相補ビッ
トライン（/BL）として作用する。即ち、情報の読出し
のため選択されるメモリセルがデータライン１１０に接
続されていれば、データライン１１０はビットライン
（BL）になり、データライン１２０は相補ビットライン
（/BL）になる。また、情報の読出しのために選択され
るメモリセルがデータライン１２０に連結されていれ
ば、データライン１２０はビットライン（BL）になり、
データライン１１０は相補ビットライン（/BL）にな
る。
るメモリセルに対してビットライン（BL）及び相補ビッ
トライン（/BL）として作用する。即ち、情報の読出し
のため選択されるメモリセルがデータライン１１０に接
続されていれば、データライン１１０はビットライン
（BL）になり、データライン１２０は相補ビットライン
（/BL）になる。また、情報の読出しのために選択され
るメモリセルがデータライン１２０に連結されていれ
ば、データライン１２０はビットライン（BL）になり、
データライン１１０は相補ビットライン（/BL）にな
る。
【０００８】等化及びプレチャージ手段１３０は、デー
タライン１１０、１２０の間に接続されており、等化制
御信号(PEQ)により制御され、プレチャージ期間中にデ
ータライン１１０、１２０を等化電圧（VBL）にプレチ
ャージさせる。また、等化及びプレチャージ手段１３０
はビットライン（BL）として作用するデータラインがチ
ャージシェアリングをする状態になれば、データライン
１１０、１２０をフローティング（Floating)させる。
タライン１１０、１２０の間に接続されており、等化制
御信号(PEQ)により制御され、プレチャージ期間中にデ
ータライン１１０、１２０を等化電圧（VBL）にプレチ
ャージさせる。また、等化及びプレチャージ手段１３０
はビットライン（BL）として作用するデータラインがチ
ャージシェアリングをする状態になれば、データライン
１１０、１２０をフローティング（Floating)させる。
【０００９】センス増幅部１５０はセンシング制御信号
（PIS）により制御され、データライン１１０、１２０
の電圧レベル差を検知して、その電位差を増幅する。
（PIS）により制御され、データライン１１０、１２０
の電圧レベル差を検知して、その電位差を増幅する。
【００１０】この様なメモリにおいて、データの書込動
作は、外部から印加されたアドレスの組み合わせで指定
されたメモリセルの位置を捜し、そのアドレスと共に入
力されるデータを、その指定されたメモリセルのセルキ
ャパシタにチャージさせて保存することによって行われ
る。一方、メモリセルからデータを読み出す動作は、そ
のメモリセルに保存されているチャージ量を更に電圧に
切り替えて一連の増幅過程を経て外部に伝達する過程を
通じて行われる。
作は、外部から印加されたアドレスの組み合わせで指定
されたメモリセルの位置を捜し、そのアドレスと共に入
力されるデータを、その指定されたメモリセルのセルキ
ャパシタにチャージさせて保存することによって行われ
る。一方、メモリセルからデータを読み出す動作は、そ
のメモリセルに保存されているチャージ量を更に電圧に
切り替えて一連の増幅過程を経て外部に伝達する過程を
通じて行われる。
【００１１】図１と図２を参照して、所望のメモリセル
に保存されているデータを読み出す動作の過程を説明す
れば下記の通りである。
に保存されているデータを読み出す動作の過程を説明す
れば下記の通りである。
【００１２】所望のメモリセルに保存されているチャー
ジを電圧に変換する前に、データライン１１０、１２０
はプレチャージ期間中において、等化及びプレチャージ
手段１３０により等化電圧（VBL）にプレチャージされ
る。
ジを電圧に変換する前に、データライン１１０、１２０
はプレチャージ期間中において、等化及びプレチャージ
手段１３０により等化電圧（VBL）にプレチャージされ
る。
【００１３】ローアドレスストローブ信号（RASB）に応
じて、相応するメモリセルにおけるセルトランジスタの
ワードラインが駆動されれば、等化制御信号（PEQ）は
等化及びプレチャージ手段１３０をディスエーブル（di
sable）させることによってプレチャージされているデ
ータライン１１０、１２０をフローティング状態にす
る。
じて、相応するメモリセルにおけるセルトランジスタの
ワードラインが駆動されれば、等化制御信号（PEQ）は
等化及びプレチャージ手段１３０をディスエーブル（di
sable）させることによってプレチャージされているデ
ータライン１１０、１２０をフローティング状態にす
る。
【００１４】所望のメモリセルがいずれのデータライン
に接続されているかによって、フローティングされてい
るデータライン１１０、１２０のうち何れかはビットラ
インとして作用し、メモリセルに保存されているチャー
ジをシェアリングして、そのメモリセルのストリッジノ
ードの電位（Vs）レベルとビットラインとして作用する
データラインの電位レベルとが等しくなるまでチャージ
シェアリング動作を遂行する。こうしてチャージシェア
リング動作が終了すると、センス増幅部１５０はセンシ
ング制御信号（PIS）の制御の下に、データライン１１
０、１２０の電位差を検知し、これを増幅して出力す
る。
に接続されているかによって、フローティングされてい
るデータライン１１０、１２０のうち何れかはビットラ
インとして作用し、メモリセルに保存されているチャー
ジをシェアリングして、そのメモリセルのストリッジノ
ードの電位（Vs）レベルとビットラインとして作用する
データラインの電位レベルとが等しくなるまでチャージ
シェアリング動作を遂行する。こうしてチャージシェア
リング動作が終了すると、センス増幅部１５０はセンシ
ング制御信号（PIS）の制御の下に、データライン１１
０、１２０の電位差を検知し、これを増幅して出力す
る。
【００１５】図２は図１に示したビットライン制御回路
の各信号のタイミング図である。
の各信号のタイミング図である。
【００１６】等化信号（PEQ）はプレチャージ期間中に
アクティブされており、このプレチャージ期間後、等化
信号（PEQ）は等化及びプレチャージ手段１３０をディ
スエーブルさせ、等化電圧（VBL）にプレチャージされ
ているデータライン１１０、１２０をフローティングさ
せる。
アクティブされており、このプレチャージ期間後、等化
信号（PEQ）は等化及びプレチャージ手段１３０をディ
スエーブルさせ、等化電圧（VBL）にプレチャージされ
ているデータライン１１０、１２０をフローティングさ
せる。
【００１７】ローアドレスストローブ信号（RASB）に応
じて対応するワードラインを駆動するために駆動信号
（PIX）がアクティブになると、データライン１１０、
１２０のうちの対応する、或いは、駆動されるワードラ
インによりアクセスされるメモリセルが連結されている
データラインが、対応するメモリセルとチャージシェア
リングを開始する（図２のｔ1）。
じて対応するワードラインを駆動するために駆動信号
（PIX）がアクティブになると、データライン１１０、
１２０のうちの対応する、或いは、駆動されるワードラ
インによりアクセスされるメモリセルが連結されている
データラインが、対応するメモリセルとチャージシェア
リングを開始する（図２のｔ1）。
【００１８】この後、所定の時間が経た後、即ち、チャ
ージシェアリングによりデータラインの電位とメモリセ
ルの電位とが等しくなるに十分な時間が経った後（図２
のｔ2）、センシング制御信号（PIS）がアクティブにな
って、センス増幅部１５０をイネーブル（enable）させ
る。
ージシェアリングによりデータラインの電位とメモリセ
ルの電位とが等しくなるに十分な時間が経った後（図２
のｔ2）、センシング制御信号（PIS）がアクティブにな
って、センス増幅部１５０をイネーブル（enable）させ
る。
【００１９】前述の如く、従来のビットライン制御回路
においては、ビットラインとして作用するデータライン
が、対応するメモリセルとチャージシェアリングを行う
間に相補ビットラインとして作用するデータラインは等
化電圧（VBL）にプレチャージされている状態でフロー
ティングされている。従って、チャージシェアリング中
（図２のｔ1とｔ2の間の時間）ビットラインとして作用
するデータラインと相補ビットラインとして作用するデ
ータラインとの間にカップリング現象（Coupling Effec
t）が起こる。即ち、ビットラインとして作用するデー
タラインが相応するメモリセルとのチャージシェアリン
グにより、そのラインの電位レベルが変化することによ
って、相補ビットラインとして作用するデータラインの
電位レベルもまた変化することになる。その結果、チャ
ージシェアリングが行われた後のデータラインの電位差
が小さくなり、センス増幅部により検知される所定電圧
差よりも少なくなってデータの正確な読み出しが難しく
なる。
においては、ビットラインとして作用するデータライン
が、対応するメモリセルとチャージシェアリングを行う
間に相補ビットラインとして作用するデータラインは等
化電圧（VBL）にプレチャージされている状態でフロー
ティングされている。従って、チャージシェアリング中
（図２のｔ1とｔ2の間の時間）ビットラインとして作用
するデータラインと相補ビットラインとして作用するデ
ータラインとの間にカップリング現象（Coupling Effec
t）が起こる。即ち、ビットラインとして作用するデー
タラインが相応するメモリセルとのチャージシェアリン
グにより、そのラインの電位レベルが変化することによ
って、相補ビットラインとして作用するデータラインの
電位レベルもまた変化することになる。その結果、チャ
ージシェアリングが行われた後のデータラインの電位差
が小さくなり、センス増幅部により検知される所定電圧
差よりも少なくなってデータの正確な読み出しが難しく
なる。
【００２０】尚、メモリセルの集積度が高まるにつれ
て、ビットライン及び相補ビットラインとして作用する
データラインの間隔が一層密になりつつある。それのみ
ならず最近は、埋込型（Embedded）メモリといった概念
が導入され、ASIC分野の回路とDRAMの回路とを単一チッ
プ上で製造するようになった。そのためビットライン及
び相補ビットラインとして作用するデータラインの物質
層として、以前使われていたポリ（Poly）層に代わって
メタル（Metal）層が使われている。従って、ビットラ
イン及び相補ビットラインとして作用するデータライン
の垂直線上に位置する鉛直高さ（Vertical Height）が
高まって、ビットライン及び相補ビットラインとして作
用するデータラインのカップリングキャパシタの容量が
増大し、更に、ビットライン及び相補ビットラインとし
て作用するデータラインのカップリング現象(Coupling
Effect)が一層顕著になって、センス増幅部によるセン
シング動作に悪影響を及ぼす様になった。
て、ビットライン及び相補ビットラインとして作用する
データラインの間隔が一層密になりつつある。それのみ
ならず最近は、埋込型（Embedded）メモリといった概念
が導入され、ASIC分野の回路とDRAMの回路とを単一チッ
プ上で製造するようになった。そのためビットライン及
び相補ビットラインとして作用するデータラインの物質
層として、以前使われていたポリ（Poly）層に代わって
メタル（Metal）層が使われている。従って、ビットラ
イン及び相補ビットラインとして作用するデータライン
の垂直線上に位置する鉛直高さ（Vertical Height）が
高まって、ビットライン及び相補ビットラインとして作
用するデータラインのカップリングキャパシタの容量が
増大し、更に、ビットライン及び相補ビットラインとし
て作用するデータラインのカップリング現象(Coupling
Effect)が一層顕著になって、センス増幅部によるセン
シング動作に悪影響を及ぼす様になった。
【００２１】図３は図１に示す従来のビットライン制御
回路において、ビットラインと相補ビットラインとの間
に生ずるカップリング現象を説明するための動作シミュ
レーションの結果を示している。ここで、縦軸は電位
を、横軸は時間を各々表している。参照符号１６０と１
７０は各々ビットラインと相補ビットラインの電位を示
している。それから、ｔ1は前述したチャージシェアリ
ングが開始される時間を示し、ｔ2はセンス増幅部１５
０によりセンシング及び増幅動作が起こり出す時間を各
々表している。
回路において、ビットラインと相補ビットラインとの間
に生ずるカップリング現象を説明するための動作シミュ
レーションの結果を示している。ここで、縦軸は電位
を、横軸は時間を各々表している。参照符号１６０と１
７０は各々ビットラインと相補ビットラインの電位を示
している。それから、ｔ1は前述したチャージシェアリ
ングが開始される時間を示し、ｔ2はセンス増幅部１５
０によりセンシング及び増幅動作が起こり出す時間を各
々表している。
【００２２】図３を参照すれば、チャージシェアリング
が行われる前、即ち、プレチャージ期間中にビットライ
ンと相補ビットラインは等化電圧（VBL）にプレチャー
ジされている。また、チャージシェアリング期間（ｔ1
とｔ2の間）、ビットラインの相応するメモリセルとチ
ャージシェアリングを行って電位がVHに変化する間に、
相補ビットラインもまたビットラインとのカップリング
現象によりその電位がVHBに変化することによって、チ
ャージシェアリング期間が終わった後、ビットラインと
相補ビットラインとの間の電位差（VH-VHB）が、センス
増幅部１５０で十分に検知し得る所定電位差（VH-VBL）
より小さくなると、そのメモるセルからのデータの正確
な読出しが難しくなる。
が行われる前、即ち、プレチャージ期間中にビットライ
ンと相補ビットラインは等化電圧（VBL）にプレチャー
ジされている。また、チャージシェアリング期間（ｔ1
とｔ2の間）、ビットラインの相応するメモリセルとチ
ャージシェアリングを行って電位がVHに変化する間に、
相補ビットラインもまたビットラインとのカップリング
現象によりその電位がVHBに変化することによって、チ
ャージシェアリング期間が終わった後、ビットラインと
相補ビットラインとの間の電位差（VH-VHB）が、センス
増幅部１５０で十分に検知し得る所定電位差（VH-VBL）
より小さくなると、そのメモるセルからのデータの正確
な読出しが難しくなる。
【００２３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みてなされたもので、半導体メモリにおいて、チャー
ジシェアリング時のビットラインと相補ビットラインと
の間のカップリング現象を無くしたビットライン制御回
路及び方法とその回路を備える半導体メモリを提供する
ことにある。
鑑みてなされたもので、半導体メモリにおいて、チャー
ジシェアリング時のビットラインと相補ビットラインと
の間のカップリング現象を無くしたビットライン制御回
路及び方法とその回路を備える半導体メモリを提供する
ことにある。
【００２４】また本発明の目的は、半導体メモリにおい
て、チャージシェアリング時のビットラインと相補ビッ
トラインとの間のカップリング現象を防止するビットラ
イン制御回路及び方法と半導体メモリを提供するにあ
る。
て、チャージシェアリング時のビットラインと相補ビッ
トラインとの間のカップリング現象を防止するビットラ
イン制御回路及び方法と半導体メモリを提供するにあ
る。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に本発明のビットライン制御回路は以下のような構成を
備える。即ち、半導体メモリのビットライン制御回路で
あって、ビットライン及び相補ビットラインと、等化電
圧が供給される等化電源ラインと、前記等化電源ライン
と前記ビットラインとの間に接続され、プレチャージ期
間に前記ビットラインを前記等化電圧にプレチャージ
し、前記ビットラインのチャージシェアリング期間に前
記ビットラインをフローティングさせる第１プレチャー
ジ手段と、前記等化電源ラインと前記相補ビットライン
との間に接続され、前記プレチャージ期間及び前記チャ
ージシェアリング期間に前記相補ビットラインを前記等
化電圧にプレチャージさせる第２プレチャージ手段と、
を備えることを特徴とする。
に本発明のビットライン制御回路は以下のような構成を
備える。即ち、半導体メモリのビットライン制御回路で
あって、ビットライン及び相補ビットラインと、等化電
圧が供給される等化電源ラインと、前記等化電源ライン
と前記ビットラインとの間に接続され、プレチャージ期
間に前記ビットラインを前記等化電圧にプレチャージ
し、前記ビットラインのチャージシェアリング期間に前
記ビットラインをフローティングさせる第１プレチャー
ジ手段と、前記等化電源ラインと前記相補ビットライン
との間に接続され、前記プレチャージ期間及び前記チャ
ージシェアリング期間に前記相補ビットラインを前記等
化電圧にプレチャージさせる第２プレチャージ手段と、
を備えることを特徴とする。
【００２６】上記目的を達成するために本発明のビット
ライン制御方法は以下のような工程を備える。即ち、ビ
ットラインと相補ビットラインとを備える半導体メモリ
のビットライン制御方法であって、前記ビットラインと
前記相補ビットラインとを略同一電位にプレチャージさ
せるプレチャージ工程と、前記ビットラインをフローテ
ィングにするビットラインフローティング工程と、前記
ビットラインフローティング工程の後、対応するメモリ
セルのワードラインをイネーブルにして、フローティン
グされている前記ビットラインが対応するメモリセルと
チャージシェアリングを行うチャージシェアリング工程
と、前記チャージシェアリング工程の後、前記相補ビッ
トラインをフローティングにする相補ビットラインフロ
ーティング工程とを備えることを特徴とする。
ライン制御方法は以下のような工程を備える。即ち、ビ
ットラインと相補ビットラインとを備える半導体メモリ
のビットライン制御方法であって、前記ビットラインと
前記相補ビットラインとを略同一電位にプレチャージさ
せるプレチャージ工程と、前記ビットラインをフローテ
ィングにするビットラインフローティング工程と、前記
ビットラインフローティング工程の後、対応するメモリ
セルのワードラインをイネーブルにして、フローティン
グされている前記ビットラインが対応するメモリセルと
チャージシェアリングを行うチャージシェアリング工程
と、前記チャージシェアリング工程の後、前記相補ビッ
トラインをフローティングにする相補ビットラインフロ
ーティング工程とを備えることを特徴とする。
【００２７】上記目的を達成するために本発明の半導体
メモリは以下のような構成を備える。即ち、複数のメモ
リセルと、前記メモリセルのそれぞれに接続されるビッ
トライン及び相補ビットラインと、前記ビットライン及
び相補ビットラインに等化電圧を供給するための等化電
源ラインと、アドレスされたメモリセルに対応するビッ
トラインのプレチャージ期間に前記ビットラインと前記
等化電源ラインとを接続して前記ビットラインを前記等
化電圧にチャージし、チャージシェアリング期間に前記
ビットラインをフローティング状態にさせる第１プレチ
ャージ手段と、前記プレチャージ期間及び前記チャージ
シェアリング期間に前記ビットラインに対応する相補ビ
ットラインと前記等化電源ラインとを接続して、前記相
補ビットラインを前記等化電圧にチャージさせる第２プ
レチャージ手段と、前記チャージシェアリング期間の
後、前記ビットラインと前記相補ビットラインとの電位
差を検知し当該電位差を増幅して出力するセンス増幅器
とを有することを特徴とする。
メモリは以下のような構成を備える。即ち、複数のメモ
リセルと、前記メモリセルのそれぞれに接続されるビッ
トライン及び相補ビットラインと、前記ビットライン及
び相補ビットラインに等化電圧を供給するための等化電
源ラインと、アドレスされたメモリセルに対応するビッ
トラインのプレチャージ期間に前記ビットラインと前記
等化電源ラインとを接続して前記ビットラインを前記等
化電圧にチャージし、チャージシェアリング期間に前記
ビットラインをフローティング状態にさせる第１プレチ
ャージ手段と、前記プレチャージ期間及び前記チャージ
シェアリング期間に前記ビットラインに対応する相補ビ
ットラインと前記等化電源ラインとを接続して、前記相
補ビットラインを前記等化電圧にチャージさせる第２プ
レチャージ手段と、前記チャージシェアリング期間の
後、前記ビットラインと前記相補ビットラインとの電位
差を検知し当該電位差を増幅して出力するセンス増幅器
とを有することを特徴とする。
【００２８】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を詳細に説明する。
の好適な実施の形態を詳細に説明する。
【００２９】［実施の形態１］図４は、本発明の実施の
形態１のビットライン制御回路を示した回路図である。
形態１のビットライン制御回路を示した回路図である。
【００３０】図４において、このビッライン制御回路は
ビットライン２００、相補ビットライン２１０、等化電
源ライン２２０、プレチャージ制御手段２３０、プレチ
ャージ手段２４０、２５０、等化手段２６０、メモリセ
ルアレイ２８０、及びセンス増幅部２９０を備える。等
化電源ライン２２０は等化電圧（VBL）を供給する。プ
レチャージ制御手段２３０は、プレチャージ手段２４
０、２５０を制御する制御信号PEQH、PEQLを発生してい
る。ここで制御信号（PEQL）は、プレチャージ期間中に
プレチャージ手段２４０をイネーブルにし、更に制御信
号（PEQH）はプレチャージ期間及びチャージシェアリン
グ期間中に前記プレチャージ手段２５０をイネーブルさ
せる。
ビットライン２００、相補ビットライン２１０、等化電
源ライン２２０、プレチャージ制御手段２３０、プレチ
ャージ手段２４０、２５０、等化手段２６０、メモリセ
ルアレイ２８０、及びセンス増幅部２９０を備える。等
化電源ライン２２０は等化電圧（VBL）を供給する。プ
レチャージ制御手段２３０は、プレチャージ手段２４
０、２５０を制御する制御信号PEQH、PEQLを発生してい
る。ここで制御信号（PEQL）は、プレチャージ期間中に
プレチャージ手段２４０をイネーブルにし、更に制御信
号（PEQH）はプレチャージ期間及びチャージシェアリン
グ期間中に前記プレチャージ手段２５０をイネーブルさ
せる。
【００３１】プレチャージ手段２４０は、ドレインとソ
ースがそれぞれビットライン２００と等化電源ライン２
２０に連結されており、そのゲートに制御信号（PEQL）
が印加されるNMOSトランジスタで構成されている。この
プレチャージ手段２４０は制御信号（PEQL）によりプレ
チャージ期間中にビットライン２００を等化電圧（VB
L）にプレチャージさせる。またプレチャージ手段２５
０は、ドレインとソースがそれぞれ等化電源ライン２２
０と相補ビットライン２１０に接続されており、そのゲ
ートには制御信号（PEQH）が印加されるNMOSトランジス
タで構成されている。このプレチャージ手段２５０は、
制御信号（PEQH）に応じてプレチャージ期間及びチャー
ジシェアリング期間中に相補ビットライン２１０を等化
電圧（VBL）にプレチャージさせている。
ースがそれぞれビットライン２００と等化電源ライン２
２０に連結されており、そのゲートに制御信号（PEQL）
が印加されるNMOSトランジスタで構成されている。この
プレチャージ手段２４０は制御信号（PEQL）によりプレ
チャージ期間中にビットライン２００を等化電圧（VB
L）にプレチャージさせる。またプレチャージ手段２５
０は、ドレインとソースがそれぞれ等化電源ライン２２
０と相補ビットライン２１０に接続されており、そのゲ
ートには制御信号（PEQH）が印加されるNMOSトランジス
タで構成されている。このプレチャージ手段２５０は、
制御信号（PEQH）に応じてプレチャージ期間及びチャー
ジシェアリング期間中に相補ビットライン２１０を等化
電圧（VBL）にプレチャージさせている。
【００３２】等化手段２６０は等化制御信号（PEQ）に
応じて制御され、プレチャージ期間中にビットライン２
００と相補ビットライン２１０との電位レベルを等化電
圧（VBL）に等化させる。尚、ここで等化制御信号（PE
Q）は、プレチャージ期間中のみアクティブされる信号
である。
応じて制御され、プレチャージ期間中にビットライン２
００と相補ビットライン２１０との電位レベルを等化電
圧（VBL）に等化させる。尚、ここで等化制御信号（PE
Q）は、プレチャージ期間中のみアクティブされる信号
である。
【００３３】メモリセルアレイ２８０はデータを保存す
るためのメモリセルを含み、メモリセルに保存されてい
るデータはメモリセルを指定するアドレスによりアクセ
スされる。このメモリセルを指定するアドレスは外部か
ら印加され、このアドレスによりアクセスされるメモリ
セルはビットライン２００に連結されている。
るためのメモリセルを含み、メモリセルに保存されてい
るデータはメモリセルを指定するアドレスによりアクセ
スされる。このメモリセルを指定するアドレスは外部か
ら印加され、このアドレスによりアクセスされるメモリ
セルはビットライン２００に連結されている。
【００３４】センス増幅器２９０はセンシング期間中に
ビットライン２００と相補ビットライン２１０との電位
差を検知してこれを増幅する。
ビットライン２００と相補ビットライン２１０との電位
差を検知してこれを増幅する。
【００３５】図５は図４に示したプレチャージ制御手段
２３０の実施の形態１の回路図である。
２３０の実施の形態１の回路図である。
【００３６】図５において、プレチャージ制御手段２３
０は、インバータ３０２、NANDゲート３０４、及び遅延
回路３０６とを備えている。インバータ３０２は等化制
御信号（PEQ）を入力し、これを反転してNANDゲート３
０４に出力する。遅延回路３０６は、等化制御信号（PE
Q）を所定期間遅延させる。ここで所定期間とはビット
ライン２００の電位レベルが、アクセスされるメモリセ
ルとのチャージシェアリングにより、そのメモリセルの
電位レベルと等しくなる期間、いわゆるチャージシェア
リング期間に相当している。またNANDゲート３０４は、
インバータ３０２と遅延回路３０６からの出力を入力
し、インバータ３０２と遅延回路３０６からの出力が共
にハイレバルである場合に、制御信号（PEQH）をローレ
ベルにして出力する。
０は、インバータ３０２、NANDゲート３０４、及び遅延
回路３０６とを備えている。インバータ３０２は等化制
御信号（PEQ）を入力し、これを反転してNANDゲート３
０４に出力する。遅延回路３０６は、等化制御信号（PE
Q）を所定期間遅延させる。ここで所定期間とはビット
ライン２００の電位レベルが、アクセスされるメモリセ
ルとのチャージシェアリングにより、そのメモリセルの
電位レベルと等しくなる期間、いわゆるチャージシェア
リング期間に相当している。またNANDゲート３０４は、
インバータ３０２と遅延回路３０６からの出力を入力
し、インバータ３０２と遅延回路３０６からの出力が共
にハイレバルである場合に、制御信号（PEQH）をローレ
ベルにして出力する。
【００３７】図６は図５に示したプレチャージ制御手段
２３０の各信号のタイミング図である。
２３０の各信号のタイミング図である。
【００３８】図５と図６から明らかなように、実施の形
態１に係るプレチャージ制御手段２３０の回路は、等化
制御信号（PEQ）をそのままプレチャージ手段２４０を
制御する制御信号（PEQL）として出力する。また、この
等化制御信号（PEQ）を所定の期間、いわゆるチャージ
シェアリング期間中に遅延させ、なお、このライジング
エッジ（Rising Edge）を等化制御信号（PEQ）のライジ
ングエッジに同期させて制御信号（PEQH）として出力す
る。ここで等化制御信号（PEQ）はプレチャージ期間中
のみにアクティブ（ハイレベル）にされている信号であ
る。そこで、制御信号（PEQL）はプレチャージ期間中の
みアクティブされてプレチャージ手段２４０をイネーブ
ルさせ、且つビットライン２００を等化電圧（VBL）に
プレチャージさせる。また、制御信号（PEQH）はプレチ
ャージ期間及びチャージシェアリング期間中にアクティ
ブされてプレチャージ手段２５０をイネーブルにさせて
相補ビットライン２１０を等化電圧（VBL）にプレチャ
ージさせる。そのため、ビットライン２００と、アクセ
スされるメモリセルとの間でチャージシェアリングを行
う間に相補ビットライン２１０は制御信号（PEQH）によ
り持続的に等化電圧（VBL）にプレチャージされるた
め、ビットライン２００と相補ビットライン２１０との
間に生ずるチャージカップリング効果を相殺できる。
態１に係るプレチャージ制御手段２３０の回路は、等化
制御信号（PEQ）をそのままプレチャージ手段２４０を
制御する制御信号（PEQL）として出力する。また、この
等化制御信号（PEQ）を所定の期間、いわゆるチャージ
シェアリング期間中に遅延させ、なお、このライジング
エッジ（Rising Edge）を等化制御信号（PEQ）のライジ
ングエッジに同期させて制御信号（PEQH）として出力す
る。ここで等化制御信号（PEQ）はプレチャージ期間中
のみにアクティブ（ハイレベル）にされている信号であ
る。そこで、制御信号（PEQL）はプレチャージ期間中の
みアクティブされてプレチャージ手段２４０をイネーブ
ルさせ、且つビットライン２００を等化電圧（VBL）に
プレチャージさせる。また、制御信号（PEQH）はプレチ
ャージ期間及びチャージシェアリング期間中にアクティ
ブされてプレチャージ手段２５０をイネーブルにさせて
相補ビットライン２１０を等化電圧（VBL）にプレチャ
ージさせる。そのため、ビットライン２００と、アクセ
スされるメモリセルとの間でチャージシェアリングを行
う間に相補ビットライン２１０は制御信号（PEQH）によ
り持続的に等化電圧（VBL）にプレチャージされるた
め、ビットライン２００と相補ビットライン２１０との
間に生ずるチャージカップリング効果を相殺できる。
【００３９】［実施の形態２］図７は、本実施の形態２
のプレチャージ制御手段２３０の一例を示した回路図で
ある。
のプレチャージ制御手段２３０の一例を示した回路図で
ある。
【００４０】図７において、プレチャージ制御手段２３
０はインバータ４０２、NANDゲート４０４、及び遅延回
路４０６とを備えている。インバータ４０２は等化制御
信号（PEQ）を入力し、これを反転してNANDゲート４０
４に出力している。遅延回路４０６は、ワードライン制
御信号（PIX）を所定の期間遅延させる。このワードラ
イン制御信号（PIX）は、ローアドレスストローブ信号
（RASB）に応じて、アクセスされるメモリセルを駆動す
るワードラインをイネーブルにするためにアクティブに
される信号である。ここで遅延回路４０６により遅延さ
れる所定の期間とは、ビットライン２００の電位レベル
がチャージシェアリングにより、そのアクセスされるメ
モリセルの電位レベルと等しくなる期間、いわゆるチャ
ージシェアリング期間に相当する。NANDゲート４０４
は、インバータ４０２と遅延回路４０６からの出力を入
力し、インバータ４０２と遅延回路４０６の出力が共に
ハイレベルである場合に、制御信号（PEQH）をロウレベ
ルして出力する。
０はインバータ４０２、NANDゲート４０４、及び遅延回
路４０６とを備えている。インバータ４０２は等化制御
信号（PEQ）を入力し、これを反転してNANDゲート４０
４に出力している。遅延回路４０６は、ワードライン制
御信号（PIX）を所定の期間遅延させる。このワードラ
イン制御信号（PIX）は、ローアドレスストローブ信号
（RASB）に応じて、アクセスされるメモリセルを駆動す
るワードラインをイネーブルにするためにアクティブに
される信号である。ここで遅延回路４０６により遅延さ
れる所定の期間とは、ビットライン２００の電位レベル
がチャージシェアリングにより、そのアクセスされるメ
モリセルの電位レベルと等しくなる期間、いわゆるチャ
ージシェアリング期間に相当する。NANDゲート４０４
は、インバータ４０２と遅延回路４０６からの出力を入
力し、インバータ４０２と遅延回路４０６の出力が共に
ハイレベルである場合に、制御信号（PEQH）をロウレベ
ルして出力する。
【００４１】図８は、図７に示したプレチャージ制御手
段２３０の各信号のタイミング図である。
段２３０の各信号のタイミング図である。
【００４２】図７と図８から明らかな様に、実施の形態
２のプレチャージ制御手段２３０の回路は、等化制御信
号（PEQ）をそのままプレチャージ手段２４０を制御す
る制御信号（PEQL）として出力する。それから、ワード
ライン制御信号（PIX）を所定の期間、いわゆるチャー
ジシェアリング期間遅延させ、更にこれを反転させて制
御信号（PEQH）として出力する。ワードライン制御信号
（PIX）はローアドレスストローブ信号（RASB）に応じ
て、アクセスされるメモリセルを駆動するワードライン
をイネーブルさせるためにアクティブ（ハイレベル）に
される信号である。そこで、制御信号（PEQL）はプレチ
ャージ期間中のみにアクティブにされてプレチャージ手
段２４０をイネーブルさせ、またビットライン２００を
等化電圧（VBL）にプレチャージさせる。それから制御
信号（PEQH）は、プレチャージ期間及びチャージシェア
リング期間中にアクティブ（ハイレベル）にされてプレ
チャージ手段２５０をイネーブルにし、また相補ビット
ライン２１０を等化電圧（VBL）にプレチャージさせ
る。そこで、ビットライン２００が、そのアクセスされ
るメモリセルとチャージシェアリングを行う間に、相補
ビットライン２１０は制御信号（PEQH）により持続的に
等化電圧（VBL）にプレチャージされる。このためビッ
トライン２００と相補ビットライン２１０との間に生ず
るチャージカップリング効果を相殺できる。
２のプレチャージ制御手段２３０の回路は、等化制御信
号（PEQ）をそのままプレチャージ手段２４０を制御す
る制御信号（PEQL）として出力する。それから、ワード
ライン制御信号（PIX）を所定の期間、いわゆるチャー
ジシェアリング期間遅延させ、更にこれを反転させて制
御信号（PEQH）として出力する。ワードライン制御信号
（PIX）はローアドレスストローブ信号（RASB）に応じ
て、アクセスされるメモリセルを駆動するワードライン
をイネーブルさせるためにアクティブ（ハイレベル）に
される信号である。そこで、制御信号（PEQL）はプレチ
ャージ期間中のみにアクティブにされてプレチャージ手
段２４０をイネーブルさせ、またビットライン２００を
等化電圧（VBL）にプレチャージさせる。それから制御
信号（PEQH）は、プレチャージ期間及びチャージシェア
リング期間中にアクティブ（ハイレベル）にされてプレ
チャージ手段２５０をイネーブルにし、また相補ビット
ライン２１０を等化電圧（VBL）にプレチャージさせ
る。そこで、ビットライン２００が、そのアクセスされ
るメモリセルとチャージシェアリングを行う間に、相補
ビットライン２１０は制御信号（PEQH）により持続的に
等化電圧（VBL）にプレチャージされる。このためビッ
トライン２００と相補ビットライン２１０との間に生ず
るチャージカップリング効果を相殺できる。
【００４３】［実施の形態３］図９は本発明の実施の形
態３に係るビットライン制御回路の一例を示す回路図で
ある。
態３に係るビットライン制御回路の一例を示す回路図で
ある。
【００４４】図９において、本実施の形態３に係るビッ
トライン制御回路は、データライン５００、５１０、等
化電源ライン５２０、ビットライン認識回路５３０、プ
レチャージ手段５４０、５５０、等化手段５６０、等化
手段制御回路５６５、メモリセルアレイ５７０、５８
０、及びセンス増幅部５９０を備える。
トライン制御回路は、データライン５００、５１０、等
化電源ライン５２０、ビットライン認識回路５３０、プ
レチャージ手段５４０、５５０、等化手段５６０、等化
手段制御回路５６５、メモリセルアレイ５７０、５８
０、及びセンス増幅部５９０を備える。
【００４５】データライン５００、５１０はアクセスさ
れるメモリセルとの連結状態によりビットラインとして
動作するか、あるいは相補ビットラインとして動作す
る。即ち、アクセスされるメモリセルがデータライン５
００に連結されている場合は、データライン５００がビ
ットラインとして動作し、データライン５１０が相補ビ
ットラインとして動作する。またアクセスされるメモリ
セルがデータライン５１０に連結されている場合は、デ
ータライン５１０がビットラインとして動作し、データ
ライン５００が相補ビットラインとして動作する。ま
た、等化電源ライン５２０を通じて等化電圧（VBL）が
供給される。
れるメモリセルとの連結状態によりビットラインとして
動作するか、あるいは相補ビットラインとして動作す
る。即ち、アクセスされるメモリセルがデータライン５
００に連結されている場合は、データライン５００がビ
ットラインとして動作し、データライン５１０が相補ビ
ットラインとして動作する。またアクセスされるメモリ
セルがデータライン５１０に連結されている場合は、デ
ータライン５１０がビットラインとして動作し、データ
ライン５００が相補ビットラインとして動作する。ま
た、等化電源ライン５２０を通じて等化電圧（VBL）が
供給される。
【００４６】ビットライン認識回路５３０は、プレチャ
ージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2
を発生している。プレチャージ手段５４０は、制御信号
（PEQ1）により制御され、データライン５００がビット
ラインとして動作する場合はプレチャージ期間中、それ
からデータライン５００が相補ビットラインとして動作
する場合はプレチャージ期間及びチャージシェアリング
期間中にデータライン５００を等化電圧（VBL）にプレ
チャージさせる。
ージ手段５４０、５５０を制御する制御信号PEQ1、PEQ2
を発生している。プレチャージ手段５４０は、制御信号
（PEQ1）により制御され、データライン５００がビット
ラインとして動作する場合はプレチャージ期間中、それ
からデータライン５００が相補ビットラインとして動作
する場合はプレチャージ期間及びチャージシェアリング
期間中にデータライン５００を等化電圧（VBL）にプレ
チャージさせる。
【００４７】またプレチャージ手段５５０は制御信号
（PEQ2）により制御され、データライン５１０がビット
ラインとして動作する場合はプレチャージ期間中、それ
からデータライン５１０が相補ビットラインとして動作
する場合はプレチャージ期間及びチャージシェアリング
期間中にデータライン５１０を等化電圧（VBL）にプレ
チャージさせている。なお、等化手段５６０はプレチャ
ージ期間中にデータライン５００、５１０を等化電圧
（VBL）に等化させる。
（PEQ2）により制御され、データライン５１０がビット
ラインとして動作する場合はプレチャージ期間中、それ
からデータライン５１０が相補ビットラインとして動作
する場合はプレチャージ期間及びチャージシェアリング
期間中にデータライン５１０を等化電圧（VBL）にプレ
チャージさせている。なお、等化手段５６０はプレチャ
ージ期間中にデータライン５００、５１０を等化電圧
（VBL）に等化させる。
【００４８】等化手段制御回路５６５は、等化手段５６
０をプレチャージ期間中のみにアクティブさせる制御信
号（PPEQ）を発生する。そして制御信号PEQ1、PEQ2のう
ち何れか１つでもロウレベルになれば、制御信号（PPE
Q）がロウレベルになって等化手段５６０をノンアクテ
ィブにする。
０をプレチャージ期間中のみにアクティブさせる制御信
号（PPEQ）を発生する。そして制御信号PEQ1、PEQ2のう
ち何れか１つでもロウレベルになれば、制御信号（PPE
Q）がロウレベルになって等化手段５６０をノンアクテ
ィブにする。
【００４９】メモリセルアレイ５７０、５８０は、メモ
リセルのローアドレス（raw address）によりデータラ
イン５００、５１０に各々連結される。ここで、フォー
ルディド(Folded)構造を有するメモリの場合を考慮す
る。言い換えれば、メモリセルアレイ５７０がデータラ
イン５００に接続されており、ローアドレスの最下位ビ
ットが奇数であるメモリセルから構成されており、一
方、メモリセルアレイ５８０がデータライン５１０に接
続されており、ローアドレスの最下位ビットが偶数であ
るメモリセルから構成されている。ここで、参照符号５
８１示しているメモリセルのローアドレスの最下位ビッ
ト値を表している。
リセルのローアドレス（raw address）によりデータラ
イン５００、５１０に各々連結される。ここで、フォー
ルディド(Folded)構造を有するメモリの場合を考慮す
る。言い換えれば、メモリセルアレイ５７０がデータラ
イン５００に接続されており、ローアドレスの最下位ビ
ットが奇数であるメモリセルから構成されており、一
方、メモリセルアレイ５８０がデータライン５１０に接
続されており、ローアドレスの最下位ビットが偶数であ
るメモリセルから構成されている。ここで、参照符号５
８１示しているメモリセルのローアドレスの最下位ビッ
ト値を表している。
【００５０】センス増幅部５９０はセンシング制御信号
（PIS）により制御され、センシング期間中にデータラ
イン５００、５１０の電位差を検知し、これを増幅して
出力する。
（PIS）により制御され、センシング期間中にデータラ
イン５００、５１０の電位差を検知し、これを増幅して
出力する。
【００５１】図１０は、図９に示したビットライン認識
回路５３０の一例を示す回路図である。ここで、データ
ライン５００に連結されているメモリセルアレイ５７０
はローアドレスの最下位ビットが奇数であるメモリセル
から構成されており、また、データライン５１０に連結
されているメモリセルアレイ５８０はローアドレスの最
下位ビットが偶数であるメモリセルから構成されている
場合を示している。
回路５３０の一例を示す回路図である。ここで、データ
ライン５００に連結されているメモリセルアレイ５７０
はローアドレスの最下位ビットが奇数であるメモリセル
から構成されており、また、データライン５１０に連結
されているメモリセルアレイ５８０はローアドレスの最
下位ビットが偶数であるメモリセルから構成されている
場合を示している。
【００５２】図１０を参照すれば、ビットライン認識回
路５３０は、インバータ６０２、６０４、６０６、６０
８、NANDゲート６１２、６１４、６１６、６１８、及び
遅延回路６２０を備える。
路５３０は、インバータ６０２、６０４、６０６、６０
８、NANDゲート６１２、６１４、６１６、６１８、及び
遅延回路６２０を備える。
【００５３】ここでインバータ６０２は等化制御信号
（PEQ）を入力し、これを反転して出力する。ここで等
化制御信号（PEQ）はプレチャージ期間中のみにアクテ
ィブ（ハイレベル）にされる信号である。インバータ６
０４は、アクセスされるメモリセルのローアドレスの最
下位ビット（RA0）を入力し、これを反転してNANDゲー
ト６１２に出力する。NANDゲート６１２は、インバータ
６０４とインバータ６０２から出力される信号を入力
し、入力された信号がともにハイレベルである場合にの
みロウレベルの信号をNANDゲート６１６に出力する。ま
たNANDゲート６１４は、メモリセルのローアドレスの最
下位ビット（RA0）とインバータ６０２から出力される
信号とを入力し、これら入力された信号が共にハイレベ
ルである場合にのみロウレベルになる信号をNANDゲート
６１８に出力する。
（PEQ）を入力し、これを反転して出力する。ここで等
化制御信号（PEQ）はプレチャージ期間中のみにアクテ
ィブ（ハイレベル）にされる信号である。インバータ６
０４は、アクセスされるメモリセルのローアドレスの最
下位ビット（RA0）を入力し、これを反転してNANDゲー
ト６１２に出力する。NANDゲート６１２は、インバータ
６０４とインバータ６０２から出力される信号を入力
し、入力された信号がともにハイレベルである場合にの
みロウレベルの信号をNANDゲート６１６に出力する。ま
たNANDゲート６１４は、メモリセルのローアドレスの最
下位ビット（RA0）とインバータ６０２から出力される
信号とを入力し、これら入力された信号が共にハイレベ
ルである場合にのみロウレベルになる信号をNANDゲート
６１８に出力する。
【００５４】遅延回路６２０はワードライン制御信号
（PIX）を入力し、これを所定の期間遅延させ、反転し
て出力する。このワードライン制御信号（PIX）は、ロ
ーアドレス信号（RASB）に応じて、アクセスされるメモ
リセルを駆動するワードラインをイネーブルさせるため
にアクティブ（ハイレベル）にされる信号である。ここ
で、この遅延回路６２０により遅延される所定の期間と
は、ビットラインとして動作するデータラインの電位レ
ベルがチャージシェアリングにより、そのアクセスされ
るメモリセルの電位レベルと等しくなる期間、いわゆる
チャージシェアリング期間に相当する。
（PIX）を入力し、これを所定の期間遅延させ、反転し
て出力する。このワードライン制御信号（PIX）は、ロ
ーアドレス信号（RASB）に応じて、アクセスされるメモ
リセルを駆動するワードラインをイネーブルさせるため
にアクティブ（ハイレベル）にされる信号である。ここ
で、この遅延回路６２０により遅延される所定の期間と
は、ビットラインとして動作するデータラインの電位レ
ベルがチャージシェアリングにより、そのアクセスされ
るメモリセルの電位レベルと等しくなる期間、いわゆる
チャージシェアリング期間に相当する。
【００５５】NANDゲート６１６は、NANDゲート６１２と
遅延回路６２０から出力される信号とを入力し、これら
入力された信号が共にハイレベルである場合にのみロウ
レベルになる信号をインバータ６０６に出力する。ま
た、NANDゲート６１８は、NANDゲート６１４と遅延回路
６２０から出力される信号を入力し、これら入力された
信号が共にハイレベルである場合にのみロウレベルにな
る信号をインバータ６０８に出力する。インバータ６０
６はNANDゲート６１６の出力を入力し、これを反転して
制御信号（PEQ1）として出力する。またインバータ６０
８は、NANDゲート６１８の出力を入力し、これを反転し
て制御信号（PEQ2）として出力する。
遅延回路６２０から出力される信号とを入力し、これら
入力された信号が共にハイレベルである場合にのみロウ
レベルになる信号をインバータ６０６に出力する。ま
た、NANDゲート６１８は、NANDゲート６１４と遅延回路
６２０から出力される信号を入力し、これら入力された
信号が共にハイレベルである場合にのみロウレベルにな
る信号をインバータ６０８に出力する。インバータ６０
６はNANDゲート６１６の出力を入力し、これを反転して
制御信号（PEQ1）として出力する。またインバータ６０
８は、NANDゲート６１８の出力を入力し、これを反転し
て制御信号（PEQ2）として出力する。
【００５６】図１１ａ及び図１１ｂは、図１０に示した
ビットライン認識回路５３０の動作を説明するための各
種信号のタイミング図である。
ビットライン認識回路５３０の動作を説明するための各
種信号のタイミング図である。
【００５７】図１１ａは、アクセスされるメモリセルの
ローアドレスの最下位ビット（RA0）が奇数（odd）であ
る場合を示し、図１１ｂは、アクセスされるメモリセル
のローアドレスの最下位ビット（RA0）が偶数（even）
である場合を各々示している。
ローアドレスの最下位ビット（RA0）が奇数（odd）であ
る場合を示し、図１１ｂは、アクセスされるメモリセル
のローアドレスの最下位ビット（RA0）が偶数（even）
である場合を各々示している。
【００５８】図１０と図１１ａ及び図１１ｂから明らか
な様に、ビットライン認識回路５３０は、アクセスされ
るメモリセルのローアドレスの最下位ビット（RA0）に
より、データライン５００、５１０のうちどれがビット
ラインあるいは相補ビットラインとして動作するかを認
識し、それに応じてプレチャージ手段５４０、５５０を
制御する制御信号PEQ1、PEQ2を発生する。
な様に、ビットライン認識回路５３０は、アクセスされ
るメモリセルのローアドレスの最下位ビット（RA0）に
より、データライン５００、５１０のうちどれがビット
ラインあるいは相補ビットラインとして動作するかを認
識し、それに応じてプレチャージ手段５４０、５５０を
制御する制御信号PEQ1、PEQ2を発生する。
【００５９】いま、アクセスされるメモリセルのローア
ドレスの最下位ビット（RA0）が奇数である場合は、デ
ータライン５００がビットラインとして動作し、データ
ライン５１０が相補ビットラインとして動作する様にな
る。そこで、図１１ａから分かる様に、等化制御信号
（PEQ）をそのままプレチャージ手段５４０を制御する
制御信号（PEQ1）として出力する。また、ワードライン
制御信号（PIX）を所定の期間、いわゆるチャージシェ
アリング期間だけ遅延させ、またこれを反転させて、プ
レチャージ手段５５０を制御する制御信号（PEQ2）とし
て出力する。ここで等化制御信号（PEQ）は、プレチャ
ージ期間中のみにアクティブされる信号であり、ワード
ライン制御信号（PIX）はローアドレスストローブ信号
（RASB）に応じて、アクセスされるメモリセルを駆動す
るワードラインをイネーブルさせるためにアクティブ
（ハイレベル）にされる信号である。よって、制御信号
（PEQ1）はプレチャージ期間中のみにアクティブされて
プレチャージ手段５４０をイネーブルにし、データライ
ン５００を等化電圧（VBL）にプレチャージさせる。ま
た、制御信号PEQ2はプレチャージ期間及びチャージシア
リング期間中にアクティブ（ハイレベル）にされてプレ
チャージ手段５５０をイネーブルさせ、データライン５
１０を等化電圧（VBL）にプレチャージさせる。そのた
め、ビットラインとして動作するデータライン５００
が、アクセスされるメモリセルとチャージシェアリング
を行う間に、相補ビットラインとして動作するデータラ
イン５１０が制御信号（PEQ2）により持続的に等化電圧
（VBL）にプレチャージされる。これにより、データラ
イン５００とデータライン５１０との間に生ずるチャー
ジカプリング効果を抑えることができる。
ドレスの最下位ビット（RA0）が奇数である場合は、デ
ータライン５００がビットラインとして動作し、データ
ライン５１０が相補ビットラインとして動作する様にな
る。そこで、図１１ａから分かる様に、等化制御信号
（PEQ）をそのままプレチャージ手段５４０を制御する
制御信号（PEQ1）として出力する。また、ワードライン
制御信号（PIX）を所定の期間、いわゆるチャージシェ
アリング期間だけ遅延させ、またこれを反転させて、プ
レチャージ手段５５０を制御する制御信号（PEQ2）とし
て出力する。ここで等化制御信号（PEQ）は、プレチャ
ージ期間中のみにアクティブされる信号であり、ワード
ライン制御信号（PIX）はローアドレスストローブ信号
（RASB）に応じて、アクセスされるメモリセルを駆動す
るワードラインをイネーブルさせるためにアクティブ
（ハイレベル）にされる信号である。よって、制御信号
（PEQ1）はプレチャージ期間中のみにアクティブされて
プレチャージ手段５４０をイネーブルにし、データライ
ン５００を等化電圧（VBL）にプレチャージさせる。ま
た、制御信号PEQ2はプレチャージ期間及びチャージシア
リング期間中にアクティブ（ハイレベル）にされてプレ
チャージ手段５５０をイネーブルさせ、データライン５
１０を等化電圧（VBL）にプレチャージさせる。そのた
め、ビットラインとして動作するデータライン５００
が、アクセスされるメモリセルとチャージシェアリング
を行う間に、相補ビットラインとして動作するデータラ
イン５１０が制御信号（PEQ2）により持続的に等化電圧
（VBL）にプレチャージされる。これにより、データラ
イン５００とデータライン５１０との間に生ずるチャー
ジカプリング効果を抑えることができる。
【００６０】また、アクセスされるメモリセルのローア
ドレスの最下位ビット（RA0）が偶数である場合は、デ
ータライン５１０がビットラインとして動作し、データ
ライン５００が相補ビットラインとして動作する様にな
る。そこで、図１１ｂから分かる様に、等化制御信号
（PEQ）をそのままプレチャージ手段５５０を制御する
制御信号（PEQ2）として出力する。それから、ワードラ
イン制御信号（PIX）を所定の期間、いわゆるチャージ
シェアリング期間だけ遅延させ、またこれを反転させ
て、プレチャージ手段５４０を制御する制御信号（PEQ
1）として出力する。これにより、制御信号（PEQ2）
は、プレチャージ期間のみにアクティブ（ハイレベル）
にされてプレチャージ手段５５０をイネーブルにし、ま
たデータライン５１０を等化電圧（VBL）にプレチャー
ジさせる。また、制御信号（PEQ1）はプレチャージ期間
及びチャージシェアリング期間の間アクティブ（ハイレ
ベル）にされてプレチャージ手段５４０をイネーブルに
し、その間、データライン５００（相補ビットライン）
を等化電圧（VBL）にプレチャージする。そこで、ビッ
トラインとして動作するデータライン５１０が、アクセ
スされるメモリセルとチャージシェアリングを行う間
に、この相補ビットラインとして動作するデータライン
５００が制御信号（PEQ1）により持続的に等化電圧（VB
L）にプレチャージされる。これにより、データライン
５００とデータライン５１０との間に生ずるチャージカ
ップリング効果を抑えることができる。
ドレスの最下位ビット（RA0）が偶数である場合は、デ
ータライン５１０がビットラインとして動作し、データ
ライン５００が相補ビットラインとして動作する様にな
る。そこで、図１１ｂから分かる様に、等化制御信号
（PEQ）をそのままプレチャージ手段５５０を制御する
制御信号（PEQ2）として出力する。それから、ワードラ
イン制御信号（PIX）を所定の期間、いわゆるチャージ
シェアリング期間だけ遅延させ、またこれを反転させ
て、プレチャージ手段５４０を制御する制御信号（PEQ
1）として出力する。これにより、制御信号（PEQ2）
は、プレチャージ期間のみにアクティブ（ハイレベル）
にされてプレチャージ手段５５０をイネーブルにし、ま
たデータライン５１０を等化電圧（VBL）にプレチャー
ジさせる。また、制御信号（PEQ1）はプレチャージ期間
及びチャージシェアリング期間の間アクティブ（ハイレ
ベル）にされてプレチャージ手段５４０をイネーブルに
し、その間、データライン５００（相補ビットライン）
を等化電圧（VBL）にプレチャージする。そこで、ビッ
トラインとして動作するデータライン５１０が、アクセ
スされるメモリセルとチャージシェアリングを行う間
に、この相補ビットラインとして動作するデータライン
５００が制御信号（PEQ1）により持続的に等化電圧（VB
L）にプレチャージされる。これにより、データライン
５００とデータライン５１０との間に生ずるチャージカ
ップリング効果を抑えることができる。
【００６１】図１２は、図９に示す本実施の形態３に係
るビットライン制御回路の動作シミュレーションの結果
を図３に示した従来の場合と比べて示している。ここ
で、縦軸は電位レベルを、横軸は時間をそれぞれ表して
いる。また図において、参照符号１６０と１７０は従来
のビットライン制御方式のシミュレーション結果である
ビットラインと相補ビットラインの電位値を各々示して
いる。また、参照符号６５０と６６０は、図９の回路に
よるビットライン制御のシミュレーション結果であるビ
ットラインと相補ビットラインの電位値を各々示してい
る。尚、図１２において、ｔ1はチャージシェアリング
が開始されるタイミング（時間）を、ｔ2はセンス増幅
部５９０によりセンシング及び増幅動作が開始されるタ
イミングを各々表している。
るビットライン制御回路の動作シミュレーションの結果
を図３に示した従来の場合と比べて示している。ここ
で、縦軸は電位レベルを、横軸は時間をそれぞれ表して
いる。また図において、参照符号１６０と１７０は従来
のビットライン制御方式のシミュレーション結果である
ビットラインと相補ビットラインの電位値を各々示して
いる。また、参照符号６５０と６６０は、図９の回路に
よるビットライン制御のシミュレーション結果であるビ
ットラインと相補ビットラインの電位値を各々示してい
る。尚、図１２において、ｔ1はチャージシェアリング
が開始されるタイミング（時間）を、ｔ2はセンス増幅
部５９０によりセンシング及び増幅動作が開始されるタ
イミングを各々表している。
【００６２】図１２において、チャージシェアリングが
行われる前、いわゆるプレチャージ期間中には、ビット
ラインとして動作するデータラインと相補ビットライン
として動作するデータラインとは共に等化電圧（VBL）
にプレチャージされている。また、チャージシェアリン
グ期間中（ｔ1とｔ2の間）、ビットラインとして動作す
るデータラインの電位が、対応するメモリセルとチャー
ジシェアリングを行ってVHNに変化する間、一方の対応
する相補ビットラインとして動作するデータラインは、
対応するプレチャージ手段により引き続き等化電圧（VB
L）にプレチャージされている。従って、チャージシェ
アリング期間が終わった後、データライン５００、５１
０の間の電位差（VHN-VBL）は、センス増幅部５９０で
十分に検知し得る所定値を維持できるようになる。そこ
で、ビットラインと相補ビットラインとして動作するデ
ータライン５００、５１０の間に生ずるカップリング現
象の影響を受けなくなり、メモリセルからのデータの正
確な読み出しが可能になる。
行われる前、いわゆるプレチャージ期間中には、ビット
ラインとして動作するデータラインと相補ビットライン
として動作するデータラインとは共に等化電圧（VBL）
にプレチャージされている。また、チャージシェアリン
グ期間中（ｔ1とｔ2の間）、ビットラインとして動作す
るデータラインの電位が、対応するメモリセルとチャー
ジシェアリングを行ってVHNに変化する間、一方の対応
する相補ビットラインとして動作するデータラインは、
対応するプレチャージ手段により引き続き等化電圧（VB
L）にプレチャージされている。従って、チャージシェ
アリング期間が終わった後、データライン５００、５１
０の間の電位差（VHN-VBL）は、センス増幅部５９０で
十分に検知し得る所定値を維持できるようになる。そこ
で、ビットラインと相補ビットラインとして動作するデ
ータライン５００、５１０の間に生ずるカップリング現
象の影響を受けなくなり、メモリセルからのデータの正
確な読み出しが可能になる。
【００６３】図１３は、本実施の形態１，２に係るビッ
トライン制御方法を示す流れ図である。
トライン制御方法を示す流れ図である。
【００６４】図１３を参照すれば、本実施の形態のビッ
トライン制御方法は、ビットライン、相補ビットライン
を備える半導体メモリにおいて、プレチャージ工程７１
０、ビットラインフローティング工程７２０、チャージ
シェアリング工程７３０、相補ビットラインフローティ
ング工程７４０、及びセンシング増幅工程７５０を備え
る。
トライン制御方法は、ビットライン、相補ビットライン
を備える半導体メモリにおいて、プレチャージ工程７１
０、ビットラインフローティング工程７２０、チャージ
シェアリング工程７３０、相補ビットラインフローティ
ング工程７４０、及びセンシング増幅工程７５０を備え
る。
【００６５】プレチャージ工程７１０は、ビットライン
と相補ビットラインとを所定電位レベル、いわゆる等化
電圧（VBL）にプレチャージさせるものである。
と相補ビットラインとを所定電位レベル、いわゆる等化
電圧（VBL）にプレチャージさせるものである。
【００６６】ビットラインフローティング工程７２０で
は、プレチャージ工程７１０後、ビットラインをフロー
ティングさせる。
は、プレチャージ工程７１０後、ビットラインをフロー
ティングさせる。
【００６７】チャージシェアリング工程７３０では、ビ
ットラインフローティング工程７２０後、対応するメモ
リセルのワードラインをイネーブルにし、フローティン
グされているビットラインが、対応するメモリセルとチ
ャジシェアリングを行う。
ットラインフローティング工程７２０後、対応するメモ
リセルのワードラインをイネーブルにし、フローティン
グされているビットラインが、対応するメモリセルとチ
ャジシェアリングを行う。
【００６８】相補ビットラインフローティング工程７４
０では、チャージシェアリング工程７３０後、相補ビッ
トラインをフローティングにする。
０では、チャージシェアリング工程７３０後、相補ビッ
トラインをフローティングにする。
【００６９】そして最後にセンス増幅工程７５０で、相
補ビットラインフローティング工程７４０後、ビットラ
インと相補ビットラインの電位差を検知して、その電位
差を増幅して、リードデータとして出力する。
補ビットラインフローティング工程７４０後、ビットラ
インと相補ビットラインの電位差を検知して、その電位
差を増幅して、リードデータとして出力する。
【００７０】この様に本実施の形態によれば、相補ビッ
トラインの電位レベルをプレチャージ状態にし、チャー
ジシェアリング工程７３０後に、相補ビットラインをフ
ローティングにする相補ビットラインフローティング工
程７４０を実行することにより、チャージシェアリング
工程７３０で発生するビットラインと相補ビットライン
のカップリング現象をなくすことができる。
トラインの電位レベルをプレチャージ状態にし、チャー
ジシェアリング工程７３０後に、相補ビットラインをフ
ローティングにする相補ビットラインフローティング工
程７４０を実行することにより、チャージシェアリング
工程７３０で発生するビットラインと相補ビットライン
のカップリング現象をなくすことができる。
【００７１】即ち、チャージシェアリング工程７３０の
後、ビットラインの電位レベルと相補ビットラインの電
位レベルが、センス増幅工程７５０で十分に検知できる
ような電位に維持できるため、メモリセルからのデータ
の正確な読み出しが可能になるのである。
後、ビットラインの電位レベルと相補ビットラインの電
位レベルが、センス増幅工程７５０で十分に検知できる
ような電位に維持できるため、メモリセルからのデータ
の正確な読み出しが可能になるのである。
【００７２】図１４は、本発明の実施の形態３に係るビ
ットライン制御方法を示す流れ図である。
ットライン制御方法を示す流れ図である。
【００７３】図１４において、本実施の形態のビットラ
イン制御方法は、第１データライン、第２データライ
ン、第１プレチャージ手段、第２プレチャージ手段、及
び等化器を備える半導体メモリにおいて、プレチャージ
工程８１０、ビットライン認識工程８２０、ビットライ
ンフローティング工程８３０、チャージシェアリング工
程８４０、相補ビットラインフローティング工程８５
０、及びセンス増幅工程８６０を備えている。
イン制御方法は、第１データライン、第２データライ
ン、第１プレチャージ手段、第２プレチャージ手段、及
び等化器を備える半導体メモリにおいて、プレチャージ
工程８１０、ビットライン認識工程８２０、ビットライ
ンフローティング工程８３０、チャージシェアリング工
程８４０、相補ビットラインフローティング工程８５
０、及びセンス増幅工程８６０を備えている。
【００７４】プレチャージ工程８１０では、第１プレチ
ャージ手段、第２レチャージ手段、及び等化器により第
１データラインと第２データラインとを所定の電位レベ
ルにプレチャージして等化させる。
ャージ手段、第２レチャージ手段、及び等化器により第
１データラインと第２データラインとを所定の電位レベ
ルにプレチャージして等化させる。
【００７５】次にビットライン認識工程８２０で、ロー
アドレスストローブ信号（RASB）に従って、入力される
ローアドレス情報により第１データラインと第２データ
ラインの中で何れかをビットラインに指定し、残りの１
つを相補ビットラインと指定する。即ち、例えば、フォ
ールディド（Folded）構造の半導体メモリに対して、ビ
ットライン認識工程８２０では、メモリセルのローアド
レスの最下位ビットが奇数であれば第１データラインを
ビットラインとして指定し、第２データラインを相補ビ
ットラインとして指定する。そして、メモリセルのロー
アドレスの最下位ビットが偶数であれば、第２データラ
インをビットラインとして指定し、第１データラインを
相補ビットラインとして指定する。
アドレスストローブ信号（RASB）に従って、入力される
ローアドレス情報により第１データラインと第２データ
ラインの中で何れかをビットラインに指定し、残りの１
つを相補ビットラインと指定する。即ち、例えば、フォ
ールディド（Folded）構造の半導体メモリに対して、ビ
ットライン認識工程８２０では、メモリセルのローアド
レスの最下位ビットが奇数であれば第１データラインを
ビットラインとして指定し、第２データラインを相補ビ
ットラインとして指定する。そして、メモリセルのロー
アドレスの最下位ビットが偶数であれば、第２データラ
インをビットラインとして指定し、第１データラインを
相補ビットラインとして指定する。
【００７６】次にビットラインフローティング工程８３
０では、ビットラインとして指定されたデータラインを
フローティングにする。
０では、ビットラインとして指定されたデータラインを
フローティングにする。
【００７７】次にチャージシェアリング工程８４０で
は、ビットラインフローティング工程８３０の後、対応
するメモリセルのワードラインがイネーブルにし、フロ
ーティングにされているビットラインが、対応するメモ
リセルとチャージシェアリングを行うようにする。
は、ビットラインフローティング工程８３０の後、対応
するメモリセルのワードラインがイネーブルにし、フロ
ーティングにされているビットラインが、対応するメモ
リセルとチャージシェアリングを行うようにする。
【００７８】そして相補ビットラインフローティング工
程８５０では、チャージシェアリング工程８４０の後、
相補ビットラインと指定されたデータラインをフローテ
ィングにする。
程８５０では、チャージシェアリング工程８４０の後、
相補ビットラインと指定されたデータラインをフローテ
ィングにする。
【００７９】そして最後に、センス増幅工程８６０にお
いて、相補ビットラインフローティング工程の後、ビッ
トラインと相補ビットラインとの電位差を検知して増幅
し、その結果をリードデータとして出力する。
いて、相補ビットラインフローティング工程の後、ビッ
トラインと相補ビットラインとの電位差を検知して増幅
し、その結果をリードデータとして出力する。
【００８０】以上説明したように本実施の形態では、相
補ビットラインの電位レベルをプレチャージ状態よりフ
ローティングにさせる相補ビットラインフローティング
工程８５０を、メモリセルの電位を検知するチャージシ
ェアリング工程８４０の後に実行する。これにより、チ
ャージシェアリング工程８４０で発生する、ビットライ
ンとして動作するデータラインと相補ビットラインとし
て動作するデータラインとのカップリング現象を無くす
ことができる。言い換えれば、チャージシェアリング工
程８４０の後、ビットラインとして動作するデータライ
ンの電位レベルと相補ビットラインとして動作するデー
タラインとの電位レベルの差が、センス増幅工程８６０
で十分に検知し得る電位に維持できるため、メモリセル
からのデータの正確な読み出しが可能になる。
補ビットラインの電位レベルをプレチャージ状態よりフ
ローティングにさせる相補ビットラインフローティング
工程８５０を、メモリセルの電位を検知するチャージシ
ェアリング工程８４０の後に実行する。これにより、チ
ャージシェアリング工程８４０で発生する、ビットライ
ンとして動作するデータラインと相補ビットラインとし
て動作するデータラインとのカップリング現象を無くす
ことができる。言い換えれば、チャージシェアリング工
程８４０の後、ビットラインとして動作するデータライ
ンの電位レベルと相補ビットラインとして動作するデー
タラインとの電位レベルの差が、センス増幅工程８６０
で十分に検知し得る電位に維持できるため、メモリセル
からのデータの正確な読み出しが可能になる。
【００８１】
【発明の効果】以上説明したように本発明によれば、ビ
ットラインと、それに対応するメモリセルとの間でチャ
ージシェアリングを行う間に、相補ビットラインの電位
レベルを所定の電位にプレチャージさせておくことによ
って、チャージシェアリング期間中に生ずるビットライ
ンと相補ビットラインとのカップリング現象を防止する
ことができる。
ットラインと、それに対応するメモリセルとの間でチャ
ージシェアリングを行う間に、相補ビットラインの電位
レベルを所定の電位にプレチャージさせておくことによ
って、チャージシェアリング期間中に生ずるビットライ
ンと相補ビットラインとのカップリング現象を防止する
ことができる。
【００８２】これにより、チャージシェアリングの後、
ビットラインの電位レベルと相補ビットラインの電位レ
ベルとの差が、センス増幅器により十分に検知できる所
定電位に維持できるため、メモリセルからのデータの正
確な読み出しが可能になるという効果がある。
ビットラインの電位レベルと相補ビットラインの電位レ
ベルとの差が、センス増幅器により十分に検知できる所
定電位に維持できるため、メモリセルからのデータの正
確な読み出しが可能になるという効果がある。
【００８３】
【図１】従来のビットライン制御回路を表す回路図であ
る。
る。
【図２】図１に示した従来のビットライン制御回路の各
信号のタイミング図である。
信号のタイミング図である。
【図３】図１に示した従来のビットライン制御回路のシ
ミュレーション結果を示した図面である。
ミュレーション結果を示した図面である。
【図４】本発明の実施の形態１に係るビットライン制御
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図５】図４のビットライン制御回路のプレチャージ制
御手段の一例を示す回路図である。
御手段の一例を示す回路図である。
【図６】図５のプレチャージ制御手段における各信号の
タイミング図である。
タイミング図である。
【図７】本発明の実施の形態２に係るビットライン制御
回路のプレチャージ制御手段の一例を示す回路図であ
る。
回路のプレチャージ制御手段の一例を示す回路図であ
る。
【図８】図７のプレチャージ制御手段における各信号の
タイミング図である。
タイミング図である。
【図９】本発明の実施の形態３に係るビットライン制御
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図１０】図９のビットライン認識回路の一例を示す回
路図である。
路図である。
【図１１ａ】図１０において、ローアドレスの最下位ビ
ットが奇数である場合の動作を説明するための各信号の
タイミング図である。
ットが奇数である場合の動作を説明するための各信号の
タイミング図である。
【図１１ｂ】図１０において、ローアドレスの最下位ビ
ットが偶数である場合の動作を説明するための各信号の
タイミング図である。
ットが偶数である場合の動作を説明するための各信号の
タイミング図である。
【図１２】図１０に示したビットライン認識回路のシミ
ュレーション結果を示した図面である。
ュレーション結果を示した図面である。
【図１３】本発明の実施の形態１に係るビットライン制
御方法を示す流れ図である。
御方法を示す流れ図である。
【図１４】本発明の実施の形態３に係るビットライン制
御方法を示す流れ図である。
御方法を示す流れ図である。
Claims (32)
- 【請求項１】 半導体メモリのビットライン制御回路で
あって、 ビットライン及び相補ビットラインと、 等化電圧が供給される等化電源ラインと、 前記等化電源ラインと前記ビットラインとの間に接続さ
れ、プレチャージ期間に前記ビットラインを前記等化電
圧にプレチャージし、前記ビットラインのチャージシェ
アリング期間に前記ビットラインをフローティングさせ
る第１プレチャージ手段と、 前記等化電源ラインと前記相補ビットラインとの間に接
続され、前記プレチャージ期間及び前記チャージシェア
リング期間に前記相補ビットラインを前記等化電圧にプ
レチャージさせる第２プレチャージ手段と、を備えるこ
とを特徴とする半導体メモリのビットライン制御回路。 - 【請求項２】 前記ビットラインと前記相補ビットライ
ンとの間に接続されており、等化信号により制御され、
前記プレチャージ期間に前記ビットラインと前記相補ビ
ットラインの電位レベルを略同一に維持させる等化器を
更に備えることを特徴とする請求項１に記載の半導体メ
モリのビットライン制御回路。 - 【請求項３】 前記等化器は、NMOSトランジスタを含む
ことを特徴とする請求項２に記載の半導体メモリのビッ
トライン制御回路。 - 【請求項４】 前記ビットラインが前記チャージシェア
リングを遂行した後、前記ビットラインと前記相補ビッ
トラインとの電位差を検知し、当該電位差を増幅するセ
ンス増幅器を更に備えることを特徴とする請求項１乃至
３のいずれか１項に記載の半導体メモリのビットライン
制御回路。 - 【請求項５】 前記第１プレチャージ手段は、NMOSトラ
ンジスタを含むことを特徴とする請求項１に記載の半導
体メモリのビットライン制御回路。 - 【請求項６】 前記第２プレチャージ手段は、NMOSトラ
ンジスタを含むことを特徴とする請求項１に記載の半導
体メモリのビットライン制御回路。 - 【請求項７】 前記第１プレチャージ手段を制御する第
１プレチャージ制御信号と、前記第２プレチャージ手段
を制御する第２プレチャージ制御信号とを発生するプレ
チャージ制御手段を更に備えることを特徴とする請求項
１乃至６のいずれか１項に記載の半導体メモリのビット
ライン制御回路。 - 【請求項８】 前記プレチャージ制御手段は、 前記プレチャージ期間にアクティブにされる等化制御信
号を入力し、前記等化制御信号をそのまま前記第１プレ
チャージ制御信号として出力する第１プレチャージ制御
信号発生部と、 前記等化制御信号を所定の期間遅延させて遅延信号を発
生し、前記遅延信号を前記等化制御信号と同期してアク
ティブにして前記第２プレチャージ制御信号として出力
する第２プレチャージ制御信号発生部とを備えることを
特徴とする請求項７に記載の半導体メモリのビットライ
ン制御回路。 - 【請求項９】 前記プレチャージ制御手段は、 前記プレチャージ期間にアクティブにされる等化制御信
号を入力して、前記等化制御信号をそのまま前記第１プ
レチャージ制御信号として出力する第１プレチャージ制
御信号発生部と、 ローアドレスストローブ信号に応じて相応するワードラ
インを駆動する為に発生する信号を入力して、前記信号
を所定期間遅延させて遅延信号を発生し、前記遅延信号
の反転信号を前記第２プレチャージ制御信号として出力
する第２プレチャージ制御信号発生部とを備えることを
特徴とする請求項７に記載の半導体メモリのビットライ
ン制御回路。 - 【請求項１０】 半導体メモリのビットライン制御回路
であって、 第１データラインと、 第２データラインと、 等化電圧が供給される等化電源ラインと、 前記等化電源ラインと前記第１データラインとの間に接
続され、プレチャージ期間に第１プレチャージ制御信号
により前記第１データラインをプレチャージさせる第１
プレチャージ手段と、 前記等化電源ラインと前記第２データラインとの間に接
続され、プレチャージ期間に第２プレチャージ信号によ
り前記第２データラインをプレチャージさせる第２プレ
チャージ手段とを備え、 前記第１データラインがビットラインで前記第２データ
ラインが相補ビットラインの場合は、チャージシェアリ
ング期間に前記第１プレチャージ手段がディスエーブル
されて前記第２プレチャージ手段がイネーブルにされ、 前記第２データラインがビットラインで前記第１データ
ラインが相補ビットラインの場合は、前記チャージシェ
アリング期間に前記第２プレチャージ手段がディスエー
ブルされ、前記第１プレチャージ手段がイネーブルされ
ることを特徴とする半導体メモリのビットライン制御回
路。 - 【請求項１１】 前記第１データラインと前記第２デー
タラインとの間に接続されて等化信号により制御され、
前記プレチャージ期間にアクティブされて、前記第１デ
ータラインと前記第２データラインの電位を略同一に維
持させる等化器を更に備えることを特徴とする請求項１
０に記載の半導体メモリのビットライン制御回路。 - 【請求項１２】 前記等化器は、NMOSトランジスタを含
むことを特徴とする請求項１１に記載の半導体メモリの
ビットライン制御回路。 - 【請求項１３】 前記第１データライン及び第２データ
ラインがチャージシェアリングを行った後、前記第１デ
ータラインと前記第２データラインとの電位差を検知
し、当該電位差を増幅するセンス増幅器を更に備えるこ
とを特徴とする請求項１０に記載の半導体メモリのビッ
トライン制御回路。 - 【請求項１４】 前記第１プレチャージ手段は、NMOSト
ランジスタを含むことを特徴とする請求項１０に記載の
半導体メモリのビットライン制御回路。 - 【請求項１５】 前記第２プレチャージ手段は、NMOSト
ランジスタを含むことを特徴とする請求項１０に記載の
半導体メモリのビットライン制御回路。 - 【請求項１６】 前記第１データラインと前記第２デー
タラインのうち何れかをビットラインとして認識して選
び、他方を相補ビットラインとして認識して選んで、相
応する制御信号を前記第１プレチャージ制御信号と前記
第２プレチャージ制御信号として出力するビットライン
認識回路を更に備えることを特徴とする請求項１０に記
載の半導体メモリのビットライン制御回路。 - 【請求項１７】 前記ビットライン認識回路は、 前記ビットラインをプレチャージ期間にプレチャージ
し、チャージシェアリング期間にはフローティングさせ
るためのビットラインプレチャージ信号と、前記相補ビ
ットラインを前記プレチャージ期間及びチ前記ャージシ
ェアリング期間にプレチャージするための相補ビットラ
インプレチャージ信号とを発生するプレチャージ制御信
号発生部と、 ローアドレスにより選択されたメモリセルが前記第１デ
ータラインに接続されていれば、前記ビットラインプレ
チャージ信号を前記第１プレチャージ制御信号として出
力し、前記メモリセルが前記第１データラインに接続さ
れていなければ、前記相補ビットラインプレチャージ信
号を前記第１プレチャージ制御信号として出力する第１
プレチャージ制御信号発生部と、 前記ローアドレスにより選択されたメモリセルが前記第
２データラインに接続されていれば前記ビットラインプ
レチャージ信号を前記第２プレチャージ制御信号として
出力し、前記メモリセルが前記第２データラインに接続
されていなければ前記相補ビットラインプレチャージ信
号を前記第２プレチャージ制御信号として出力する第２
プレチャージ制御信号発生部と、を備えることを特徴と
する請求項１６に記載の半導体メモリのビットライン制
御回路。 - 【請求項１８】 前記第１プレチャージ制御信号発生部
は、前記ローアドレスの最下位ビットが奇数であれば前
記ビットラインプレチャージ信号を前記第１プレチャー
ジ制御信号として出力し、前記ローアドレスの最下位ビ
ットが偶数であれば前記相補ビットラインプレチャージ
信号を前記第１プレチャージ制御信号として出力するこ
とを特徴とする請求項１７に記載の半導体メモリのビッ
トライン制御回路。 - 【請求項１９】 前記第２プレチャージ制御信号発生部
は、前記ローアドレスの最下位ビットが偶数であれば前
記ビットラインプレチャージ信号を前記第２プレチャー
ジ制御信号として出力し、前記ローアドレスの最下位ビ
ットが奇数であれば前記相補ビットラインプレチャージ
信号を前記第２プレチャージ制御信号として出力するこ
とを特徴とする請求項１７に記載の半導体メモリのビッ
トライン制御回路。 - 【請求項２０】 前記プレチャージ制御信号発生部は、 前記プレチャージ期間にアクティブにされる等化制御信
号を入力して、前記等化制御信号をそのまま前記ビット
ラインプレチャージ信号として出力するビットラインプ
レチャージ制御信号発生部と、 前記等化制御信号を所定期間遅延させて遅延信号を発生
し、前記遅延信号を前記等化制御信号と同期してアクテ
ィブにして前記相補ビットラインプレチャージ信号とし
て出力する相補ビットラインプレチャージ制御信号発生
部と、を備えることを特徴とする請求項１７に記載の半
導体メモリのビットライン制御回路。 - 【請求項２１】 前記プレチャージ制御信号発生部は、 前記プレチャージ期間にアクティブにされる等化制御信
号を入力し、前記等化制御信号をそのまま前記ビットラ
インプレチャージ信号として出力するビットラインプレ
チャージ制御信号発生部と、 ローアドレスストローブ信号に応じて相応するワードラ
インを駆動するために発生される信号を入力して、前記
信号を所定期間遅延させて遅延信号を発生し、前記遅延
信号の反転信号を前記相補ビットラインプレチャージ信
号として出力する相補ビットラインプレチャージ制御信
号発生部と、を備えることを特徴とする請求項１７に記
載の半導体メモリのビットライン制御回路。 - 【請求項２２】 ビットラインと相補ビットラインとを
備える半導体メモリのビットライン制御方法であって、 前記ビットラインと前記相補ビットラインとを略同一電
位にプレチャージさせるプレチャージ工程と、 前記ビットラインをフローティングにするビットライン
フローティング工程と、 前記ビットラインフローティング工程の後、対応するメ
モリセルのワードラインをイネーブルにして、フローテ
ィングされている前記ビットラインが対応するメモリセ
ルとチャージシェアリングを行うチャージシェアリング
工程と、 前記チャージシェアリング工程の後、前記相補ビットラ
インをフローティングにする相補ビットラインフローテ
ィング工程と、を備えることを特徴とする半導体メモリ
のビットライン制御方法。 - 【請求項２３】 前記相補ビットラインフローティング
工程の後、前記ビットラインと前記相補ビットラインと
の電位差を検知して増幅するセンス増幅工程を更に備え
ることを特徴とする請求項２２に記載の半導体メモリの
ビットライン制御方法。 - 【請求項２４】 第１データライン、第２データライ
ン、第１プレチャージ回路、第２プレチャージ回路及び
等化器を備える半導体メモリのビットライン制御方法で
あって、 前記第１プレチャージ回路、第２プレチャージ回路及び
前記等化器により前記第１データラインと前記第２デー
タラインとを所定の電位にプレチャージして等化させる
プレチャージ工程と、 ローアドレスストローブ信号に応じて、入力されるロー
アドレス情報により前記第１データラインと前記第２デ
ータラインのうち何れかをビットラインとして指定し、
他方を相補ビットラインとして指定するビットライン認
識工程と、 前記ビットラインとして指定されたデータラインをフロ
ーティングさせるビットラインフローティング工程と、 前記ビットラインフローティング工程の後、対応するメ
モリセルのワードラインをイネーブルにし、フローティ
ングされている前記ビットラインが、対応するメモリセ
ルとチャージシェアリングを行うチャージシェアリング
工程と、 前記チャージシェアリング工程の後、前記相補ビットラ
インとして指定されたデータラインをフローティングに
する相補ビットラインフローティング工程と、を備える
ことを特徴とする半導体メモリのビットライン制御方
法。 - 【請求項２５】 前記相補ビットラインフローティング
工程の後、前記ビットラインと前記相補ビットラインと
の電位差を検知し、当該電位差を増幅して出力するセン
ス増幅工程と、を更に備えることを特徴とする請求項２
４に記載の半導体メモリのビットライン制御方法。 - 【請求項２６】 前記ビットライン指定工程では、前記
メモリセルのローアドレスを用いて前記第１データライ
ンと前記第２データラインのうち何れかをビットライン
として指定し、他方を相補ビットラインとして指定する
ことを特徴とする請求項２４に記載のビットライン制御
方法。 - 【請求項２７】 前記ビットライン指定工程では、メモ
リセルのローアドレスの最下位ビットが奇数であれば前
記第１データラインをビットラインとして指定し、前記
第２データラインを相補ビットラインとして指定するこ
とを特徴とする請求項２６に記載の半導体メモリのビッ
トライン制御方法。 - 【請求項２８】 前記ビットライン指定工程では、メモ
リセルのローアドレスの最下位ビットが偶数であれば前
記第２データラインをビットラインとして指定し、前記
第１データラインを相補ビットラインとして指定するこ
とを特徴とする請求項２６に記載の半導体メモリのビッ
トライン制御方法。 - 【請求項２９】 複数のメモリセルと、 前記メモリセルのそれぞれに接続されるビットライン及
び相補ビットラインと、 前記ビットライン及び相補ビットラインに等化電圧を供
給するための等化電源ラインと、 アドレスされたメモリセルに対応するビットラインのプ
レチャージ期間に前記ビットラインと前記等化電源ライ
ンとを接続して前記ビットラインを前記等化電圧にチャ
ージし、チャージシェアリング期間に前記ビットライン
をフローティング状態にさせる第１プレチャージ手段
と、 前記プレチャージ期間及び前記チャージシェアリング期
間に前記ビットラインに対応する相補ビットラインと前
記等化電源ラインとを接続して、前記相補ビットライン
を前記等化電圧にチャージさせる第２プレチャージ手段
と、 前記チャージシェアリング期間の後、前記ビットライン
と前記相補ビットラインとの電位差を検知し当該電位差
を増幅して出力するセンス増幅器と、を有することを特
徴とする半導体メモリ。 - 【請求項３０】 前記ビットラインと前記相補ビットラ
インとの間に接続され、等化信号により前記プレチャー
ジ期間に前記ビットラインと前記相補ビットラインの電
位レベルを略同一に維持させる等化器を更に備えること
を特徴とする請求項２９に記載の半導体メモリ。 - 【請求項３１】 複数のメモリセルと、 前記複数のメモリセルのそれぞれに接続される第１及び
第２データラインと、等化電圧が供給される等化電源ラ
インと、 前記等化電源ラインと前記第１データラインとの間に接
続され、第１プレチャージ制御信号により前記第１デー
タライン前記等化電源ラインとを接続して前記第１デー
タラインをプレチャージさせる第１プレチャージ手段
と、 前記等化電源ラインと前記第２データラインとの間に接
続され、前記プレチャージの期間に第２プレチャージ信
号により前記第２データラインと前記等化電源ラインと
を接続して前記第２データラインをプレチャージさせる
第２プレチャージ手段と、 チャージシェアリング期間の後、前記第１データライン
と前記第２データラインとの電位差を検知し当該電位差
を増幅して出力するセンス増幅器と、を備え、 前記第１データラインがビットラインで前記第２データ
ラインが相補ビットラインの場合は、チャージシェアリ
ング期間に前記第１データラインをフローティング状態
にして前記第２データラインと前記等化電源ラインとを
接続し、 前記第２データラインがビットラインで前記第１データ
ラインが相補ビットラインの場合は、前記チャージシェ
アリング期間に前記第２データラインをフローティング
状態にして前記第１データラインと前記等化電源ライン
とを接続することを特徴とする半導体メモリ。 - 【請求項３２】 前記第１データラインと前記第２デー
タラインのうち何れかをビットラインとして認識して選
び、他方を相補ビットラインとして認識して選んで、対
応する制御信号を前記第１プレチャージ制御信号と前記
第２プレチャージ制御信号として出力するビットライン
認識回路を更に備えることを特徴とする請求項３１に記
載の半導体メモリ。
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