KR100706779B1 - 노이즈의 영향을 적게받는 메모리 소자 - Google Patents

노이즈의 영향을 적게받는 메모리 소자 Download PDF

Info

Publication number
KR100706779B1
KR100706779B1 KR1020010038798A KR20010038798A KR100706779B1 KR 100706779 B1 KR100706779 B1 KR 100706779B1 KR 1020010038798 A KR1020010038798 A KR 1020010038798A KR 20010038798 A KR20010038798 A KR 20010038798A KR 100706779 B1 KR100706779 B1 KR 100706779B1
Authority
KR
South Korea
Prior art keywords
equalizer
bit line
memory cell
signal
nmos
Prior art date
Application number
KR1020010038798A
Other languages
English (en)
Other versions
KR20030002062A (ko
Inventor
김삼수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038798A priority Critical patent/KR100706779B1/ko
Publication of KR20030002062A publication Critical patent/KR20030002062A/ko
Application granted granted Critical
Publication of KR100706779B1 publication Critical patent/KR100706779B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 노이즈의 영향을 적게 받는 메모리 소자에 관한 것으로 이를 위한 본 발명은, 메모리 셀과 상기 메모리 셀의 데이터를 증폭하는 비트라인 증폭회로를 구비하는 메모리 소자에 있어서, 프리 디코더의 하위 비트 출력에 응답하여 제1 이퀄라이저 신호와, 상기 제1 이퀄라이저 신호보다 소정 시간 딜레이된 제2 이퀄라이저 신호를 생성하는 이퀄라이저 제어부; 상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 제어신호에 응답하여 정비트라인과 부비트라인에 연결된 메모리 셀중에서 선택된 메모리 셀이 먼저 활성화되어 센싱 동작을 하고 선택되지 않은 메모리 셀은 소정 시간동안 프리차지 상태를 유지하는 프리차지부; 및 상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 신호에 응답하여 상기 선택된 메모리 셀의 센싱이 종료된후 정비트라인과 부비트라인의 전위를 동일하게 하는 이퀄라이저부를 구비한다.
이퀄라이저, 프리디코더, 메모리 셀, 오픈 비트라인 구조

Description

노이즈의 영향을 적게받는 메모리 소자{Memory device with low noise}
도 1은 종래의 메모리 소자의 블럭 구성도.
도 2는 종래의 이퀄라이저의 상세 회로도.
도 3은 본 발명에 따른 메모리 소자의 회로도.
도 4a와 도 4b는 본 발명에 따른 메모리 셀의 구성 및 디코딩 신호를 정의한 도면.
도 5a와 도 5b는 본 발명에 따른 이퀄라이저 제어신호의 정의 및 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 메모리 셀 200 : 이퀄라이저 제어부
300 : 프리차지부 400 : 이퀄라이저부
500 : 증폭회로부
본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로, 특히 노이즈의 영향을 적게 받는 메모리 소자에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory)은 로오 어드레스(ROW)와 컬럼(Colunm) 어드레스를 통하여 워드라인과 비트라인이 선택되어 데이터를 읽거나 쓰게 되는데, DRAM의 용량이 커짐에 따라 어드레스 신호가 증가하게 되어 상기 로오 어드레스를 한번에 디코딩하여 셀을 찾아내는 방식에서, 블럭 단위로 찾아가는 방법, 즉 프리디코더를 사용하여 해당 블럭을 찾아낸후 블럭내의 메모리 셀을 찾는 방법이 널리 사용되고 있다.
상기한 바와 같이 메모리의 용량이 커짐에 따라 DRAM내의 메탈라인과 메모리 셀의 갯수가 증가하는 반면 메모리를 구동하는 전압은 낮아지고 있는 바, 메모리 셀의 데이터를 읽거나 기록하는 비트라인에 인가되는 노이즈는 상기 DRAM의 동작에 큰 영향을 미치게 되었다.
도 1은 종래의 메모리 소자의 블럭 구성도를 나타낸다.
도 1을 참조하면, 다수의 센스앰프가 내장된 증폭회로부(10)와, 상기 증폭 회로부(10)와 셀 어레이(20)사이에 배치되어 정비트라인(BL)과 부비트라인(/BL)을 프리차지후 이퀄라이징하는 이퀄라이저부(30)로 이루어진다.
구체적으로, 상기 이퀄라이버부(30)는 정비트라인(BL)과 부비트라인(/BL)사이에 직렬로 연결되어 각각의 NMOS가 연결되는 지점에서 프리차지 전압을 입력받으며, 각각의 게이트는 공동으로 연결되어 이퀄라이저 신호를 입력받는 제1 NMOS(31), 제2 NMOS(32)와, 상기 이퀄라이저 신호(BLEQ)에 응답하여 상기 정비트라 인(BL)과 부비트라인(/BL)을 동기화 하는 제 3NMOS(33)로 구성된다.
이하, 도 1과 도 2를 참조하여 종래의 비트라인 증폭회로의 문제점을 살펴보기로 한다.
먼저, 상기 비트라인 증폭회로가 셀 어레이(20)상의 특정 셀을 선택하여 센싱후 다음번의 리드 또는 라이트 동작을 위하여 이퀄라이저 신호(BLEQ)가 활성화 되어 상기 NMOS 31, 32, 33를 턴 온 시켜 정비트라인(BL)과 부비트라인(/BL)의 전위를 VCC/2로 프리차지 하게된다.
이때, 상기 선택된 메모리 셀 이외의 메모리 셀에 연결된 비트라인도 프리차지 과정을 수행하며, 메모리 셀에 연결되지 않은 여분의 비트라인 또한 프리차지 동작을 수행하게 된다.
따라서, 데이터를 리드 하거나 라이트 해야할 비트라인 이외의 주변 비트라인들이 프리차지 동작에 의하여 노이즈를 발생시키게 되어 정작 선택된 비트라인에 노이즈가 인가될 위험이 있다.
현제의 DRAM에 있어서, 메모리 셀과 비트라인과의 차지 공유(charge sharing)하는데 소요되는 전압은 약 50 ∼ 100㎷ 수준인 바, 선택된 메모리 셀의 비트라인 이외의 비트라인을 프리차지 하는 과정에서 생성되는 노이즈는 비트라인 증폭회로의 오동작을 유발시키게 되며, 특히 상기 비트라인 증폭회로를 오픈 비트라인 구조로 배치시 오동작할 가능성은 더욱 커지게 된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 메모리 셀의 데이터를 리드하거나 라이트시 주변 비트라인으로 부터 영향을 적게 받도록 하는 노이즈의 영향을 적게받는 메모리 소자를 제공하는데 그 목적이 있다.
본 발명은 노이즈의 영향을 적게 받는 메모리 소자에 관한 것으로 이를 위한 본 발명은, 메모리 셀과 상기 메모리 셀의 데이터를 증폭하는 비트라인 증폭회로를 구비하는 메모리 소자에 있어서, 프리 디코더의 하위 비트 출력에 응답하여 제1 이퀄라이저 신호와, 상기 제1 이퀄라이저 신호보다 소정 시간 딜레이된 제2 이퀄라이저 신호를 생성하는 이퀄라이저 제어부; 상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 신호에 응답하여 정비트라인과 부비트라인에 연결된 메모리 셀중에서 선택된 메모리 셀이 먼저 활성화되어 센싱 동작을 하고 선택되지 않은 메모리 셀은 소정 시간동안 프리차지 상태를 유지하는 프리차지부; 및 상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 신호에 응답하여 상기 선택된 메모리 셀의 센싱이 종료된후 정비트라인과 부비트라인의 전위를 동일하게 하는 이퀄라이저부를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
이하, 도 3 내지 도 5를 참조하여 상기한 구성을 가진 본 발명의 동작에 대하여 상세히 설명하도록 한다.
도 3은 본 발명에 따른 메모리 소자의 일실시예를 나타낸다.
도 3을 참조하면, 메모리 셀과 상기 메모리 셀(100)의 데이터를 증폭하는 비트라인 증폭회로를 구비하는 메모리 소자에 있어서, 프리 디코더(도면에는 도시되지 않음)의 출력에 응답하여 제1 이퀄라이저 신호(EQ1)와, 상기 제1 이퀄라이저 신호(EQ1)보다 소정 시간 딜레이된 제2 이퀄라이저 신호(EQ2)를 생성하는 이퀄라이저 제어부(200)와, 상기 이퀄라이저 제어부(200)에서 생성되는 제1 및 제2 이퀄라이저 신호(EQ1, EQ2)에 응답하여 정비트라인(BL)과 부비트라인(/BL)에 연결된 메모리 셀중에서 선택된 메모리 셀이 먼저 활성화되어 센싱 동작을 하고 선택되지 않은 메모리 셀은 소정 시간동안 프리차지 상태를 유지하는 프리차지부(300) 및 상기 이퀄라이저 제어부(200)에서 생성되는 제1 및 제2 이퀄라이저 신호(EQ1, EQ2)에 응답하여 상기 선택된 메모리 셀의 센싱이 종료된후 정비트라인(BL)과 부비트라인(/BL)의 전위를 동일하게 하는 이퀄라이저부(400) 및 상기 정비트라인(BL)과 부비트라인(/BL)의 전위차를 증폭하는 증폭회로부(500)를 구비한다.
구체적으로, 상기 프리차지부(300)는, 일측은 정비트라인(BL)에 연결되고 타측은 비트라인 프리차지 전압(VBLP)을 인가받고 게이트는 제1 이퀄라이저 신호(EQ1)에 응답하는 제1 NMOS(310) 및 일측은 프리차지 전압(VBLP)을 인가받고 타측은 부비트라인(/BL)에 연결되고 게이트는 제2 이퀄라이저 신호(/BL)에 응답하는 제2 NMOS(320)를 포함하여 실시 구성되며,
상기 이퀄라이저부(400)는, 일측은 정비트라인(BL)에 연결되고 게이트는 제1 이퀄라이저 신호(EQ1)에 응답하는 제3 NMOS(410) 및 일측은 상기 제3 NMOS(410)의 타측에 연결되고 타측은 부비트라인(/BL)에 연결되며 게이트는 제2 이퀄라이저 신호(EQ2)에 연결되는 제4 NMOS(420)를 포함하여 실시 구성된다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 동작을 상세히 설명하도록 한다.
먼저, 도 4a를 살펴보면 메모리 소자의 어드레스 라인의 증가로 인하여 프리 디코딩된 신호(PX2, PX3)와 상기 프리 디코딩된 신호의 하위비트(PX0, PX1)의 조합에 의하여 도 4b에 도시된 바와 같이 워드라인이 선택되는 것을 볼수 있다.
프리 디코딩신호(PX2, PX3)에 의하여 다수개의 블럭으로 구성되는 메모리 셀내의 해당되는 블럭이 선택되고, 이후 최하위 비트가 로우 레벨이면 PX0가 선택되고 최하위 비트가 하이 레벨이면 PX1이 선택되는 방법으로 프리 디코딩 신호를 이용하여 외부에서 인가된 어드레스에 해당되는 워드라인을 찾게 된다.
또한, 상기 프리 디코딩된 신호(PX2)는 정비트라인(BL)에 셀이 연결된 워드라인을 지칭하는 신호이며, 프리 디코딩된 신호(PX3)는 부비트라인(/BL)에 셀이 연결된 워드 라인을 지칭하는 신호이다.
도 5에서는 상기 이퀄라이저 제어부(200)에서 제1 이퀄라이저 신호(EQ1)와 제2 이퀄라이저 신호(EQ2)가 생성되는 타이밍을 도시한 타이밍도이다.
상기 이퀄라이저 제어부(200)에서는 정비트라인에 연결된 셀이 선택되면 도 4b에 도시된 워드라인 WL0, WL1중의 하나가 선택되며, 프리디코딩 신호의 최하위 비트가 로우 레벨이면, 워드라인(WL0)가 선택되고 하이 레벨이면 워드라인(WL1)이 선택된다.
만약, 외부에서 인가된 어드레스를 프리 디코딩한 결과 프리 디코딩된 신호(PX2)가 선택되었다면, 상기 비트라인 제어부(200)에서 출력되는 제1 이퀄라이저 신호(EQ1)는 도 5b에 도시된 ①에서와 같이 로우 레벨로 천이하며, 제2 이퀄라이저 신호(EQ2)는 셀의 데이터가 비트라인에 차지 세어링에 의하여 로드 되는 시간(Td)만큼 딜레이 되어 생성된다.
상기한 도 4와 도 5의 동작을 바탕으로 도 3의 동작을 설명하도록 한다.
외부에서 인가된 어드레스에 의하여 도 3의 정비트라인(BL)이 선택되는 경우, 상기한 바와 같이 이퀄라이저 제어부(200)에서는 정비트라인(BL)에 제1 이퀄라이저 신호(EQ1)를 인가하고 제2 이퀄라이저 신호(EQ2)는 부비트라인(/BL)에 인가한다.
따라서, 정비트라인(BL)은 메모리 셀(100)의 데이터를 인가받아 정비트라인(BL)에 상기 메모리 셀(100)의 데이터가 인가된다.
한편, 상기 NMOS 320, 420는 NMOS 310, 410보다 먼저 턴온되므로 부비트라인(/BL)은 프리차지 전압(VBLP)에 의하여 프리차지 되어있는 상태가 되어 상기 메모리 셀(100)에서 정비트라인(BL)로 데이터가 인가될시, 노이즈 영향을 미치지 않게된다.
상기 메모리 셀(100)에서 정비트라인(BL)으로 데이터가 온전히 로드가 완료되는 시간(Td)이 지난후 제2 이퀄라이저 신호(EQ2)가 로우 레벨로 활성화 됨으로서 센싱(sensing)동작이 시작되게 된다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은, 이퀄라이저 신호를 두개로 나누어 순차적으로 인가함으로서 외부에서 인가되는 어드레스에 의하여 선택된 메모리 셀의 데이터가 비트라인에 로드될때까지 노이즈의 영향을 받지 않게 함으로서 메모리 소자의 오동작을 줄일수 있다.

Claims (3)

  1. 메모리 셀과 상기 메모리 셀의 데이터를 증폭하는 비트라인 증폭회로를 구비하는 메모리 소자에 있어서,
    프리 디코더의 하위 비트 출력에 응답하여 제1 이퀄라이저 신호와, 상기 제1 이퀄라이저 신호보다 소정 시간 딜레이된 제2 이퀄라이저 신호를 생성하는 이퀄라이저 제어부;
    상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 신호에 응답하여 정비트라인과 부비트라인에 연결된 메모리 셀중에서 선택된 메모리 셀이 먼저 활성화되어 센싱 동작을 하고 선택되지 않은 메모리 셀은 소정 시간동안 프리차지 상태를 유지하는 프리차지부; 및
    상기 이퀄라이저 제어부에서 생성되는 제1 및 제2 이퀄라이저 신호에 응답하여 상기 선택된 메모리 셀의 센싱이 종료된후 정비트라인과 부비트라인의 전위를 동일하게 하는 이퀄라이저부
    를 구비하는 노이즈의 영향을 적게받는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 프리차지부는,
    일측은 정비트라인에 연결되고 타측은 비트라인 프리차지 전압을 인가받고 게이트는 제1 이퀄라이저 신호에 응답하는 제1 NMOS; 및
    일측은 프리차지 전압을 인가받고 타측은 부비트라인에 연결되고 게이트는 제2 이퀄라이저 신호에 응답하는 제2 NMOS를 포함하여 이루어지는 것을 특징으로 하는 노이즈의 영향을 적게받는 메모리 소자.
  3. 제 1 항에 있어서,
    상기 이퀄라이저부는,
    일측은 정비트라인에 연결되고 게이트는 제1 이퀄라이저 신호에 응답하는 제3 NMOS;
    일측은 상기 제3 NMOS의 타측에 연결되고 타측은 부비트라인에 연결되며 게이트는 제2 이퀄라이저 신호에 연결되는 제4 NMOS를 포함하여 이루어지는 것을 특징으로 하는 노이즈의 영향을 적게받는 메모리 소자.
KR1020010038798A 2001-06-30 2001-06-30 노이즈의 영향을 적게받는 메모리 소자 KR100706779B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038798A KR100706779B1 (ko) 2001-06-30 2001-06-30 노이즈의 영향을 적게받는 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038798A KR100706779B1 (ko) 2001-06-30 2001-06-30 노이즈의 영향을 적게받는 메모리 소자

Publications (2)

Publication Number Publication Date
KR20030002062A KR20030002062A (ko) 2003-01-08
KR100706779B1 true KR100706779B1 (ko) 2007-04-11

Family

ID=27712705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038798A KR100706779B1 (ko) 2001-06-30 2001-06-30 노이즈의 영향을 적게받는 메모리 소자

Country Status (1)

Country Link
KR (1) KR100706779B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4722074A (en) * 1984-10-31 1988-01-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor storage unit with I/O bus precharging and equalization
JPH05120876A (ja) * 1991-10-29 1993-05-18 Mitsubishi Electric Corp 半導体記憶装置
KR19980067036A (ko) * 1997-01-30 1998-10-15 김광호 비트라인 제어회로 및 방법
KR0145856B1 (ko) * 1995-06-30 1998-11-02 김광호 저전력소비용 반도체 메모리장치
KR19990049366A (ko) * 1997-12-12 1999-07-05 윤종용 반도체 메모리 장치의 비트 라인 프리차아지 제어 회로
KR20010026723A (ko) * 1999-09-08 2001-04-06 김영환 불휘발성 강유전체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4722074A (en) * 1984-10-31 1988-01-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor storage unit with I/O bus precharging and equalization
JPH05120876A (ja) * 1991-10-29 1993-05-18 Mitsubishi Electric Corp 半導体記憶装置
KR0145856B1 (ko) * 1995-06-30 1998-11-02 김광호 저전력소비용 반도체 메모리장치
KR19980067036A (ko) * 1997-01-30 1998-10-15 김광호 비트라인 제어회로 및 방법
KR19990049366A (ko) * 1997-12-12 1999-07-05 윤종용 반도체 메모리 장치의 비트 라인 프리차아지 제어 회로
KR20010026723A (ko) * 1999-09-08 2001-04-06 김영환 불휘발성 강유전체 메모리 장치

Also Published As

Publication number Publication date
KR20030002062A (ko) 2003-01-08

Similar Documents

Publication Publication Date Title
KR100709533B1 (ko) 한 쌍의 셀에 데이터를 기억하는 동적램
US5276649A (en) Dynamic-type semiconductor memory device having staggered activation of column groups
KR100780613B1 (ko) 반도체 메모리 소자 및 그 구동방법
KR100492781B1 (ko) 멀티비트 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
KR20040038449A (ko) 계층구조의 데이터 입출력 라인을 갖는 반도체 메모리장치및 그 프리차지방법
KR100718898B1 (ko) 반도체 기억 장치 및 그 정보 독출 방법
JP2007220282A (ja) 半導体メモリ装置及びそのデータの書き込み及び読み出し方法
KR20070027663A (ko) 반도체 기억 장치
KR20190036319A (ko) 센싱 동작을 일정하게 제어할 수 있는 비트라인 센스앰프를 포함하는 메모리 장치
US6229758B1 (en) Semiconductor memory device that can read out data faster than writing it
KR970003209A (ko) 캐쉬메모리로서 센스앰프를 사용하는 다이내믹형 반도체기억장치
JPH10106264A (ja) 半導体記憶装置
KR100551485B1 (ko) 메모리 장치의 타이밍 제어 방법
US6307768B1 (en) Bitline twist with equalizer function
TWI483250B (zh) 階層式動態隨機存取記憶體（ｄｒａｍ）感測
US6330202B1 (en) Semiconductor memory device having write data line
US6982917B2 (en) DRAM partial refresh circuits and methods
KR100838364B1 (ko) 반도체 메모리 장치의 감지증폭 인에이블 신호 생성회로
KR20020057783A (ko) 테스트 시간의 단축이 가능한 반도체 기억 장치
KR100706779B1 (ko) 노이즈의 영향을 적게받는 메모리 소자
JP4796390B2 (ja) 半導体記憶装置
KR100447222B1 (ko) 강유전체 메모리 및 그의 구동방법
KR100335119B1 (ko) 불휘발성 강유전체 메모리 장치
JP2003100079A (ja) 半導体記憶装置
KR20100049192A (ko) 비트라인 디스터브 방지부를 갖는 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee