JP4796390B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置及びそのバースト動作方法に関し、さらに詳しくは、通常のアクセス動作中にリフレッシュ動作の挿入が可能なＤＲＡＭ(Dynamic Random Accesses Memory)及びそのバースト動作方法の改良に関する。
最近、低消費電力用途ではＳＲＡＭ(Static Random Accesses Memory)からＤＲＡＭへの置き換えが盛んになってきている。単位面積当たりの記憶容量がＳＲＡＭよりもＤＲＡＭの方がはるかに大きいためである。しかし、ＤＲＡＭには、ＳＲＡＭに不要なリフレッシュが必要である。そこで、リフレッシュコントローラのような外部回路でリフレッシュを行うのではなく、ＤＲＡＭの内部回路で自動的にリフレッシュを行い、使用者にとって全くＳＲＡＭと全く同じ方法で使用可能な疑似ＳＲＡＭ（以下「ＰＳＲＡＭ(Pseudo Static Random Accesses Memory)」という）がある。
下記の特許文献１には、通常のアクセス動作とリフレッシュ動作とを１つの外部サイクル時間内に挿入する方式を採用したＰＳＲＡＭが開示されている。この方式によれば、１つの外部サイクル時間内にアクセス用の内部サイクル時間及びリフレッシュ用の内部サイクル時間が確保されているため、通常のアクセスを待たせることなく、何時でもリフレッシュを行うことができる。
このＰＳＲＡＭにとって外部サイクル時間は実際のサイクル時間であって、動作速度を決定するものである。したがって、このＰＳＲＡＭを高速化するためには外部サイクル時間を短縮しなければならない。しかしそのためには、内部サイクル時間を外部サイクル時間の半分以下にしなければならず、外部サイクル時間の短縮は容易ではない。そもそもこのＰＳＲＡＭは、何時でもリフレッシュを行うことができるように各外部サイクル時間内にリフレッシュ用の内部サイクル時間を確保したものであるから、実力の半分程度しか性能を発揮できておらず、高速化は困難である。
このような欠点を補うため、ページモードやバーストモードを採用したＰＳＲＡＭが発表され始めている。
図１３は、８ビットプリフェッチによる８ビットバーストモードを採用したＰＳＲＡＭを示す。図１３を参照して、このＰＳＲＡＭ１は、６４Ｍ（＝６４×１０<SUP>２０</SUP>）のメモリセルＭＣと、８Ｋ（＝８×２<SUP>１０</SUP>）のワード線ＷＬと、８Ｋのビット線対ＢＬとを含むメモリセルアレイ２を備える。ＰＳＲＡＭ１はさらに、ワード線ＷＬを選択的に駆動する行デコーダ３と、列選択線（図示せず）を選択的に駆動することによりビット線対ＢＬを選択する列デコーダ４と、１６個のデータ入出力バス５と、メモリセルアレイ２とＩ／Ｏ５との間で読出又は書込データを授受するデータパス回路６とを備える。
データパス回路６は、１２８個のセカンダリセンスアンプ（読出バッファ）（図示せず）と、１２８個の書込バッファ（図示せず）と、１２８個のプリフェッチ／プリロードラッチ（図示せず）とを含む。各セカンダリセンスアンプは、メモリセルアレイ２から読み出された読出データを対応するプリフェッチ／プリロードラッチに与える。各書込バッファは、データ入出力バス５から与えられた書込データを対応するプリフェッチ／プリロードラッチに与える。プリフェッチ／プリロードラッチは、読出又は書込データを一時的に保管する。
図１４に示すように、ワード線ＷＬが駆動されるとビット線対ＢＬにデータが読み出され、センスアンプが活性化されるとそのデータが増幅される。この状態で、列選択線ＣＳＬが駆動されるとビットスイッチ（図示せず）がオンになり、ビット線対からそのビットスイッチを介してデータが読み出される。読出データはセカンダリセンスアンプにより増幅され、プリフェッチ／プリロードラッチにラッチされる。
全バースト長のデータをラッチするフルビットプリフェッチ方式の場合、１Ｉ／Ｏ当たり８ビットのデータを読み出し又は書き込むから、全体では１２８ビット（＝８ビット×１６）のデータを読み出し又は書き込む。すなわち、１本のワード線ＷＬを選択し、８ＫのセンスアンプＳＡを全て活性化し、８Ｋビットの読出データの中から１２８ビットの読出データをそれぞれ１２８個のプリフェッチ／プリロードラッチに取り出す。そして、１２８ビットの読出データを１６個のデータ入出力バス５に分散し、１Ｉ／Ｏ当たり８ビットの読出データを連続的に出力する。
図１５は、１６ビットプリフェッチによる１６ビットバーストモードを採用したＰＳＲＡＭを示す。このＰＳＲＡＭ７のデータパス回路８は、上記の２倍に相当する、２５６個のセカンダリセンスアンプと、２５６個の書込バッファと、２５６個のプリフェッチ／プリロードラッチとを含む。
この場合、１Ｉ／Ｏ当たり１６ビットのデータを読み出し又は書き込むから、全体では２５６ビット（＝１６ビット×１６）のデータを読み出し又は書き込む。すなわち、互いに異なるアレイ内における２本のワード線ＷＬを同時に選択し、上記の２倍に相当する１６ＫのセンスアンプＳＡ１及びＳＡ２を活性化し、１６Ｋビットの読出データの中から２５６ビットの読出データをそれぞれ２５６個のプリフェッチ／プリロードラッチに取り出す。そして、２５６ビットの読出データを１６個のデータ入出力バス５に分散し、１Ｉ／Ｏ当たり１６ビットの読出データを連続的に出力する。
このようにバースト長が２倍に増加すると、活性化されるセンスアンプの数、充放電されるビット線対の数も２倍になるため、メモリセルアレイ２内に流れる電流も２倍に増加する。
バーストモードはＳＤＲＡＭで採用されている公知の動作であるが、通常はラップモードと呼ばれる方式が採用される。ラップモードでは、８又は１６ビット等のバースト領域内だけで列アクセスが繰り返される。すなわち、先頭の列アドレスがバースト領域の先頭でない場合、バースト領域の途中から列アクセスが始まり、バースト領域の最後まで終わると、同じバースト領域の先頭に戻る。これにより、８又は１６ビット等のデータが連続的に読み出される。
しかし、最近のＰＳＲＡＭにはラップモードの他にノンラップモードも要求される。ノンラップモードでは、列アクセスがバースト領域の最後まで終わると、同じバースト領域の先頭に戻るのではなく、隣のバースト領域の先頭に進む。
図１３に示した８ビットプリフェッチによる８ビットバーストのノンラップモードであっても、列アクセスが８ビットバースト領域の先頭から始まれば、図１６（ａ）に示すように、行アクセスを繰り返すことにより、８ビットの読出データＲＤ１〜ＲＤ８は連続的に出力される。この場合、８ビットの読出データＲＤ１〜ＲＤ８はプリフェッチ／プリロードラッチからデータ入出力バス５に順に転送され、最後の読出データＲＤ８が転送され終わる前に、次の８ビットの読出データＲＤ１〜ＲＤ８の取り出しが完了しているので、読出データＲＤはデータ入出力バス５上でギャップを生じることなく出力される。
列アクセスが８ビットバースト領域の６ビット目（最後から３番目）から始まれば、ギャップは生じない。６〜８ビット目の３ビットの読出データＲＤ６〜ＲＤ８が転送されている間に、次の８ビットの読出データＲＤ１〜ＲＤ８の取り出しが完了しているからである。
しかし、図１６（ｂ）に示すように、列アクセスが８ビットバースト領域の７ビット目（最後から２番目）から始まれば、５ｎｓのギャップが生じる。７及び８ビット目の２ビットの読出データＲＤ７及びＲＤ８が転送されている間に、次の８ビットの読出データＲＤ１〜ＲＤ８の取り出しが完了しないからである。同様に、列アクセスが８ビットバースト領域の８ビット目（最後）から始まれば、さらに長い２０ｎｓのギャップが生じる。
図１５に示した１６ビットプリフェッチによる１６ビットバーストのノンラップモードであっても、列アクセスが１６ビットバースト領域の先頭から始まれば、図１７（ａ）に示すように、行アクセスを繰り返すことにより、１６ビットの読出データＲＤ１〜ＲＤ１６は連続的に出力される。この場合、１６ビットの読出データＲＤ１〜ＲＤ１６はプリフェッチ／プリロードラッチからデータ入出力バス５に順に転送され、最後の読出データＲＤ１６が転送され終わる前に、次の１６ビットの読出データＲＤ１〜ＲＤ１６の取り出しが完了しているので、読出データＲＤはデータ入出力バス５上でギャップを生じることなく出力される。
しかし、図１７（ｂ）に示すように、列アクセスが１６ビットバースト領域の１５ビット目（最後から２番目）から始まれば、５ｎｓのギャップが生じる。１５及び１６ビット目の２ビットの読出データＲＤ１５及びＲＤ１６が転送されている間に、次の１６ビットの読出データＲＤ１〜ＲＤ１６の取り出しが完了しないからである。同様に、列アクセスが１６ビットバースト領域の１６ビット目（最後）から始まれば、さらに長い２０ｎｓのギャップが生じる。
以上のように、従来のフルビットプリフェッチ方式では、バースト長又はページ長が長くなると、メモリセルアレイに流れる電流が増加するという問題があった。また、ノンラップバーストモードでは、列アクセスがバースト領域の最後又はその１つ前から始まると、ギャップが生じ、連続したバースト読出データが得られないという問題があった。
特開２００２−２９８５７４号公報
本発明の目的は、消費電流を増大させることなく、バースト長を長くすることが可能な半導体記憶装置及びそのバースト動作方法を提供することである。
 課題を解決するための手段及び発明の効果
本発明による半導体記憶装置は、データ入出力バスと、複数のラッチ回路と、メモリセルアレイと、センスアンプ活性化手段と、列デコーダと、制御手段とを備える。複数のラッチ回路は、データ入出力バスと共通に接続される。メモリセルアレイは、複数のビット線対と、複数のビットスイッチと、複数の列選択線と、複数のセンスアンプとを含む。複数のビットスイッチは、複数のラッチ回路と複数のビット線対との間に接続され、複数のグループに分割される。複数の列選択線は、複数のグループに対応して設けられる。各列選択線は、対応するグループに含まれる複数のビットスイッチに接続される。複数のセンスアンプは、複数のビット線対に接続される。センスアンプ活性化手段は、センスアンプを活性化する。列デコーダは、列選択線を駆動する。制御手段は、センスアンプの活性化中に列選択線のうち２つ以上を順に駆動するよう列デコーダを制御する。
本発明によるバースト動作方法は、センスアンプを活性化するセンスアンプ活性化ステップと、センスアンプの活性化中に列選択線のうち２つ以上を順に駆動する列選択線駆動ステップとを備える。
この半導体記憶装置及びそのバースト動作方法によれば、センスアンプが活性化されている間に２つ以上の列選択線が順に駆動される。１つ目の列選択線が駆動されると、その列選択線に対応するグループに含まれる複数のビットスイッチがオンになる。データの読出時には、これにより対応する複数のビット線対から複数ビットの読出データがラッチ回路にプリフェッチされる。続いて２つ目の列選択線が駆動されると、その列選択線に対応する他のグループに含まれる複数のビットスイッチがオンになる。これにより、さらに複数ビットの読出データがラッチ回路にプリフェッチされる。すなわち、列選択線が駆動されるごとに読出データが複数ビットずつラッチ回路にプリフェッチされる、データ入出力バスに１ビットずつ順に連続的に出力される。一方、データの書込時には、データ入出力バスから複数ビットの書込データがラッチ回路にプリロードされ、列選択線が駆動されるごとに書込データが複数ビットずつビット線対に与えられる。このようにセンスアンプが活性化されている間に複数ビットの読出又は書込データが複数回にわたって受け渡しされるので、消費電流を増大させることなく、バースト長を長くすることができる。
好ましくは、メモリセルアレイは複数のブロックに分割される。上記半導体記憶装置はさらに、ブロックを選択するブロック選択手段を備える。センスアンプ活性化手段は、選択されたブロック内のセンスアンプを選択的に活性化する。
一方、上記バースト動作方法はさらに、ブロックを選択するステップを備える。センスアンプ活性化ステップは、選択されたブロック内のセンスアンプを選択的に活性化する。
この場合、選択されたブロック内のセンスアンプが活性化され、選択されていないブロック内のセンスアンプは活性化されないので、センスアンプによる消費電流を低減することができる。
好ましくは、上記半導体記憶装置は外部クロックと同期して動作する。制御手段は外部クロックと非同期で２つ以上の列選択線を順に駆動する。
一方、列選択線駆動ステップは外部クロックと非同期で２つ以上の列選択線を順に駆動する。
この場合、列選択線は外部クロックと非同期で順に駆動されるので、複数ビットの読出データを複数回にわたって速やかにプリフェッチすることができ、ノンラップバーストモードでもデータ入出力バス上にギャップを生じることなく読出データを連続的に出力することができる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
図１を参照して、本発明の実施の形態によるＰＳＲＡＭ１０は、６４ＭのメモリセルＭＣと、８Ｋのワード線ＷＬと、８Ｋのビット線対ＢＬとを含むメモリセルアレイ２を備える。メモリセルアレイ２はアレイブロックＢＫ１及びＢＫ２に分割される。
ＰＳＲＡＭ１０はさらに、ワード線ＷＬを選択的に駆動する行デコーダ３と、ビット線対ＢＬに沿って走る列選択線（図３）を駆動することによりビット線対ＢＬを選択する列デコーダ４と、１６個のデータ入出力バス５と、メモリセルアレイ２とデータ入出力バス５との間で読出又は書込データを授受するデータパス回路１２とを備える。列デコーダ４はまた、選択アレイブロックＢＫ１又はＢＫ２を選択する機能も有する。
図２は、１つのアレイブロックＢＫ１又はＢＫ２に対応するデータパス回路１２の半分の構成を示す。図２を参照して、データパス回路１２の半分は、６４個のセカンダリセンスアンプＳＳＡと、６４個の書込バッファＷＢと、２５６個のプリフェッチ／プリロードラッチＰＦＰＬＬとを含む。よって、データパス回路１２全体は、１２８個のセカンダリセンスアンプＳＳＡと、１２８個の書込バッファＷＢと、５１２個のプリフェッチ／プリロードラッチＰＦＰＬＬとを含む。
各セカンダリセンスアンプＳＳＡは、メモリセルアレイ２から読み出された読出データを対応するプリフェッチ／プリロードラッチＰＦＰＬＬに与える。各書込バッファＷＢは、データ入出力バス５から与えられた書込データを対応するプリフェッチ／プリロードラッチＰＦＰＬＬに与える。プリフェッチ／プリロードラッチＰＦＰＬＬは、読出又は書込データを一時的に保管する。
データ入出力バス５の各々に対応して１６個のプリフェッチ／プリロードラッチＰＦＰＬＬが設けられる。たとえば１６個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜１６は１本のデータ入出力バスＩ／Ｏ０と共通に接続される。
図３は、メモリセルアレイ２及びデータパス回路１２の一部を詳細に示す。図３を参照して、ビット線対ＢＬ１〜ＢＬ８に対応してビットスイッチＢＳＷ１〜ＢＳＷ８が設けられる。ビットスイッチＢＳＷ１〜ＢＳＷ８は、ビット線対ＢＬ１〜ＢＬ８とローカル入出力線対ＬＤＱ１〜ＬＤＱ４との間に接続される。
また、４つのビット線対に対して１本ずつ列選択線が設けられる。各列選択線は対応する４つのビットスイッチに接続される。具体的には、列選択線ＣＳＬ１はビットスイッチＢＳＷ１，ＢＳＷ３，ＢＳＷ５，ＢＳＷ７に接続され、列選択線ＣＳＬ２はビットスイッチＢＳＷ２，ＢＳＷ４，ＢＳＷ６，ＢＳＷ８に接続される。
列デコーダ４（図１）は、列アドレス信号に応答して列選択線ＣＳＬ１，ＣＳＬ２を選択的に駆動する。列選択線ＣＳＬ１が選択されるとビットスイッチＢＳＷ１，ＢＳＷ３，ＢＳＷ５，ＢＳＷ７がオンになり、ビット線対ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７がローカル入出力線対ＬＤＱ１〜ＬＤＱ４に接続される。列選択線ＣＳＬ２が選択されるとビットスイッチＢＳＷ２，ＢＳＷ４，ＢＳＷ６，ＢＳＷ８がオンになり、ビット線対ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８がローカル入出力線対ＬＤＱ１〜ＬＤＱ４に接続される。
以上のようにビット線対及びビットスイッチは複数のグループに分割される。複数のグループに対応して複数の列選択線が設けられる。たとえばビット線対ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７及びビットスイッチＢＳＷ１，ＢＳＷ３，ＢＳＷ５，ＢＳＷ７は、列選択線ＣＳＬ１に対応する１つのグループに含まれる。また、ビット線対ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８及びビットスイッチＢＳＷ２，ＢＳＷ４，ＢＳＷ６，ＢＳＷ８は、列選択線ＣＳＬ２に対応するもう１つのグループに含まれる。
また、ローカル入出力線対ＬＤＱ１〜ＬＤＱ４に対応してメインスイッチＭＳＷ１〜ＭＳＷ４及びメイン入出力線対ＭＤＱ１〜ＭＤＱ４が設けられる。メインスイッチＭＳＷ１〜ＭＳＷ４はそれぞれローカル入出力線対ＬＤＱ１〜ＬＤＱ４及びメイン入出力線対ＭＤＱ１〜ＭＤＱ４の間に接続され、同時にオン又はオフになる。
また、メイン入出力線対ＭＤＱ１〜ＭＤＱ４に対応してセカンダリセンスアンプＳＳＡ及び書込バッファＷＢが設けられる。また、セカンダリセンスアンプＳＳＡ及び書込バッファＷＢに対応してプリフェッチ／プリロードラッチＰＦＰＬＬが設けられる。メイン入出力線対ＭＤＱ１〜ＭＤＱ４の各々は、対応するセカンダリセンスアンプＳＳＡを介して対応する２個のプリフェッチ／プリロードラッチＰＦＰＬＬに接続される。たとえばメイン入出力線対ＭＤＱ１はセカンダリセンスアンプＳＳＡ１を介してプリフェッチ／プリロードラッチＰＦＰＬＬ１及びＰＦＰＬＬ２に接続される。また、メイン入出力線対ＭＤＱ１〜ＭＤＱ４の各々はまた、対応する書込バッファＷＢを介して対応する２個のプリフェッチ／プリロードラッチＰＦＰＬＬに接続される。たとえば、メイン入出力線対ＭＤＱ１は、書込バッファＷＢ１を介してプリフェッチ／プリロードラッチＰＦＰＬＬ１及びＰＦＰＬＬ２に接続される。
プリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ８は、１本のデータ入出力バスＩ／Ｏ１に接続される。
図４は、列デコーダ４及びその周辺回路を示す。図４を参照して、ＰＳＲＡＭ１０はさらに、タイミング制御回路１３と、シングルショット回路１４と、遅延回路１６と、ＯＲ回路１８と、カウンタ２０とを備える。
タイミング制御回路１３は、センスアンプＳＡを活性化するためのセンスアンプイネーブル信号ＳＥのほか、様々なタイミング制御信号を発生する。シングルショット回路１４は、センスアンプイネーブル信号ＳＥに応答してシングルショットパルスＳＳを発生する。遅延回路１６は、シングルショットパルスＳＳを所定時間遅延させて遅延パルスＤＰを出力する。ＯＲ回路１８は、シングルショットパルスＳＳ及び遅延パルスＤＰの論理和を列イネーブル信号ＣＥとして出力する。カウンタ２０は列アドレスを保持し、その保持した列アドレスをシングルショットパルスＳＳの立ち下がりエッジでインクリメントする。列デコーダ４は列イネーブル信号ＣＥに応答して活性化され、カウンタ２０から与えられた列アドレスに応答して列選択線ＣＳＬ１〜ＣＳＬｎを駆動する。
図５を参照して、センスアンプイネーブル信号ＳＥがＨ（論理ハイ）レベルに活性化されると、シングルショット回路１４によりシングルショットパルスＳＳが発生される。シングルショットパルスＳＳは遅延回路１６により所定時間だけ遅延され、遅延パルスＤＰが発生される。シングルショットパルスＳＳ及び遅延パルスＤＰはＯＲ回路１８に与えられ、２回のパルスを含む列イネーブル信号ＣＥが発生される。
まず列イネーブル信号ＣＥの１回目のパルスが発生すると、列デコーダ４は活性化され、カウンタ２０の列アドレスに応答して列選択線ＣＳＬ１を駆動する。続いて、シングルショットパルスの立ち下がりエッジに応答してカウンタ２０の列アドレスがインクリメントされる。次に列イネーブル信号ＣＥの２回目のパルスが発生すると、列デコーダ４は再び活性化され、カウンタ２０のインクリメントされた列アドレスに応答して列選択線ＣＳＬ２を駆動する。
以上のように、センスアンプイネーブル信号ＳＥに応答してセンスアンプＳＡが活性化されている間に、２本の列選択線ＣＳＬ１，ＣＳＬ２が順次駆動される。
次に、ＰＳＲＡＭ１０のバースト読出動作を説明する。
１）２ショット・４ビットプリフェッチによる８ビットバースト
図１〜図３及び図６を参照して、アレイブロックＢＫ１及びＢＫ２のうち１つ（図１ではＢＫ２）が選択され、行アクセスに応じて１本のワード線ＷＬが駆動されると、４Ｋのビット線対ＢＬにデータが読み出される。そして、この４Ｋのビット線対ＢＬに接続された４ＫのセンスアンプＳＡが活性化され、読み出されたデータが増幅される。
この状態で、まず列選択線ＣＳＬ１が駆動される。これによりビットスイッチＢＳＷ１，ＢＳＷ３，ＢＳＷ５，ＢＳＷ７がオンになり、ビット線対ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７からローカル入出力線対ＬＤＱ１〜ＬＤＱ４に４ビットの読出データＲＤが転送される。
続いて、メインスイッチＭＳＷ１〜ＭＳＷ４がオンになると、４ビットの読出データＲＤはローカル入出力線対ＬＤＱ１〜ＬＤＱ４からさらにメイン入出力線対ＭＤＱ１〜ＭＤＱ４に転送される。そのため、４ビットの読出データＲＤはそれぞれセカンダリセンスアンプＳＳＡ１〜ＳＳＡ４により増幅され、プリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ４にラッチされる。
このように列選択線ＣＳＬ１が駆動されると、ビット線対ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７からプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ４に４ビットの読出データＲＤがプリフェッチされる。以下、列選択線の駆動又はこれによるビットスイッチのオン動作を「ショット」という。
引き続きこの状態で、列選択線ＣＳＬ２が駆動される。これによりビットスイッチＢＳＷ２，ＢＳＷ４，ＢＳＷ６，ＢＳＷ８がオンになり、ビット線対ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８からローカル入出力線対ＬＤＱ１〜ＬＤＱ４に４ビットの読出データＲＤが転送される。
続いて、メインスイッチＭＳＷ１〜ＭＳＷ４がオンになると、４ビットの読出データＲＤは上記と同様にメイン入出力線対ＭＤＱ１〜ＭＤＱ４に転送され、それぞれセカンダリセンスアンプＳＳＡ１〜ＳＳＡ４により増幅されるが、上記と異なりプリフェッチ／プリロードラッチＰＦＰＬＬ５〜ＰＦＰＬＬ８にラッチされる。
このように列選択線ＣＳＬ２が駆動されると、ビット線対ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８からプリフェッチ／プリロードラッチＰＦＰＬＬ５〜ＰＦＰＬＬ８に４ビットの読出データＲＤがプリフェッチされる。
上記のように、１回の行アクセスに対して２回のショットで読出データＲＤが４ビットずつ２回プリフェッチされた結果、８ビットの読出データＲＤが８個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ８にラッチされる。８ビットの読出データＲＤは、図７（ａ）に示すように、外部クロックに応答して１ビットずつ順に対応する１本のデータ入出力線Ｉ／Ｏ１に出力される。この場合のバースト長は８ビットである。
なお、図６に示したように上記の例ではセンスアンプが活性化されかつワード線ＷＬが駆動されている間に列選択線ＣＳＬ１，ＣＳＬ２が順に駆動されているが、列選択線ＣＳＬ１，ＣＳＬ２が駆動されるときにワード線ＷＬが駆動されている必要はなく、図８に示すようにセンスアンプさえ活性化されていればよい。すなわち、ワード線ＷＬが立ち下がった後も所定時間だけセンスアンプの活性化を維持し、センスアンプの不活性化前に列選択線ＣＳＬ１，ＣＳＬ２を順に駆動するようにしてもよい。
２）２ショット・４ビットプリフェッチ・２行アクセスによる１６ビットバースト
上記１）の動作は１回の行アクセスで８ビットのバースト読出データＲＤを出力しているが、図９（ａ）に示すように、２回の行アクセスで合計１６ビットのバースト読出データＲＤを出力するようにしてもよい。
１回目の行アクセスに対する動作は上記の場合と同じで、８ビットの読出データＲＤが８個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ８にラッチされる。
続いて、２回目の行アクセスで８ビットの読出データＲＤが８個のプリフェッチ／プリロードラッチＰＦＰＬＬ９〜ＰＦＰＬＬ１６にラッチされる。具体的には、１回目のショットで４ビットの読出データＲＤがプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ９〜ＰＦＰＬＬ１２にラッチされる。そして、２回目のショットで４ビットの読出データＲＤがプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ１３〜ＰＦＰＬＬ１６にラッチされる。
このように２回の行アクセスで１６ビットの読出データＲＤが１６個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ１６にラッチされ、外部クロックに応答して１ビットずつ順に対応する１本のデータ入出力バスＩ／Ｏ１に出力される。
３）４ショット・４ビットプリフェッチによる１６ビットバースト
上記１）及び２）の動作は図６及び図８に示したように２本の列選択線ＣＳＬ１，ＣＳＬ２を順に駆動しているが、図１０及び図１１に示すように４本の列選択線ＣＳＬ１〜ＣＳＬ４を順に駆動してもよい。この場合、図１２（ａ）に示すように、１回の行アクセスで１６ビットのバースト読出データＲＤが出力される。
具体的には、１回目のショットで４ビットの読出データＲＤ１〜ＲＤ４がプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ４にラッチされる。２回目のショットで４ビットの読出データＲＤ５〜ＲＤ８がプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ９〜ＰＦＰＬＬ１２にラッチされる。３回目のショットで４ビットの読出データＲＤ９〜ＲＤ１２がプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ９〜ＰＦＰＬＬ１２にラッチされる。そして、４回目のショットで４ビットの読出データＲＤ１３〜ＲＤ１６がプリフェッチされ、４個のプリフェッチ／プリロードラッチＰＦＰＬＬ１３〜ＰＦＰＬＬ１６にラッチされる。
このように１回の行アクセスで１６ビットの読出データＲＤ１〜ＲＤ１６が１６個のプリフェッチ／プリロードラッチＰＦＰＬＬ１〜ＰＦＰＬＬ１６にラッチされ、外部クロックに応答して１ビットずつ順に対応する１本のデータ入出力バスＩ／Ｏ１に出力される。
上記から明らかなように、順に駆動すべき列選択線の数は２本以上であればよい。本例のようにプリフェッチ長が４ビットの場合に４本の列選択線ＣＳＬ１〜ＣＳＬ４を順に駆動すると、バースト長は１６ビットとなる。一般に、バースト長＝プリフェッチ長×ショット数となる。
４）ノンラップバースト
上記１）〜３）は、アクセスする先頭の列アドレスがバースト領域の先頭の列アドレスに一致する場合のバースト動作であるが、アクセスする先頭の列アドレスがプリフェッチ領域の最後の列アドレスに一致する場合の動作を以下に説明する。
図７（ｂ）、図９（ｂ）及び図１２（ｂ）に示すように、いずれの場合も最初のショットで４ビットの読出データＲＤ１〜ＲＤ４がプリフェッチされ、次のショットでそれ以降の４ビットの読出データＲＤ５〜ＲＤ８がプリフェッチされる。
ショットは外部クロックと非同期で、図４に示した内部のタイミング回路１４，１６，１８で制御されるため、ショット相互間の時間は外部クロック周期の半分程度にすることができる。したがって、ノンラップバーストでもギャプなしで読出データＲＤを連続的に出力することができる。また、プリフェッチ領域を超えて連続的にアクセスすることもできる。
また、アレイ動作サイクル時間は８ビットのバーストにかかる時間よりもはるかに短いので、行アクセスと行アクセスとの間の時間はアレイ動作サイクル時間の２倍以上あり、この間にリフレッシュを挿入する時間は十分にあり、ＰＳＲＡＭに要求される内部自動リフレッシュの機能を満足することができる。
上記では読出動作を例に説明したが、書込動作も基本的に上記と同じである。
また、上記ではバースト長を８又は１６ビットで説明したが、たとえば３２又は６４ビットでもよく、要するに、ワード線ＷＬの長さが許す限り、いかなるバースト長であってもよい。したがって、プリフェッチ長を長くすることなく、非常に長いバースト長を実現することができる。しかも、そのような長いバースト動作をギャップなしで実現することができる。
このように２ショット・４ビットプリフェッチという基本動作により、プリフェッチ長は４ビットという短さでフルページに至るバースト長を低電力で実現することができる。
ＳＤＲＡＭのフルページバーストモードでは８Ｋのように多数のセンスアンプを活性化したままで列アドレスをアクセスすることにより実現しているが、ＰＳＲＡＭではリフレッシュを自動的に挿入するタイミングがなくなるため、このような動作モードは許されない。
以上のように本実施の形態によれば、バースト長に関係なく、１Ｉ／Ｏ当たりのプリフェッチ長は常に「４」である。バースト長を８ビットにするためには、従来は図１３に示したように８ＫのセンスアンプＳＡ１を活性化しなければならなかったのに対し、本実施の形態は図１に示したように４ＫのセンスアンプＳＡを活性化すればよい。このように活性化されるセンスアンプの数が半減するので、メモリセルアレイ２に流れる電流も半減する。
また、本実施の形態は、ＳＤＲＡＭと全く同じ動作を４ビットの短いプリフェッチで可能にし、しかも８ビットのバースト長よりもはるかに短いアレイ動作サイクル時間で行アクセスを繰り返すので、リフレッシュを挿入する時間を十分に取ることができ、ＰＳＲＡＭに必要な内部自動リフレッシュ機能を満たすことができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
本発明による半導体記憶装置は、特に通常のアクセス動作中にリフレッシュ動作の挿入が可能なＤＲＡＭ（ＰＳＲＡＭ）に利用可能である。
本発明の実施の形態によるＰＳＲＡＭの構成を示す機能ブロック図である。 図１に示した各アレイブロックに対応するデータパス回路の半分の構成を示す機能ブロック図である。 図１及び図２に示したメモリセルアレイ及びデータパス回路の一部を詳細に示す機能ブロック図である。 図１に示した列デコーダ及びその周辺回路を示す機能ブロック図である。 図６に示した列デコーダ及びその周辺回路の動作を示すタイミング図である。 図１〜図５に示したＰＳＲＡＭの動作を示すタイミング図である。 図１〜図５に示したＰＳＲＡＭの２ショット・４ビットプリフェッチによる８ビットバースト動作を示すタイミング図である。 図６と異なる動作の他の例を示すタイミング図である。 図１〜図５に示したＰＳＲＡＭの２ショット・４ビットプリフェッチ・２行アクセスによる１６ビットバースト動作を示すタイミング図である。 図６と異なる４ショット動作を示すタイミング図である。 図１０と異なる動作の他の例を示すタイミング図である。 図１〜図５に示したＰＳＲＡＭの４ショット・４ビットプリフェッチによる１６ビットバースト動作を示すタイミング図である。 ８ビットプリフェッチによる８ビットバーストモードを採用した従来のＰＳＲＡＭの構成を示す機能ブロック図である。 図１３に示したＰＳＲＡＭの動作を示すタイミング図である。 １６ビットプリフェッチによる１６ビットバーストモードを採用した従来のＰＳＲＡＭの構成を示す機能ブロック図である。 図１３に示したＰＳＲＡＭのノンラップバースト動作を示すタイミング図である。 図１５に示したＰＳＲＡＭのノンラップバースト動作を示すタイミング図である。
符号の説明
２ メモリセルアレイ
３ 行デコーダ
４ 列デコーダ
５，Ｉ／Ｏ１〜Ｉ／Ｏ１６ データ入出力バス
１０ ＰＳＲＡＭ
１２ データパス回路
ＢＫ１，ＢＫ２ アレイブロック
ＢＬ，ＢＬ１〜ＢＬ８ ビット線対
ＢＳＷ１〜ＢＳＷ８ ビットスイッチ
ＣＳＬ，ＣＳＬ１〜ＣＳＬｎ 列選択線
ＭＣ メモリセル
ＰＦＰＬＬ，ＰＦＰＬＬ１〜ＰＦＰＬＬ１６ プリフェッチ／プリロードラッチ
ＳＡ，ＳＡ１，ＳＡ２ センスアンプ
ＳＳＡ，ＳＳＡ１〜ＳＳＡ４ セカンダリセンスアンプ
ＷＢ，ＷＢ１〜ＷＢ４ 書込バッファ
ＷＬ ワード線

Claims (3)

  1. データ入出力バスと、
    前記データ入出力バスと共通に接続された複数のラッチ回路と、
    複数のビット線対と、前記複数のラッチ回路と前記複数のビット線対との間に接続され、複数のグループに分割された複数のビットスイッチと、前記複数のグループに対応して設けられ、各々が対応するグループに含まれるビットスイッチに接続された複数の列選択線と、前記複数のビット線対に接続された複数のセンスアンプとを含むメモリセルアレイと、
    前記センスアンプを活性化するセンスアンプイネーブル信号を発生するタイミング制御回路と、
    前記センスアンプイネーブル信号に応答して、出力にシングルショットパルスを発生するシングルショット回路と、
    前記シングルショットパルスに応答して出力に遅延パルスを発生する遅延回路と、
    前記シングルショットパルスが印加される第１入力及び前記遅延パルスが印加される第２入力を有し、前記シングルショットパルス及び前記遅延パルスの印加に応答して出力に列イネーブル信号を発生するＯＲ回路と、
    列アドレスを保持し、前記シングルショットパルスの立ち下がりエッジに応答して前記列アドレスをインクリメントするカウンタと、
    前記列イネーブル信号に応答して活性化され、前記カウンタから与えられる列アドレスに応答して、列選択線を駆動する列デコーダとを備え、
    前記センスアンプの活性化中に前記列選択線のうち２つ以上を順に駆動する、半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置であって、
    前記メモリセルアレイは複数のブロックに分割され、
    前記半導体記憶装置はさらに、
    前記ブロックを選択するブロック選択手段を備え、
    前記センスアンプ活性化手段は、前記選択されたブロック内のセンスアンプを選択的に活性化することを特徴とする半導体記憶装置。
  3. 請求項１又は請求項２に記載の半導体記憶装置であって、
    前記半導体記憶装置は外部クロックと同期して動作し、前記制御手段は前記外部クロックと非同期で前記2つ以上の列選択線を順に駆動することを特徴とする半導体記憶装置。
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