KR100323966B1 - Ｄｒａｍ 및 ｄｒａｍ의 데이타 액세스 방법 - Google Patents

Ｄｒａｍ 및 ｄｒａｍ의 데이타 액세스 방법 Download PDF

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KR100323966B1
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포만 제프리 엘
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Abstract

DRAM의 로우 어드레스가 매회 변하는 연속한 랜덤 로우 액세스의 경우에도, 버스트(burst)간의 빈 시간을 최소화 또는 전혀 없게 하고, 실질적인 데이타 전송 레이트를 클럭 주파수로 제공되는 최대치에 가깝게 하거나 그것과 동일하게 한다.
복수의 DRAM 셀과, 복수의 DRAM 셀 각각에 대응된 센스 앰프와, 복수의 DRAM 셀 중에서 액세스할 셀에 대응하는 센스 앰프만을 활성화시키는 수단을 포함하는 DRAM이며, 버스트 길이분의 센스 앰프만을 활성화시킨다.

Description

ＤＲＡＭ 및 ＤＲＡＭ의 데이타 액세스 방법{DRAM AND DATA ACCESS METHOD FOR DRAM}
본 발명은 DRAM(Dynamic Random access memory) 및 DRAM의 데이타 액세스 (판독/기록) 방법에 관한 것이다.
대용량 RAM으로서 다이내믹 RAM (DRAM)이 일반적으로 이용되고 있다. DRAM에서는, 도 3에 도시한 바와 같이, 로우 어드레스 (워드선: 82)와 칼럼 어드레스 (비트선: 84)로 메모리 셀을 지정하고, 지정된 메모리 셀로부터 데이타를 판독하고, 또는 메모리 셀에 데이타를 기록한다. 데이타의 판독 타이밍의 개략은, 거의 도 4의 (a)와 같이 나타낼 수 있다. 우선, 로우 디코더(72)에 어드레스 신호가 입력되어 로우 어드레스가 지정된다. 그러면, 지정된 로우 어드레스에 대응하는 워드선(80) 상의 모든 데이타가, 비트선(84)을 통해 센스 앰프(74)에서 판독된다. 이어서, 칼럼 디코더(76)에 어드레스 신호가 입력되어 칼럼 어드레스가 지정된다. 그러면, 센스 앰프(74)에서 판독된 데이타 중에서, 지정된 칼럼 어드레스에 대응하는 비트선 상의 데이타가 특정되어 출력된다. 이와 같이, 로우 어드레스와 칼럼 어드레스를 지정하여 데이타를 판독하고, 또는 기록한다.
단, 동일 워드선 상 (동일 로우 어드레스)의 데이타를 계속해서 판독하는 경우는, 이미 센스 앰프에서 목적하는 데이타가 판독되고 있으므로, 워드선 상의 데이타를 새롭게 센스 앰프(74)에서 판독할 필요는 없다. 그 때문에, 데이타의 판독 타이밍의 개략은, 거의 도 4의 (b)와 같이나타낼 수 있다. 이와 같이 동일 워드선 상의 데이타를 연속하여 판독하는 경우는, 칼럼 어드레스를 지정하는 것만으로도 족하므로, 도 4의 (a)보다도 고속으로 데이타를 출력할 수 있다.
또한, 싱크로너스 DRAM(SDRAM)에서는, 도 4의 (b)와 같은 칼럼 어드레스의 지정은 행하지 않고, 어드레스를 내부에서 자동 생성하여, 클럭에 동기하여 데이타를 출력한다. 데이타의 판독 타이밍의 개략은 거의 도 5와 같이 나타낼 수 있다. 이 경우는, 판독 개시 어드레스 (로우 어드레스, 칼럼 어드레스) 및 뱅크를 지정하면, 나중에는 클럭에 동기하여 소정의 버스트 길이의 데이타가 연속하여 출력된다. 이와 같이, SDRAM은 1클럭마다 데이타를 출력하므로, 도 4의 (b)의 페이지 모드보다도 더욱 고속으로 데이타를 출력할 수 있다.
최근에는, MPU의 동작 속도의 향상에 대한 DRAM의 동작 속도의 향상은 대폭 지연되고 있으며, DRAM의 동작 속도의 향상이 중요한 과제로 되고 있다. 그로 인해, 밴드폭이 큰 SDRAM이 메모리의 주류가 되고 있다. SDRAM은, 동일 워드선 상 (동일 로우 어드레스)의 데이타가 래치된 센스 앰프로부터, 버스트 길이가 2, 4 또는 8 비트등의 연속하는 어드레스의 데이타를 고속 클럭에 동기하여 기록 및 판독하는 버스트 모드를 이용하여 밴드 폭을 향상시키고 있다. 그러나, 여기서 새로운 부분은 데이타를 클럭에 동기하여 연속 출력하는 방식뿐이며, 메모리로서의 기본적 구성은 통상의 DRAM과 거의 다르지 않다. 즉, 센스 앰프에서 판독된 데이타의 취급에 대해서는, 도 4의 (b)에 도시한 페이지 모드의 경우와 거의 동일한 방법을 이용하고 있고, 그것을 파이프 라인 등의 새로운 방법으로 연속적으로 액세스할 수 있도록 하고 있을 뿐이다.
따라서, 클럭에 동기하여 연속으로 데이타를 취급하는 것 이외의 통상의 DRAM의 문제점은 전부 결점으로 남아 있다. 예를 들면, 로우 어드레스를 지정하고나서의 액세스 타임이나 칼럼 어드레스를 지정하고나서의 액세스 타임은, 통상의 DRAM과 거의 동일하다. 또한, 사이클 타임을 빠르게 할 수 있는 아무런 요소가 없다. 또한, 최초의 액세스 타임이 느리다거나 사이클 타임이 길다는 것은, 단순히 이들의 레이턴시(Latency)가 긴 것은 물론이지만, 다른 로우 어드레스에 연속하여 액세스한 경우는, 데이타를 버스트 모드로 처리하고 있는 구간과 구간 사이에 긴 빈 시간이 생겨, 실질적인 데이타 전송 레이트가 높아지지 않는다는 큰 문제가 생긴다.
또한, 이들 DRAM 및 SDRAM에서는, 센스 앰프에서 래치된 데이타에 대해 칼럼어드레스만을 지정함으로써, 고속의 액세스를 실현하고 있다. 그 때문에, 활성화된 워드선 상의 데이타를 가능한한 유효하게 이용하기 위해, 대단히 큰 페이지 길이가 통상 이용되고 있다. 예를 들면, 64M비트 DRAM에서의 페이지 길이는, 512비트 내지 1024비트이고, 칩 전체로는 8k개 내지 16k개 (1k=1024)나 되는 센스 앰프가 동시에 활성화된다. 그러나, SDRAM에서는, 버스트 모드를 반복한 경우라도, 사용되는 것은 기껏해야 256비트이고, DRAM에서는 이것보다 더욱 적어진다. 이것은 필요없는 다수의 센스 앰프를 활성화시켜, 매우 이용 효율이 나쁜 사용 방법이다.
이 동시에 활성화되는 센스 앰프의 수는, DRAM의 세대가 진보하면 증가하는 경향에 있다. 이러한 대량의 수의 센스 앰프의 활성화는, 리스토어나 프리차지의 시간이 그다지 짧아지지 않고, 액세스 타임과 사이클 타임이 향상되지 않는 원인 중의 하나가 되고 있다. 이것은 SDRAM이나 RAMBUS에서도 동일하고, 50∼60㎱의 RAS(Row address strobe) 액세스 타임(RAS Latency), 25∼30㎱의 어드레스 액세스 타임[CAS(Column address strobe) Latency], 80∼90㎱의 사이클 타임이 64M 비트 클래스의 현상이다. 이들 시간이 길면, 다른 로우 어드레스간에 연속해서 액세스하는 경우에, 버스트와 버스트간에 긴 빈 시간이 생겨, 실질적인 데이타 전송 레이트를 올리는 것이 곤란해진다. 이것은, 이제부터 점점 많아지는 멀티 태스크 환경에서는, 랜덤하게 로우 어드레스가 변화되는 메모리의 사용 방법이 주가 되기 때문에, 큰 문제가 된다.
본 발명의 목적은, DRAM의 로우 어드레스가 매회 변하는 연속한 랜덤 로우 액세스의 경우에도, 버스트간의 빈 시간을 최소화 또는 완전히 없게 하고, 실질적인 데이타 전송 레이트를 클럭 주파수로 얻어지는 최대치에 가깝게 하거나 그것과동일하게 하는 것이다.
본 발명의 DRAM의 요지로 하는 바는, 복수의 DRAM 셀과, 복수의 DRAM 셀 각각에 대응되는 복수의 센스 앰프와, 상기 복수의 DRAM 셀 중에서 액세스할 셀에 대응하는 상기 복수의 센스 앰프 중의 다수의 센스 앰프를 동시에 활성화시키는 수단을 포함하고, 상기 다수는 버스트 길이에 대응하는 것에 있다.
본 발명의 DRAM의 데이타 액세스 (판독/기록) 방법의 요지로 하는 바는, 복수의 DRAM 셀 중에서 액세스할 셀을 선택하는 단계와, 상기 선택된 셀에 대응하는 다수의 센스 앰프를 동시에 활성화시키는 단계를 포함하고, 상기 다수는 버스트 길이에 대응하는 것에 있다.
도 1은 본 발명의 DRAM의 일 실시예를 도시한 주요부 확대 구성도.
도 2는 도 1에 도시한 DRAM의 주요부 확대 구성도.
도 3은 종래의 DRAM의 일례를 도시한 주요부 확대 구성도.
도 4는 DRAM의 데이타 판독의 개요를 도시한 타이밍도.
도 5는 SDRAM의 데이타 판독의 개요를 도시한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
10 : DRAM
14 : 프리펫치 래치 회로(prefetch latch circuit)
16 : 프리로드 래치 회로(preload latch circuit)
18 : 출력 버퍼
20 : 워드선 (32개의 메모리 셀 부분)
22, 82 : 워드선
24, 72 : 로우 디코더
26 : 센스 앰프부
28, 76 : 칼럼 디코더
70 : DRAM (종래)
74 : 센스 앰프
80 : 워드선
84 : 비트선
101, 102, 132 : 센스 앰프군
201, 202, 231, 232 : DSN 드라이버
301, 302, 332 : 세그먼트 워드선
401, 402, 431, 432 : 세그먼트 디코더 드라이버(SD 드라이버)
이어서, 본 발명에 따른 DRAM 및 DRAM의 데이타 처리 방법의 실시예에 대해, 도면에 기초하여 상세히 설명한다. 도 1은 본 발명에 따른 DRAM 칩의 1/8을 나타낸 것이다. 이 DRAM은 32개의 입출력(I/O)을 구비하고 있으며, 도 1의 DRAM(10)에는 전체의 1/8, 즉 4개의 I/O가 포함된다. 워드선(22)에는 1k (1024)개의 메모리 셀이 포함된다. 또한, 이 전체의 1/8의 DRAM(10)은, 4개의 I/O 각각에 8비트 버스트 전송을 행한다. 그 때문에, 동시에 활성화되는 센스 앰프의 수는, 1회의 버스트 길이 8 x 4개의 I/O분, 즉 32개로 한정된다.
본 실시예에서는, 1k개의 메모리 셀에 걸친 워드선(22)에 대해, 세그먼트 워드 라인 등의 방법에 따라 32개의 메모리 셀(20)만을 지정하고, 센스 앰프부(26)내의 메모리 셀(20)에 대응하는 센스 앰프만을 활성화시킨다. 도 2는 도 1의 DRAM(10)의 주요부 확대도이고, 세그먼트 워드 라인의 일례를 나타내고 있다. 도 2에서는, 모든 칼럼에 걸친 워드선(22)에 대해, 예를 들면 4개의 짧은 세그먼트 워드선(301, 302, …, 332)이 설치된다. 각 세그먼트 워드선(301, 302, …, 332)에는, 32개의 메모리 셀이 포함된다. 또한, 동일 칼럼에 걸친 세그먼트 워드선(301, 302, …, 332)마다, 액세스할 세그먼트 워드선을 지정하는 SD(세그먼트 디코더) 드라이버(401, 402, …, 432)가 설치되어 있다.
또한, 각 세그먼트 워드선(301, 302, …, 332)에 대응하는 센스 앰프군(101, 102, …, 132)이 설치된다. 각 센스 앰프군(101, 102, …, 132)은 32개의 센스 앰프를 포함한다. 또한, 각 센스 앰프군(101, 102, …, 132)마다, 각 군의 32개의 센스 앰프를 활성화시키는 DSN(distributed set-node) 드라이버(201, 202, …, 232)가 설치된다.
그로 인하여, 예를 들면 SD 드라이버(401)에서 세그먼트 워드선(301) 중 어느 하나를 지정하고, 이 지정된 워드선에 대응하는 센스 앰프군(101)의 센스 앰프를, DSN 드라이버(201)로 활성화시킬 수 있다. 또한, DRAM(10)은 DSN 드라이버로 활성화된 센스 앰프의 데이타 출력 신호를 수취하는 프리펫치 래치 회로(14)와, 프리펫치 래치 회로(14)에 접속된 출력 버퍼(18)와, 센스 앰프부(26)에 접속된 프리로드 래치 회로(16)를 포함한다.
따라서, SD 드라이버(401, 402, …, 432) 및 DSN 드라이버(201, 202, …, 232)를 이용하여, 32개만의 센스 앰프를 구동하고, 워드선(22) 상의 32개만의 메모리 셀(20)의 데이타를 프리펫치 래치 회로(14)에 수용하고, 출력 버퍼(18)로부터 4개의 각 출력에 8비트 버스트로 데이타를 판독한다. 또한, 프리펫치 래치 회로(14)에 데이타를 프리펫치한 직후에, 자동적으로 프리차지를 행한다.
한편, 기록시에는, 4개의 각 입력에 8비트 버스트로 입력된 데이타는, 프리로드 래치 회로(16)에 일단 래치되고, 32 데이타가 전부 입력된 시점에서 32개의 메모리 셀(20)에 동시에 기록된다. 또한, 데이타가 프리로드 래치 회로(16)에 프리로드되고, 일괄적으로 라이트 백된 후에, 자동적으로 프리차지가 행해진다.
이와 같이, 데이타의 프리펫치 후 또는 라이트 백 후에는, 자동적으로 프리차지가 행해진다. 도 1에 도시한 DRAM(10)은 전체의 8분의 1이므로, 칩 전체적으로는 32×8=256개의 센스 앰프가 활성화된다. 또, 리프레시(refresh) 시에는, 커맨드로 1k의 워드선에 포함되는 모든 세그먼트 워드 라인과 센스 앰프의 셋트 노드 드라이버를 구동하여, 1k (칩 전체에서는 8k)개의 센스 앰프를 활성화시키는 종래와 동일한 방법을 취할 수도 있다.
본 실시예에서는 전체적으로 32 입출력 구성을 가지며, 최대 8비트 버스트 길이이면, 칩 전체적으로 256개의 센스 앰프만이 동시에 활성화된다. 칩 전체적으로 겨우 256개의 센스 앰프만이 활성화되므로, 워드선의 부하 용량 및 센스 앰프의 셋트 노드의 부하 용량을 대폭 저감시킬 수 있다. 이에 따라, 액세스 타임 및 리스토어 타임이 짧아져, 프리차지 시간을 대폭 단축할 수 있다.
또한, 프리펫치 및 프리로드와 자동 프리차지의 조합에 의해, 프리차지나 로우 어드레스의 활성화는 데이타의 버스트 전송 중에 행해진다. 메모리 셀 어레이의 이론적인 최소 사이클 타임은, 워드선의 상승으로부터 비트선의 이퀄라이즈까지의 시간이 되지만, 이들은 상술한 바와 같이 적은 센스 앰프의 동시 활성화로 더욱 짧아진다. 그 때문에, 종래에는 80㎱ 정도의 사이클 타임이, 본 발명의 DRAM에서는 30㎱이하가 된다. 이것은, 30ns 이하의 시간에 잇달아 상이한 로우 어드레스로 액세스할 수 있음을 나타내고 있고, 버스트 길이가 짧아도, 버스트와 버스트간에 빈 시간이 전혀 없는 완전한 심리스(seamless)의 액세스를 실현할 수 있다. 즉, 종래의 페이지 모드를 완전히 배제하여 그보다 고속의 실질적인 데이타 전송 레이트를 로우-로우간에서 얻을 수 있다.
또한, 종래부터 로우 액세스 타임 tRAC와 페이지 모드에서의 어드레스 액세스 타임 tAA (SDRAM에서는 RAC Latency와 CAS Latency)와의 관계는, 거의 전부 tRAC가 tAA의 2배가 된다. 그리고, DRAM이 진보함에 따라, 이 차는 대폭은 아니지만 줄어들고 있다. 본 발명은, DRAM, SDRAM, RAMBUS 등 모든 기존의 방식에 공통인 페이지 모드를 이용하지 않는다. 그 때문에, 종래와 같이 8k개∼16k개나 되는, 동시에 활성화되는 센스 앰프의 수를 대폭 줄일 수 있고, 액세스 타임이나 사이클 타임을 짧게 할 수 있다. 따라서, 본 발명의 DRAM에서는, tRAC(RAS Latency)를 tAA(CAS Latency)에 더욱 가깝게 할 수 있다. 그 때문에, 대량의 센스 앰프에 래치한 데이타에 상관없이, 어떤 로우 어드레스에 액세스하는 경우라도 짧은 레이턴시로 데이타를 처리할 수 있게 되어, 실질적인 데이타 전송 레이트를 항상 높게 유지할 수 있다.
또한, 본 발명에서는 활성화되는 센스 앰프가 한정되므로, 동작 전류를 저감시킬 수 있다. 종래의 8k개∼16k개의 센스 앰프와 비교하여, 본 발명에서는 256개의 센스 앰프만이 활성화되므로, 비트 라인의 충방전 전류가 1/64∼1/32가 된다. 그 때문에, 80㎱에서 8k개∼16k개의 센스 앰프를 활성화시키는 경우에 비해, 30㎱와 같은 고속의 사이클 타임으로 동작시켜도, 본 발명의 DRAM은 동작 전류를 훨씬 낮제 억제할 수 있다.
이상, 본 발명에 따른 DRAM 및 DRAM의 데이타 판독/기록 방법의 실시예에 대해, 도면에 기초하여 여러가지 설명했지만, 본 발명은 도시한 DRAM 및 DRAM의 데이타 판독/기록 방법에 한정되는 것이 아니다. 예를 들면, 한정하여 활성화하는 센스 앰프는 특별히 한정되지 않고, 버스트 길이나 입출력수 등에 맞춰 임의 개수의 센스 앰프를 활성화시킬 수 있다. 기타, 본 발명은 그 취지를 일탈하지 않은 범위에서 당업자의 지식에 기초하여 여러 개량, 수정, 변형을 가한 양태로 실시할 수 있는 것이다.
본 발명의 DRAM 및 DRAM의 데이타 액세스 (판독/기록) 방법에 따르면, 동시에 활성화되는 센스 앰프의 수를 버스트 길이분에 한정하고 있다. 동시에 활성화되는 센스 앰프의 수를 한정함으로써, 프리차지 시간 등이 단축되고, 사이클 타임을 짧게 할 수 있다. 그 결과, 상이한 로우 어드레스간의 액세스도 고속으로 행할 수 있다.

Claims (9)

  1. 복수의 DRAM 셀과,
    상기 복수의 DRAM 셀 각각에 대응되는 복수의 센스 앰프와,
    상기 복수의 DRAM 셀 중에서 액세스할 DRAM 셀에 대응되는 상기 복수의 센스 앰프 중의 다수의 센스 앰프를 동시에 활성화시키는 수단을 포함하고,
    상기 다수는 버스트 길이에 대응되는
    DRAM.
  2. 제1항에 있어서, 상기 다수의 센스 앰프를 동시에 활성화시키는 수단은 드라이버 회로를 포함하는 DRAM.
  3. 제2항에 있어서, 상기 드라이버 회로에 의해 활성화된 상기 다수의 센스 앰프의 데이타 출력 신호를 수취하는 프리펫치 회로(prefetch circuit)와,
    상기 프리펫치 회로에 접속된 출력 버퍼 회로
    를 더 포함하는 DRAM.
  4. 제3항에 있어서, 상기 다수의 센스 앰프에 접속된 프리로드 회로(preload circuit)를 더 포함하는 DRAM.
  5. 복수의 DRAM 셀과 상기 복수의 DRAM 셀 각각에 대응되는 복수의 센스 앰프를 구비하는 DRAM의 데이타 액세스 방법에 있어서,
    상기 복수의 DRAM 셀 중에서 액세스할 DRAM 셀을 선택하는 단계와,
    상기 선택된 DRAM 셀에 대응되는 상기 복수의 센스 앰프 중의 다수의 센스 앰프를 동시에 활성화시키는 단계를 포함하고,
    상기 다수는 버스트 길이에 대응되는
    DRAM의 데이타 액세스 방법.
  6. 삭제
  7. 제5항에 있어서, 상기 복수의 DRAM 셀 중에서 액세스할 DRAM 셀을 선택하는 단계는 버스트 모드를 포함하는 DRAM 데이타 액세스 방법.
  8. 제1항에 있어서, 상기 다수는 상기 DRAM을 위한 I/O의 수와 승산된 상기 버스트 길이에 대응되는 DRAM.
  9. 제8항에 있어서, 상기 버스트 길이는 8 비트와 동일하고 상기 DRAM을 위한 I/O의 수는 32와 동일한 DRAM.
KR1019990050507A 1998-12-25 1999-11-15 Ｄｒａｍ 및 ｄｒａｍ의 데이타 액세스 방법 KR100323966B1 (ko)

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