JPH06176569A - ダイナミックｒａｍ装置 - Google Patents

ダイナミックｒａｍ装置

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JPH06176569A
JPH06176569A JP4321730A JP32173092A JPH06176569A JP H06176569 A JPH06176569 A JP H06176569A JP 4321730 A JP4321730 A JP 4321730A JP 32173092 A JP32173092 A JP 32173092A JP H06176569 A JPH06176569 A JP H06176569A
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Abstract

(57)【要約】 【目的】非選択状態のメモリセルアレイ部に対してもア
クセス可能とし、アプリケーションの拡大をはかる。 【構成】選択信号ＳＬｊとラッチ制御信号ＬＣ，リセッ
ト信号ＲＳＴ＊との論理積をとる論理ゲートＧｊ１，Ｇ
ｊ２を設ける。論理ゲートＧｊ１の出力の前縁で選択信
号ＳＬｊ（ｊ＝１〜ｎ）及びアドレス信号ＡＤ１をラッ
チする選択信号ラッチ回路ＳＬＬｊ及びアドレスラッチ
回路ＡＤＬｊを設ける。センス増幅部ドライバＳＡＤ
ｊ，ワードドライバＷＤｊ，ビット線バランサドライバ
ＢＢＤｊを、初期状態で活性化レベル、論理ゲートＧｊ
２の出力で非活性化レベル、選択信号ラッチ回路ＳＬＬ
ｊの出力で活性化レベルとなる信号を出力する回路とす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭ装置
に関し、特にセルアレイ群を部分動作させる構成のダイ
ナミックＲＡＭ装置に関する。
【０００２】
【従来の技術】従来のこの種のダイナミックＲＡＭ装置
の一例を図４に示す。
【０００３】このダイナミックＲＡＭ装置は、第１及び
第２のアドレス信号ＡＤ１，ＡＤ２から成るアドレス信
号ＡＤをアドレスラッチ信号ＡＬに従ってラッチしアド
レス出力信号ＡＥに従って出力するアドレスバッファ回
路１と、複数のメモリセルと複数のビット線と複数のワ
ード線とを含むメモリセルアレイＣＡｊ（ｊ＝１〜ｎ、
以下同じ）、センス増幅部ＳＡｊ、ＸデコーダＸＤｊ、
及びビット線バランサＢＢｊをそれぞれ対応して備え、
センス増幅活性化信号ＳＡＡｊ，ワード線ドライブ信号
及びビット線活性化制御信号（以下これらを活性化制御
信号という）がアクティブレベル（活性化レベル）のと
き活性化状態となって第１のアドレス信号ＡＤ１の指定
するアドレスからデータを読出しこのアドレスにデータ
を書込む複数（ｎブロック）のメモリセルアレイ部と、
アドレスバッファ回路１からの第２のアドレス信号ＡＤ
２に従って、上記複数のメモリセルアレイ部とそれぞれ
対応する選択信号ＳＬｊのうちの所定のものをアクティ
ブレベルとするセルアレイ部選択回路２と、対応する選
択信号ＳＬｊがアクティブレベルのとき、活性化レベル
となるセンス増幅活性化信号ＳＡＡｊを出力するセンス
増幅部ドライバＳＡＤｊａ、選択レベルのワード線ドラ
イブ信号を出力するワードドライバＷＤｊａ、及び活性
化レベルのビット線活性化制御信号を出力するビット線
バランサドライバＢＢＤｊａをそれぞれ対応して備えた
複数（ｎブロック）の活性化制御部と、対応する選択信
号ＳＬｊがアクティブレベルのとき第１のアドレス信号
ＡＤ１をプリデコードして対応するＸデコーダに伝達す
る複数（ｎ個）のＸプリデコーダＸＤｊとを有する構成
となっている。
【０００４】次にこのダイナミックＲＡＭ装置の動作に
ついて説明する。図５はこのダイナミックＲＡＭ装置の
動作を説明するための各部信号のタイミング図である。
【０００５】外部からのアドレスストローブ信号ＲＡＳ
＊（＊は低レベルアクティブを示す、以下同様）が低レ
ベルのアクティブレベルになると、アドレスラッチ信号
ＡＬが高レベルのアクティブレベルとなり、アドレスバ
ッファ回路１はアドレス信号ＡＤ（ＡＤ１＋ＡＤ２）を
ラッチし、アドレス出力信号ＡＥがアクティブレベル
（高レベル）になるとそれを出力する。
【０００６】セルアレイ部選択回路２は、アドレスバッ
ファ回路１からのアドレス信号ＡＤ２をデコードし、ｎ
ブロックのメモリセルアレイ部のうちの１つを選択する
ため、対応する選択信号ＳＬｊ（図５ではｊ＝１）を選
択レベル（高レベル）とする。これに伴い選択レベルの
選択信号ＳＬｊ（以下ＳＬ１とする）と対応する活性化
制御部（センス増幅部ドライバＳＡＤ１ａ，ワードドラ
イバＷＤ１ａ，ビット線バランサドライバＢＢＤ１ａ）
及びＸプリデコーダＸＤ１が活性化し、活性化レベルの
センス増幅活性化信号ＳＡＡ１を含む活性化信号をセン
ス増幅部ＳＡ１，ビット線バランサＢＢ１，Ｘデコーダ
ＸＤ１に出力すると共に、ＸプリデコーダＸＤ１はアド
レスバッファ回路１からのアドレス信号ＡＤ１をプリデ
コードしＸデコーダＸＤ１に伝達する。
【０００７】この結果、メモリセルアレイＣＡ１を含む
メモリセルアレイ部は、ビット線のバランス，プリチャ
ージが解除され、センス増幅部が活性化してデータの書
込み，読出しが可能な状態となり、ＸプリデコーダＸＤ
１を介して伝達されたアドレス信号ＡＤ１により選択さ
れたアドレスからデータを読出し、またそのアドレスに
データを書込む。
【０００８】選択信号ＳＬｊが非選択レベル（低レベ
ル、図５ではｊ＝ｎ）のメモリセルアレイ部（例えばメ
モリセルアレイＣＡｎを含むメモリセルアレイ部）は非
活性化状態にあって、データの書込み，読出しはできな
い状態となっている。
【０００９】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭ装置では、選択信号ＳＬｊにより選択されたメ
モリセルアレイ部のみ書込み，読出しのアクセスが可能
であり、非選択状態のメモリセルアレイ部はビット線が
バランス，プリチャージ状態となっているため、非選択
状態のメモリセルアレイ部へのアクセスができず、例え
ば、１つのページのデータをリード／ライトし続けてい
る間に、次のページのデータを他のメモリセルアレイ部
に転送しておく等のフレームバッファアプリケーション
ができないという問題点があり、また、１つのメモリセ
ルアレイ部がリフレッシュサイクル期間中のとき他のメ
モリセルアレイ部にアクセスしようとしてもアクセスで
きないという問題点があった。
【００１０】本発明の目的は、非選択状態のメモリセル
アレイ部へのアクセスが可能となり、アプリケーション
の拡大をはかることができるダイナミックＲＡＭ装置を
提供することにある。
【００１１】
【課題を解決するための手段】本発明のダイナミックＲ
ＡＭ装置は、それぞれ対応する活性化制御信号が活性化
レベルのとき活性化状態となり伝達されたアドレス信号
により選択されたアドレスからデータを読出しこの選択
されたアドレスへデータを書込む複数のメモリセルアレ
イ部と、入力されたアドレス信号のうちの第１の部分に
従って前記複数のメモリセルアレイ部とそれぞれ対応す
る複数の選択信号のうちの所定の選択信号をアクティブ
レベルとするセルアレイ部選択回路と、前記複数のメモ
リセルアレイ部とそれぞれ対応して設けられ前記アドレ
ス信号のうちの前記第１の部分以外の第２の部分を所定
のタイミングでラッチし出力する複数のアドレスラッチ
回路と、前記複数のメモリセルアレイ部とそれぞれ対応
して設けられ対応する前記選択信号がアクティブレベル
のとき所定のタイミングでこの選択信号をラッチする選
択信号ラッチ回路と、前記複数のメモリセルアレイ部と
それぞれ対応して設けられ対応する前記選択信号がアク
ティブレベルのとき所定のパルス幅のリセット信号によ
り対応する前記活性化制御信号を非活性化レベルとし対
応する前記選択信号ラッチ回路の出力信号によりこの活
性化制御信号を活性化レベルとする複数の活性化制御回
路とを有している。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。
【００１４】この実施例が図４に示された従来のダイナ
ミックＲＡＭ装置と相違する点は、各メモリセルアレイ
部とそれぞれ対応して、対応する選択信号ＳＬｊと所定
のパルス幅のラッチ制御信号ＬＣ，リセット信号ＲＳＴ
＊との論理積をとり出力する論理ゲートＧｊ１，Ｇｊ２
と、論理ゲートＧｊ１の出力パルスの前縁で選択信号Ｓ
Ｌｊをラッチする選択信号ラッチ回路ＳＬＬｊと、論理
ゲートＧｊ１の出力パルスの前縁でアドレス信号ＡＤ１
をラッチし出力するアドレラッチ回路ＡＤＬｊとを設
け、センス増幅部ドライバＳＡＤｊ，ワードドライバＷ
Ｄｊ，ビット線バランサドライバＢＢＤｊを含む活性化
制御回路を、初期状態で活性化制御信号（ＳＡＡｊ等）
を活性化レベルとし、選択信号ＳＬｊとリセット信号Ｒ
ＳＴ＊との論理積の前縁で活性化制御信号（ＳＡＡｊ
等）を非活性化レベルとし、この後所定のタイミングで
発生するラッチ信号ＬＣと選択信号ＳＬｊとの論理積の
前縁でラッチされた選択信号ＳＬｉにより再び活性化制
御信号（ＳＡＡｊ等）を活性化レベルとする回路とした
点にある。
【００１５】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００１６】初期状態において、センス増幅部ドライバ
ＳＡＤ１は活性化レベルのセンス増幅活性化ＳＡＡｊ
を、ワードドライバＷＤｊは選択レベルのワード線ドラ
イブ信号を、ビット線バランサドライバＢＢＤｊは活性
化レベルのビット線活性化制御信号をそれぞれ出力して
いる。従って、センス増幅部ＳＡｊはビット線の信号を
増幅する状態に、ビット線バランサＢＢｊはビット線の
バランス，プリチャージを解除した状態に、Ｘデコーダ
ＸＤｊはＸプリデコーダＰＤｊを介して入力されるアド
レス信号（ＡＤ１）に従ってメモリセルアレイＣＡｊの
１本のワード線を選択レベルとした状態にあり、これら
を含むメモリセルアレイ部はデータの書込み，読出し
（アクセス）可能な活性化状態にある。
【００１７】アドレスストローブ信号ＲＡＳ＊がアクテ
ィブレベル（低レベル）となり、アドレス信号ＡＤ（Ａ
Ｄ１＋ＡＤ２）がアドレスラッチ回路１にラッチされて
出力され、セルアレイ部選択回路２によりアドレス信号
ＡＤ２がデコードされて所定の選択信号（ＳＬｊ）が選
択レベル（図２ではＳＬ１が選択レベル）となる経緯は
従来例と同様である。
【００１８】次に、低レベルアクティブの所定のパルス
幅のリセット信号ＲＳＴ＊が出力されると、アクティブ
レベルの選択信号ＳＬ１との論理積（論理ゲートＧ１２
の出力）の前縁によりセンス増幅部ドライバＳＡＤ１，
ワードドライバＷＤ１，ビット線バランサドライバＢＤ
１は非活性化レベルの活性化制御信号（ＳＡＡ１等）を
出力し、ビット線のバランス，プリチャージを行い、ワ
ード線を非選択レベルとして、データの書込み，読出し
の準備を行う。
【００１９】この後、所定のタイミング、所定のパルス
幅でラッチ制御信号ＬＣがアクティブレベルとなり、選
択レベルの選択信号ＳＬ１との論理積（論理ゲートＧ１
１の出力）の前縁で選択信号ラッチ回路ＳＬＬ１に選択
レベルの選択信号ＳＬ１がラッチされ出力され、同時に
アドレスラッチ回路ＡＤＬ１にアドレス信号ＡＤ１がラ
ッチされる。この結果、センス増幅部ドライバＳＡＤ１
から活性化レベルのセンス増幅活性化信号ＳＡＡ１が、
ワードドライバＷＤ１から選択レベルのワード線ドライ
バ信号が、ビット線バランサドライバＢＢＤ１から活性
化レベルのビット線活性化制御信号が、Ｘプリデコーダ
ＰＤ１からプリデコードされたアドレス信号（ＡＤ１）
がそれぞれ出力され、メモリセルアレイＣＡ１を含むメ
モリセルアレイ部は、ビット線のバランス，プリチャー
ジが解除され、センス増幅部ＳＡ１は活性化し、アドレ
ス信号ＡＤ１で選択されたアドレスからのデータの読出
し、このアドレスへのデータの書込みが可能となる。
【００２０】一方、他のメモリセルアレイ部は初期状態
から活性化状態を維持し続けるので、これらメモリセル
アレイ部に対するアクセスも可能となる。
【００２１】図３は本発明の第２の実施例を示すブロッ
ク図である。
【００２２】この実施例は、センス増幅部ドライバＳＡ
Ｄｊａ，ワードドライバＷＤｊａ，ビット線バランサド
ライバＢＢＤｊａも従来例と同一機能とし、選択信号ラ
ッチ回路ＳＬＬｊａを、初期状態で選択レベルの信号を
出力し、論理ゲートＧｊ２の出力信号でリセットして出
力信号を非選択レベルとし、論理ゲートＧｊ１の出力信
号により選択信号ＳＬｊをラッチする回路としたもので
ある。
【００２３】この実施例における基本的な動作及び効果
は第１の実施例と同様であるが、センス増幅部ドライバ
部等の活性化制御部も従来例と同一の機能であるので、
変更部分が少なくて済むという利点がある。
【００２４】
【発明の効果】以上説明したように本発明は、選択状態
のメモリセルアレイ部以外のメモリセルアレイ部も活性
化状態を維持するようにしたので、選択状態のメモリセ
ルアレイ部以外のメモリセルアレイ部、又はリフレッシ
ュサイクル期間中においても所定のメモリセルアレイ部
へアクセスでき、したがって、１つのページのデータを
リード／ライトし続けている間に、次のページのデーダ
を別のメモリセルアレイ部に転送しておく事が可能とな
り、フレームバッファアプリケーションなど、適用範囲
の拡大をはかることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図であ
る。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
【図４】従来のダイナミックＲＡＭ装置の一例を示すブ
ロック図である。
【図５】図４に示されたダイナミックＲＡＭ装置の動作
を説明するための各部信号のタイミング図である。
【符号の説明】
１ アドレスバッファ回路 ２ セルアレイ部選択回路 ＡＤＬ１，ＡＤＬ１ａ〜ＡＤＬｎ，ＡＤＬｎａ アド
レスラッチ回路 ＢＢ１〜ＢＢｎ ビット線バランサ ＢＢＤ１，ＢＢＤ１ａ〜ＢＢＤｎ，ＢＢＤｎａ ビッ
ト線バランサドライバ ＣＡ１〜ＣＡｎ メモリセルアレイ Ｇ１１，Ｇ１２〜Ｇｎ１，Ｇｎ２ 論理ゲート ＰＤ１〜ＰＤｎ Ｘプリデコーダ ＳＡ１〜ＳＡｎ センス増幅部 ＳＡＤ１，ＳＡＤ１ａ〜ＳＡＤｎ，ＳＡＤｎａ セン
ス増幅部ドライバ ＳＬＬ１，ＳＬＬ１ａ〜ＳＬＬｎ，ＳＬＬｎａ 選択
信号ラッチ回路 ＷＤ１〜ＷＤｎ ワードドライバ ＸＤ１〜ＸＤｎ Ｘデコーダ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ対応する活性化制御信号が活性
    化レベルのとき活性化状態となり伝達されたアドレス信
    号により選択されたアドレスからデータを読出しこの選
    択されたアドレスへデータを書込む複数のメモリセルア
    レイ部と、入力されたアドレス信号のうちの第１の部分
    に従って前記複数のメモリセルアレイ部とそれぞれ対応
    する複数の選択信号のうちの所定の選択信号をアクティ
    ブレベルとするセルアレイ部選択回路と、前記複数のメ
    モリセルアレイ部とそれぞれ対応して設けられ前記アド
    レス信号のうちの前記第１の部分以外の第２の部分を所
    定のタイミングでラッチし出力する複数のアドレスラッ
    チ回路と、前記複数のメモリセルアレイ部とそれぞれ対
    応して設けられ対応する前記選択信号がアクティブレベ
    ルのとき所定のタイミングでこの選択信号をラッチする
    選択信号ラッチ回路と、前記複数のメモリセルアレイ部
    とそれぞれ対応して設けられ対応する前記選択信号がア
    クティブレベルのとき所定のパルス幅のリセット信号に
    より対応する前記活性化制御信号を非活性化レベルとし
    対応する前記選択信号ラッチ回路の出力信号によりこの
    活性化制御信号を活性化レベルとする複数の活性化制御
    回路とを有することを特徴とするダイナミックＲＡＭ装
    置。
  2. 【請求項２】 初期状態で活性化制御信号を活性化レベ
    ルとし、選択信号とリセット信号との論理積の前縁で前
    記活性化制御信号を非活性化レベルとし、この後所定の
    タイミングで所定のパルス幅のラッチ制御信号を発生し
    このラッチ制御信号と前記選択信号との論理積の前縁で
    アドレス信号をアドレスラッチ回路に、前記選択信号を
    選択信号ラッチ回路にそれぞれラッチするようにした請
    求項１記載のダイナミックＲＡＭ装置。
  3. 【請求項３】 初期状態で活性化制御信号を活性化レベ
    ルとし、選択信号とリセット信号との論理積の前縁で選
    択信号ラッチ回路をリセットしてその出力信号をインア
    クティブレベルとし、この後所定のタイミングで所定の
    パルス幅のラッチ制御信号を発生してこのラッチ制御信
    号と前記選択信号との論理積の前縁で前記選択信号ラッ
    チ回路にアクティブレベルの前記選択信号をラッチし、
    この選択信号ラッチ回路の出力信号により活性化制御回
    路の出力信号のレベルを制御するようにした請求項１記
    載のダイナミックＲＡＭ装置。
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