JPH0762958B2 - Ｍｏｓ記憶装置 - Google Patents
Ｍｏｓ記憶装置Info
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- JPH0762958B2 JPH0762958B2 JP58097824A JP9782483A JPH0762958B2 JP H0762958 B2 JPH0762958 B2 JP H0762958B2 JP 58097824 A JP58097824 A JP 58097824A JP 9782483 A JP9782483 A JP 9782483A JP H0762958 B2 JPH0762958 B2 JP H0762958B2
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- JP
- Japan
- Prior art keywords
- circuit
- address
- signal
- timing
- timing signal
- Prior art date
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R25/00—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles
- B60R25/01—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles operating on vehicle systems or fittings, e.g. on doors, seats or windscreens
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60B—VEHICLE WHEELS; CASTORS; AXLES FOR WHEELS OR CASTORS; INCREASING WHEEL ADHESION
- B60B7/00—Wheel cover discs, rings, or the like, for ornamenting, protecting, venting, or obscuring, wholly or in part, the wheel body, rim, hub, or tyre sidewall, e.g. wheel cover discs, wheel cover discs with cooling fins
- B60B7/16—Anti-theft devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60R—VEHICLES, VEHICLE FITTINGS, OR VEHICLE PARTS, NOT OTHERWISE PROVIDED FOR
- B60R25/00—Fittings or systems for preventing or indicating unauthorised use or theft of vehicles
- B60R25/30—Detection related to theft or to other events relevant to anti-theft systems
- B60R25/34—Detection related to theft or to other events relevant to anti-theft systems of conditions of vehicle components, e.g. of windows, door locks or gear selectors
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、MOSFET（絶縁ゲート形電界効果トランジス
タ）で構成された記憶装置に関するもので、例えば、ア
ドレス信号の変化を検出して内部回路の動作に必要なタ
イミング信号を形成するダイナミック型RAM（ランダム
・アクセス・メモリ）に有効な技術に関するものであ
る。
タ）で構成された記憶装置に関するもので、例えば、ア
ドレス信号の変化を検出して内部回路の動作に必要なタ
イミング信号を形成するダイナミック型RAM（ランダム
・アクセス・メモリ）に有効な技術に関するものであ
る。
本願発明者等は、この発明に先立ってアドレス信号の変
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型RAMを考え
た。すなわち、情報を電荷の形態で記憶するキャパシタ
とアドレス選択用MOSFETとによって構成されるダイナミ
ック型メモリセルを用いるとともに、その周辺回路をCM
OS（相補型MOS）スタティック型回路で構成し、上記ア
ドレス信号の変化を検出して必要なタイミング信号を得
ることによって、外部からはスタティック型RAMと同等
に扱えるようにするものである。
化を検出して内部回路の動作に必要な各種タイミング信
号を形成するものとした擬似スタティック型RAMを考え
た。すなわち、情報を電荷の形態で記憶するキャパシタ
とアドレス選択用MOSFETとによって構成されるダイナミ
ック型メモリセルを用いるとともに、その周辺回路をCM
OS（相補型MOS）スタティック型回路で構成し、上記ア
ドレス信号の変化を検出して必要なタイミング信号を得
ることによって、外部からはスタティック型RAMと同等
に扱えるようにするものである。
この場合、次のような問題の生じることが本願発明者の
研究によって明らかにされた。すなわち、複数のアドレ
ス信号の変化に時間ずれ（スキュー）があると、言い換
えれば、ワード線選択動作を開始した後に１つでも遅れ
て変化するアドレス信号があると、読み出しによって破
壊されかかった情報の再書込み時にワード線が切り換わ
ってしまうため、記憶情報の破壊が行われてしまうとい
う重大の問題が生じる。
研究によって明らかにされた。すなわち、複数のアドレ
ス信号の変化に時間ずれ（スキュー）があると、言い換
えれば、ワード線選択動作を開始した後に１つでも遅れ
て変化するアドレス信号があると、読み出しによって破
壊されかかった情報の再書込み時にワード線が切り換わ
ってしまうため、記憶情報の破壊が行われてしまうとい
う重大の問題が生じる。
この発明の目的は、上記アドレススキューによる誤動作
を防止したMOS記憶装置を提供することにある。
を防止したMOS記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわちアド
レスバッファ回路にゲート機能を設けることによって、
遅くともワード線選択動作後のアドレス信号を受け付け
ないようにするものである。
を簡単に説明すれば、下記の通りである。すなわちアド
レスバッファ回路にゲート機能を設けることによって、
遅くともワード線選択動作後のアドレス信号を受け付け
ないようにするものである。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
同図において、点線で囲まれた各回路ブロックは、公知
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
D0〜D7,A0〜A14,▲▼，▲▼，▲▼及
びVcc,Vssは、その外部端子とされ、端子Vcc,Vssには図
示しない適当な外部電源装置から給電が行われる。
の半導体集積回路の製造技術によって、シリコンのよう
な１個の半導体基板上において形成され、例えば、端子
D0〜D7,A0〜A14,▲▼，▲▼，▲▼及
びVcc,Vssは、その外部端子とされ、端子Vcc,Vssには図
示しない適当な外部電源装置から給電が行われる。
回路記号Ｍ−ARYで示されているのは、メモリアレイで
あり、記憶用キャパシタとアドレス選択用MOSFETで構成
された公知の1MOS型メモリセルがマトリックス状に配置
されている。この実施例では、特に制限されないが、上
記メモリセルは一対の平行に配置された相補データ線D,
のいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。
あり、記憶用キャパシタとアドレス選択用MOSFETで構成
された公知の1MOS型メモリセルがマトリックス状に配置
されている。この実施例では、特に制限されないが、上
記メモリセルは一対の平行に配置された相補データ線D,
のいずれか一方に、その入出力ノードが結合された２
交点方式で配置される。
回路記号PC1で示されているのは、データ線プリチャー
ジ回路であり、プリチャージパルスφpcrを受けて、相
補データ線D,を短絡してVcc/2にプリチャージするMOS
FETにより構成される。
ジ回路であり、プリチャージパルスφpcrを受けて、相
補データ線D,を短絡してVcc/2にプリチャージするMOS
FETにより構成される。
回路記号SAで示されているのは、センスアンプであり、
特に制限されないが、電源電圧Vccと回路の接地電位Vss
にそれぞれパワースイッチMOSFETが設けられたCMOS（相
補型MOS）ラッチ回路で構成され、その一対の入出力ノ
ードは、上記相補データ線D,に結合されている。タイ
ミングパルスφpa1,pa1及びφpa2,pa2は、上記パワ
ースイッチMOSFETを制御するためのものである。パワー
スイッチMOSFETは、プリチャージ直前にオフ状態にされ
る。これにより相補データ線D,はフローティング状態
でVcc,Vssレベルを保持する。そして、上記プリチャー
ジMOSFETのオンにより上記相補データ線D,が短絡さ
れ、Vcc/2にプリチャージされる。
特に制限されないが、電源電圧Vccと回路の接地電位Vss
にそれぞれパワースイッチMOSFETが設けられたCMOS（相
補型MOS）ラッチ回路で構成され、その一対の入出力ノ
ードは、上記相補データ線D,に結合されている。タイ
ミングパルスφpa1,pa1及びφpa2,pa2は、上記パワ
ースイッチMOSFETを制御するためのものである。パワー
スイッチMOSFETは、プリチャージ直前にオフ状態にされ
る。これにより相補データ線D,はフローティング状態
でVcc,Vssレベルを保持する。そして、上記プリチャー
ジMOSFETのオンにより上記相補データ線D,が短絡さ
れ、Vcc/2にプリチャージされる。
この実施例のメモリアレイのプリチャージ動作は、一対
の相補データ線（後述する共通相補データ線も同様であ
る）を単に短絡させることにより、約Vcc/2の中間レベ
ルにするものであるので、従来のダイナミック型RAMの
ように、０ボルトからVccレベルまでチャージアップす
るものに比べ、そのレベル変化量が小さく、プリチャー
ジMOSFETのゲート電圧を通常の論理レベル（Vcc）を用
いても十分に非飽和状態でオンさせることが出来るから
プリチャージ動作を高速に、しかも低消費電力の下に行
うことができる。
の相補データ線（後述する共通相補データ線も同様であ
る）を単に短絡させることにより、約Vcc/2の中間レベ
ルにするものであるので、従来のダイナミック型RAMの
ように、０ボルトからVccレベルまでチャージアップす
るものに比べ、そのレベル変化量が小さく、プリチャー
ジMOSFETのゲート電圧を通常の論理レベル（Vcc）を用
いても十分に非飽和状態でオンさせることが出来るから
プリチャージ動作を高速に、しかも低消費電力の下に行
うことができる。
そして、上記のように、プリチャージレベルを約Vcc/2
の中間レベルにするものであるので、メモリセルの読み
出し時においても、メモリセルのスイッチMOSFETのゲー
ト電圧（ワード線選択電圧）として通常の論理レベル
（Vcc）を用いても十分に非飽和状態でオンさせること
が出来るから、従来のダイナミック型RAMのようにブー
トストラップ電圧を用いることなく、情報記憶キャパシ
タの全電荷読み出しが可能となる。
の中間レベルにするものであるので、メモリセルの読み
出し時においても、メモリセルのスイッチMOSFETのゲー
ト電圧（ワード線選択電圧）として通常の論理レベル
（Vcc）を用いても十分に非飽和状態でオンさせること
が出来るから、従来のダイナミック型RAMのようにブー
トストラップ電圧を用いることなく、情報記憶キャパシ
タの全電荷読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型RAMのように読み出し基準電
圧を形成するダミーセルが不要になる。
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型RAMのように読み出し基準電
圧を形成するダミーセルが不要になる。
なお、上記タイミング信号φpa1,pa1とは互いに相補
的な信号であり、タイミング信号φpa2,とpa2も互い
に相補的な信号である。図面を簡単に説明するために、
同図においては、タイミング信号φpa1,pa1を合わせ
てφpa1と表し、タイミング信号φpa2,pa2を合わせて
φpa2と表している。
的な信号であり、タイミング信号φpa2,とpa2も互い
に相補的な信号である。図面を簡単に説明するために、
同図においては、タイミング信号φpa1,pa1を合わせ
てφpa1と表し、タイミング信号φpa2,pa2を合わせて
φpa2と表している。
回路記号Ｃ−SWで示されているのは、カラムスイッチで
あり、カラム選択信号に従って、選択された相補データ
線を共通相補データ線に結合させる。
あり、カラム選択信号に従って、選択された相補データ
線を共通相補データ線に結合させる。
回路記号Ｒ−ADBで示されているのは、ロウアドレスバ
ッファであり、外部端子A0〜A8からの外部アドレス信号
を受けて、内部相補アドレス信号a0〜a8,０〜８を
形成する。なお、以後の説明及び図面では、一対の内部
相補アドレス信号、例えばa0,０を内部相補アドレス
信号a0と表すことにする。したがって、上記内部相補ア
ドレス信号a0〜a8,０〜８は、内部相補アドレス信
号a0〜a8と表す。
ッファであり、外部端子A0〜A8からの外部アドレス信号
を受けて、内部相補アドレス信号a0〜a8,０〜８を
形成する。なお、以後の説明及び図面では、一対の内部
相補アドレス信号、例えばa0,０を内部相補アドレス
信号a0と表すことにする。したがって、上記内部相補ア
ドレス信号a0〜a8,０〜８は、内部相補アドレス信
号a0〜a8と表す。
回路記号Ｃ−ADBで示されているのは、カラムアドレス
バッファであり、外部端子A9〜A14からの外部アドレス
信号を受けて、内部相補アドレス信号a9〜a14,９〜
14を形成する。なお、上述した内部相補アドレス信号の
表し方に従って、、図面及び以下の説明では、上記内部
相補アドレス信号a9〜a14,９〜14を内部相補アドレ
ス信号a0〜a14と表す。
バッファであり、外部端子A9〜A14からの外部アドレス
信号を受けて、内部相補アドレス信号a9〜a14,９〜
14を形成する。なお、上述した内部相補アドレス信号の
表し方に従って、、図面及び以下の説明では、上記内部
相補アドレス信号a9〜a14,９〜14を内部相補アドレ
ス信号a0〜a14と表す。
回路記号Ｒ−DCRで示されているのは、ロウアドレスデ
コーダであり、後述するマルチプレクサMPXを介した内
部相補アドレス信号a0〜a8を受けて、Ｍ−ARYのワード
線選択信号を形成する。このワード線選択信号は、ワー
ド線選択タイミング信号φｘに同期して、Ｍ−ARYに伝
えられる。
コーダであり、後述するマルチプレクサMPXを介した内
部相補アドレス信号a0〜a8を受けて、Ｍ−ARYのワード
線選択信号を形成する。このワード線選択信号は、ワー
ド線選択タイミング信号φｘに同期して、Ｍ−ARYに伝
えられる。
回路記号Ｃ−DCRで示されているのは、カラムアドレス
デコーダであり、内部相補アドレス信号a9〜a14を受け
て、Ｍ−ARYのデータ線選択信号を形成する。このデー
タ線選択信号は、データ線選択タイミング信号φｙに同
期して、カラムスイッチＣ−SWに伝えられる。
デコーダであり、内部相補アドレス信号a9〜a14を受け
て、Ｍ−ARYのデータ線選択信号を形成する。このデー
タ線選択信号は、データ線選択タイミング信号φｙに同
期して、カラムスイッチＣ−SWに伝えられる。
回路記号PC2で示されているのは、共通相補データ線の
プリチャージ回路であり、特に制限されないが、プリチ
ャージパルスφpcdを受けて共通相補データ線を短絡す
る上記プリチージ回路PC1と同様なMOSFETにより構成さ
れている。
プリチャージ回路であり、特に制限されないが、プリチ
ャージパルスφpcdを受けて共通相補データ線を短絡す
る上記プリチージ回路PC1と同様なMOSFETにより構成さ
れている。
回路記号MAで示されているのは、メインアンプであり、
上記センスアンプSAと同様な回路構成とされる。タイミ
ングパルスφma1,ma1及びφma2,ma2は、そのパワー
スイッチMOSFETを制御するためのものである。なお、こ
のタイミング信号φma1とma1とは、互いに相補的な信
号であり、タイミング信号φma2とma2も互いに相補的
な信号である。同図においては、タイミング信号φma1,
を合わせてφma1と表し、タイミング信号φma2,ma2
を合わせてφma2と表している。
上記センスアンプSAと同様な回路構成とされる。タイミ
ングパルスφma1,ma1及びφma2,ma2は、そのパワー
スイッチMOSFETを制御するためのものである。なお、こ
のタイミング信号φma1とma1とは、互いに相補的な信
号であり、タイミング信号φma2とma2も互いに相補的
な信号である。同図においては、タイミング信号φma1,
を合わせてφma1と表し、タイミング信号φma2,ma2
を合わせてφma2と表している。
回路記号DOBで示されているのは、データ出力バッファ
であり、読み出しタイミングパルスrwにより、メイン
アンプMAからの読み出しデータを外部端子D0〜D7にそれ
ぞれ送出する。なお、書込み時には、読み出しタイミン
グパルスrwによりこのDOBは、不動作（出力ハイイン
ピーダンス）にされる。
であり、読み出しタイミングパルスrwにより、メイン
アンプMAからの読み出しデータを外部端子D0〜D7にそれ
ぞれ送出する。なお、書込み時には、読み出しタイミン
グパルスrwによりこのDOBは、不動作（出力ハイイン
ピーダンス）にされる。
回路記号DIBで示されているのは、データ入力バッファ
であり、書込みタイミングパルスφrwにより、外部端子
D0〜D7からの書込みデータを共通相補データ線に伝え
る。なお、読み出し時には、書込みタイミングパルスφ
rwによりこのDIBは不動作にされる。
であり、書込みタイミングパルスφrwにより、外部端子
D0〜D7からの書込みデータを共通相補データ線に伝え
る。なお、読み出し時には、書込みタイミングパルスφ
rwによりこのDIBは不動作にされる。
上述した各種タイミング信号は、次の各回路ブロックに
より形成される。
より形成される。
回路記号REGで示されているのは、特に制限されない
が、アドレス信号a0〜a8（又は０〜８）を受けて、
その立ち上がり又は立ち下がりのエッジを検出するエッ
ジトリガ回路である。
が、アドレス信号a0〜a8（又は０〜８）を受けて、
その立ち上がり又は立ち下がりのエッジを検出するエッ
ジトリガ回路である。
回路記号CEGで示されているのは、特に制限されない
が、アドレス信号a9〜a14（又は９〜14）を受け
て、その立ち上がり又は立ち下がりのエッジを検出する
エッジトリガ回路である。
が、アドレス信号a9〜a14（又は９〜14）を受け
て、その立ち上がり又は立ち下がりのエッジを検出する
エッジトリガ回路である。
上記エッジトリガ回路REGは、特に制限されないが、ア
ドレス信号a0〜a8と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって構成される。すなわ
ち、アドレス信号とそのアドレス信号の遅延信号とを受
ける排他的回路が各アドレス信号に対して設けられてい
る。この場合９個の排他的論理和回路が設けられてお
り、この９個の排他的論理和回路の出力信号が論理和回
路に入力されている。このエッジトリガ回路REGは、ア
ドレス信号a0〜a8のうちいずれかが変化すると、その変
化タイミングに同期したエッジ検出パルスφｒを形成す
る。
ドレス信号a0〜a8と、その遅延信号とをそれぞれ受ける
排他的論理和回路と、これらの排他的論理和回路の出力
信号を受ける論理和回路とによって構成される。すなわ
ち、アドレス信号とそのアドレス信号の遅延信号とを受
ける排他的回路が各アドレス信号に対して設けられてい
る。この場合９個の排他的論理和回路が設けられてお
り、この９個の排他的論理和回路の出力信号が論理和回
路に入力されている。このエッジトリガ回路REGは、ア
ドレス信号a0〜a8のうちいずれかが変化すると、その変
化タイミングに同期したエッジ検出パルスφｒを形成す
る。
上記エッジトリガ回路CEGは、上記エッジトリガ回路REG
と同様な構成にされている。すなわち、アドレス信号a9
〜a14と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成されている。このエッジト
リガ回路CEGは、上記エッジトリガ回路REGと同様に、ア
ドレス信号a9〜a14のうちいずれかが変化したとき、そ
の変化タイミングに同期したエッジ検出パルスφｃを形
成する。
と同様な構成にされている。すなわち、アドレス信号a9
〜a14と、その遅延信号とをそれぞれ受ける排他的論理
和回路と、これらの排他的論理和回路の出力信号を受け
る論理和回路とによって構成されている。このエッジト
リガ回路CEGは、上記エッジトリガ回路REGと同様に、ア
ドレス信号a9〜a14のうちいずれかが変化したとき、そ
の変化タイミングに同期したエッジ検出パルスφｃを形
成する。
回路記号TGで示されているのは、タイミング発生回路で
あり、上記代表として示された主要なタイミング信号等
を形成する。すなわち、このタイミング発生回路TGは、
エッジ検出パルスφr,φｃの他、外部端子から供給され
るライトイネーブル信号▲▼，チップ選択信号▲
▼を受けて、上記一連のタイミングパルスを形成す
る。
あり、上記代表として示された主要なタイミング信号等
を形成する。すなわち、このタイミング発生回路TGは、
エッジ検出パルスφr,φｃの他、外部端子から供給され
るライトイネーブル信号▲▼，チップ選択信号▲
▼を受けて、上記一連のタイミングパルスを形成す
る。
回路記号MPXで示されているのは、マルチプレクサであ
り、後述する自動リフレッシュ回路REFからの制御信号
φrefに従って、上記アドレスバッファＲ−ADBで形成さ
れた内部相補アドレス信号a0〜a8と、上記自動リフレッ
シュ回路REFで形成された内部相補アドレス信号a0〜a8
とを選択的に上記デコーダＲ−DCRに伝える。
り、後述する自動リフレッシュ回路REFからの制御信号
φrefに従って、上記アドレスバッファＲ−ADBで形成さ
れた内部相補アドレス信号a0〜a8と、上記自動リフレッ
シュ回路REFで形成された内部相補アドレス信号a0〜a8
とを選択的に上記デコーダＲ−DCRに伝える。
回路記号Vbb−Ｇで示されているのは、基板バイアス電
圧発生回路である。
圧発生回路である。
回路記号REFで示されているのは、自動リフレッシュ回
路であり、フレッシュアドレスカウンタ，タイマー等を
含んでおり、外部端子からのリフレッシュ信号▲
▼をロウレベルにすることにより起動される。
路であり、フレッシュアドレスカウンタ，タイマー等を
含んでおり、外部端子からのリフレッシュ信号▲
▼をロウレベルにすることにより起動される。
すなわち、チップ選択信号▲▼がハイレベルのとき
にリフレッシュ信号▲▼をロウレベルにすると
自動リフレッシュ回路REFは、制御信号φrefによってマ
ルチプレクサMPXを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−DCRに伝えて一本のワード線選択によるリフレッシ
ュ動作（オートリフレッシュ）を行う。また、リフレッ
シュ信号▲▼をロウレベルにしつづけるとタイ
マーが作動して、一定時間毎にリフレッシュアドレスカ
ウンタが歩進させられて、この間連続的なリフレッシュ
動作（セルフリフレッシュ）を行う。
にリフレッシュ信号▲▼をロウレベルにすると
自動リフレッシュ回路REFは、制御信号φrefによってマ
ルチプレクサMPXを切り換えて、内蔵のリフレッシュア
ドレスカウンタからの内部アドレス信号をロウデコーダ
Ｒ−DCRに伝えて一本のワード線選択によるリフレッシ
ュ動作（オートリフレッシュ）を行う。また、リフレッ
シュ信号▲▼をロウレベルにしつづけるとタイ
マーが作動して、一定時間毎にリフレッシュアドレスカ
ウンタが歩進させられて、この間連続的なリフレッシュ
動作（セルフリフレッシュ）を行う。
第２図には、上記アドレスバッファＲ−ADB,C−ADBの具
体的一実施例の回路図が示されている。この実施例で
は、アドレススキューによって記憶情報が破壊されてし
まうのを防止するため、次のようなゲート機能が付加さ
れる。
体的一実施例の回路図が示されている。この実施例で
は、アドレススキューによって記憶情報が破壊されてし
まうのを防止するため、次のようなゲート機能が付加さ
れる。
すなわち、外部アドレス信号端子Aiからの信号は、ｐチ
ャンネルMOSFETQ1とｎチャンネルMOSFETQ2とで構成され
たCMOSインバータに入力される。上記両MOSFETQ1,Q2と
電源電圧Vccと回路の接地電位との間には、それぞれパ
ワースイッチ手段としてのｐチャンネルMOSFETQ3とｎチ
ャンネルMOSFETQ4が設けられる。これらのMOSFETQ3,Q4
のゲートには、タイミング信号，φが印加されること
によって、ゲート機能が付加される。このタイミング信
号，φは、特に制限されないが、ワード線選択動作が
開始されてから、再書込み（アクティブリストア）が終
了するまで間、上記ゲート機能を閉じるように、言い換
えれば、タイミング信号φをロウレベル（回路の接地電
位）とし、タイミング信号をハイレベル（電源電圧Vc
c）とすることによって、上記両MOSFETQ3,Q4をオフ状態
にさせる。上記構成の入力回路の出力信号は、ｐチャン
ネルMOSFETQ5とｎチャンネルMOSFETQ6とで構成されたCM
OSインバータを通して上記相補アドレス信号aiが形成さ
れる。また、インバータIVによってその反転アドレス信
号ｉが形成される。
ャンネルMOSFETQ1とｎチャンネルMOSFETQ2とで構成され
たCMOSインバータに入力される。上記両MOSFETQ1,Q2と
電源電圧Vccと回路の接地電位との間には、それぞれパ
ワースイッチ手段としてのｐチャンネルMOSFETQ3とｎチ
ャンネルMOSFETQ4が設けられる。これらのMOSFETQ3,Q4
のゲートには、タイミング信号，φが印加されること
によって、ゲート機能が付加される。このタイミング信
号，φは、特に制限されないが、ワード線選択動作が
開始されてから、再書込み（アクティブリストア）が終
了するまで間、上記ゲート機能を閉じるように、言い換
えれば、タイミング信号φをロウレベル（回路の接地電
位）とし、タイミング信号をハイレベル（電源電圧Vc
c）とすることによって、上記両MOSFETQ3,Q4をオフ状態
にさせる。上記構成の入力回路の出力信号は、ｐチャン
ネルMOSFETQ5とｎチャンネルMOSFETQ6とで構成されたCM
OSインバータを通して上記相補アドレス信号aiが形成さ
れる。また、インバータIVによってその反転アドレス信
号ｉが形成される。
上記MOSFETQ5,Q6で構成されたインバータの出力は、上
記入力回路と同様なMOSFETQ7〜Q10で構成された回路を
通してその入力帰還される。すなわち、上記入力回路が
閉じた時のアドレス信号を保持するため、パワースイッ
チ手段としてのMOSFETQ9,Q10のゲートに供給されるタイ
ミング信号φ，として、上記入力回路とこの帰還回路
とを相補的に動作状態とするものである。
記入力回路と同様なMOSFETQ7〜Q10で構成された回路を
通してその入力帰還される。すなわち、上記入力回路が
閉じた時のアドレス信号を保持するため、パワースイッ
チ手段としてのMOSFETQ9,Q10のゲートに供給されるタイ
ミング信号φ，として、上記入力回路とこの帰還回路
とを相補的に動作状態とするものである。
次に、第３図のタイミング図に従って、この実施例回路
の動作を説明する。
の動作を説明する。
アドレス信号A0〜Anのうち、アドレス信号A0,A1等のよ
うに、あまり大きな時間遅れなく変化すると、上記排他
的論理和回路等によってそれぞれのエッジに同期した検
出パルスφe1,φe2等が形成される。これらの論理和に
より形成されるエッジ検出パルスφｒ（φｃ）は、次々
に形成される検出パルスに従ったパルス幅のパルス信号
となる。
うに、あまり大きな時間遅れなく変化すると、上記排他
的論理和回路等によってそれぞれのエッジに同期した検
出パルスφe1,φe2等が形成される。これらの論理和に
より形成されるエッジ検出パルスφｒ（φｃ）は、次々
に形成される検出パルスに従ったパルス幅のパルス信号
となる。
タイミング発生回路TGは、その立ち下がりエッジに同期
して、必要なタイミング信号を発生する。この時、特に
制限されないが、ワード線選択タイミング信号φｘがロ
ウレベルのリセット状態にされる。アドレスデコーダ等
の回路が動作する時間遅れに従った所定の遅延回路によ
り、上記ワード線選択タイミング信号φｘがハイレベル
に変化する。このタイミング信号φｘに同期してワード
線の選択動作が行われる。この実施例では、この後に入
力されるアドレス信号を受け付けると上記誤動作が発生
するので、上記入力回路を制御するタイミング信号をφ
をロウレベルに、タイミング信号をハイレベルにし
て、上記MOSFETQ3,Q4を共にオフ状態とすることによっ
てゲートを閉じる。すなわち、アドレス信号Anのように
遅れて変化するアドレス信号があっても、上記MOSFETQ
3,Q4をオフ状態することによって、その変化を受け付け
ないようにする。上記タイミング信号φのロウレベル及
びタイミング信号のハイレベルによりMOSFETQ9,Q10が
オン状態となって上記MOSFETQ5,Q6で構成されたインバ
ータの出力信号を入力側に正帰還させることによってそ
れまでに取り込んだアドレス信号を保持させる。
して、必要なタイミング信号を発生する。この時、特に
制限されないが、ワード線選択タイミング信号φｘがロ
ウレベルのリセット状態にされる。アドレスデコーダ等
の回路が動作する時間遅れに従った所定の遅延回路によ
り、上記ワード線選択タイミング信号φｘがハイレベル
に変化する。このタイミング信号φｘに同期してワード
線の選択動作が行われる。この実施例では、この後に入
力されるアドレス信号を受け付けると上記誤動作が発生
するので、上記入力回路を制御するタイミング信号をφ
をロウレベルに、タイミング信号をハイレベルにし
て、上記MOSFETQ3,Q4を共にオフ状態とすることによっ
てゲートを閉じる。すなわち、アドレス信号Anのように
遅れて変化するアドレス信号があっても、上記MOSFETQ
3,Q4をオフ状態することによって、その変化を受け付け
ないようにする。上記タイミング信号φのロウレベル及
びタイミング信号のハイレベルによりMOSFETQ9,Q10が
オン状態となって上記MOSFETQ5,Q6で構成されたインバ
ータの出力信号を入力側に正帰還させることによってそ
れまでに取り込んだアドレス信号を保持させる。
したがって、上記アドレス信号Anのように大幅に遅れて
変化するようなアドレス信号があってもこれを受け付け
ないので、ワード線選択動作によって破壊されかかった
メモリセルの記憶情報がワード線の切り換え動作によっ
て放置されしまうことにより生じる情報の破壊が防止で
きる。言い換えれば、上記ワード線の選択動作によって
記憶情報が破壊されかかったメモリセルは、ワード線選
択タイミング信号φｘがブートストラップ動作によって
高レベルにされた時に行われる再書込み（アクティブリ
ストア動作）によってその情報の回復が行われる。すな
わち、同じメモリセルに同じ情報の再書込みが行われ
る。
変化するようなアドレス信号があってもこれを受け付け
ないので、ワード線選択動作によって破壊されかかった
メモリセルの記憶情報がワード線の切り換え動作によっ
て放置されしまうことにより生じる情報の破壊が防止で
きる。言い換えれば、上記ワード線の選択動作によって
記憶情報が破壊されかかったメモリセルは、ワード線選
択タイミング信号φｘがブートストラップ動作によって
高レベルにされた時に行われる再書込み（アクティブリ
ストア動作）によってその情報の回復が行われる。すな
わち、同じメモリセルに同じ情報の再書込みが行われ
る。
この再書込み終了とともに、上記タイミング信号φはハ
イレベルに、タイミング信号はロウレベルにされ、次
の動作サイクルでのアドレス信号の取込みに備えるもの
である。
イレベルに、タイミング信号はロウレベルにされ、次
の動作サイクルでのアドレス信号の取込みに備えるもの
である。
なお、特に制限されないが、上記タイミング信号φは、
タイミング信号φｘの立ち上がりに同期して立ち下が
り、タイミング信号φｘがブートストラップ効果によっ
て高レベルにされることに同期して立ち下げられるよう
に形成される。
タイミング信号φｘの立ち上がりに同期して立ち下が
り、タイミング信号φｘがブートストラップ効果によっ
て高レベルにされることに同期して立ち下げられるよう
に形成される。
（１）エッジ検出パルスφr,φｃ等が形成されてワード
線の選択動作が開始された後は、外部アドレス信号の受
付を禁止するものであるので、大きなアドレススキュー
があってもメモリセルの記憶情報が破壊されてしまうと
いうことを防止できるという効果が得られる。
線の選択動作が開始された後は、外部アドレス信号の受
付を禁止するものであるので、大きなアドレススキュー
があってもメモリセルの記憶情報が破壊されてしまうと
いうことを防止できるという効果が得られる。
（２）上記（１）により、外部アドレス信号を形成する
回路に、特別なアドレススキューに関する禁止機能を設
ける必要がないので、その取り扱いが簡便となるという
効果が得られる。
回路に、特別なアドレススキューに関する禁止機能を設
ける必要がないので、その取り扱いが簡便となるという
効果が得られる。
（３）アドレス信号を受けるというCMOSインバータにパ
ワースイッチ手段を設けるという極めて簡単な回路によ
り、上記ゲート機能を付加させることができるという効
果が得られる。
ワースイッチ手段を設けるという極めて簡単な回路によ
り、上記ゲート機能を付加させることができるという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート機能は、フリップフロップ
回路、通常の論理回路又は伝送ゲートMOSFETによって実
現するものであってよい。また、上記擬似スタティック
型RAMを構成する周辺回路の具体的回路構成は、種々の
実施形態を採ることができるものである。なお、自動リ
フレッシュ回路は、特に必要とされるものではない。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、アドレスバッ
ファに設けられる上記ゲート機能は、フリップフロップ
回路、通常の論理回路又は伝送ゲートMOSFETによって実
現するものであってよい。また、上記擬似スタティック
型RAMを構成する周辺回路の具体的回路構成は、種々の
実施形態を採ることができるものである。なお、自動リ
フレッシュ回路は、特に必要とされるものではない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミック型RAM
について説明したが、これに限定されるものではなく、
上記同様にその内部回路の動作タイミングがアドレス信
号の変化タイミングを検出することによって形成される
MOS記憶装置、例えばスタティック型RAM等にも同様に適
用できる。このスタティック型RAMにあっては、ワード
線の二重選択動作によって、その記憶情報が破壊される
虞が生じるものであるので、上記同様な効果が期待でき
るものである。
をその背景となった利用分野であるダイナミック型RAM
について説明したが、これに限定されるものではなく、
上記同様にその内部回路の動作タイミングがアドレス信
号の変化タイミングを検出することによって形成される
MOS記憶装置、例えばスタティック型RAM等にも同様に適
用できる。このスタティック型RAMにあっては、ワード
線の二重選択動作によって、その記憶情報が破壊される
虞が生じるものであるので、上記同様な効果が期待でき
るものである。
第１図は、この発明の一実施例を示すのブロック図， 第２図は、そのアドレスバッファの一実施例を示す回路
図、 第３図は、第１図に示されたRAMの動作波形図である。 Ｍ−ARY……メモリアレイ,PC1……プリチャージ回路,SA
……センスアンプ,R−ADB……ロウアドレスバッファ、
Ｃ−SW……カラムスイッチ,C−ADB……カラムアドレス
バッファ,R−DCR……ロウアドレスデコーダ,C−DCR……
カラムアドレスデコーダ,PC2……プリチャージ回路,MA
……メインアンプ,REG,CEG……エッジトリガ回路,TG…
…タイミング発生回路,REF……自動リフレッシュ回路,D
OB……データ出力バッファ,DIB……データ入力バッフ
ァ,MPX……マルチプレクサ,Vbb−Ｇ……基板バイアス回
路。
図、 第３図は、第１図に示されたRAMの動作波形図である。 Ｍ−ARY……メモリアレイ,PC1……プリチャージ回路,SA
……センスアンプ,R−ADB……ロウアドレスバッファ、
Ｃ−SW……カラムスイッチ,C−ADB……カラムアドレス
バッファ,R−DCR……ロウアドレスデコーダ,C−DCR……
カラムアドレスデコーダ,PC2……プリチャージ回路,MA
……メインアンプ,REG,CEG……エッジトリガ回路,TG…
…タイミング発生回路,REF……自動リフレッシュ回路,D
OB……データ出力バッファ,DIB……データ入力バッフ
ァ,MPX……マルチプレクサ,Vbb−Ｇ……基板バイアス回
路。
Claims (1)
- 【請求項１】情報記憶用キャパシタとアドレス選択用の
MOSFETとから構成された複数のダイナミツク型メモリセ
ルから構成されたメモリアレイと、 外部からの複数ビツトのロウアドレス信号および複数ビ
ツトのカラムアドレス信号を受けるアドレスバツファ回
路であつて、各ビツト当りの回路がCMOSインバータとか
かるCMOSインバータに電源供給を行なうパワースイツチ
MOSFETとからなる入力回路とかかる入力回路の出力信号
を保持するラツチ回路とから構成されてなるアドレスバ
ツファ回路と、 かかるアドレスバツファ回路を介して供給される複数ビ
ツトのアドレス信号のそれぞれの変化を検出するエツジ
トリガ回路と、 かかるエツジトリガ回路からのエツジ検出パルスに応答
して内部回路の動作のためのタイミング信号を形成する
タイミング発生回路であって、上記エツジ検出パルスに
応答して一旦ロウレベルのリセツト状態にされ、その後
ハイレベルに変化されかつ更にその後にブートストラツ
プ動作によってかかるハイレベルよりも高いレベルにさ
れるワード線選択タイミング信号と、上記ワード線選択
タイミング信号のハイレベルへの立上りに同期して上記
パワースイツチMOSFETをオフ状態にさせかつ上記ブート
ストラツプ動作の開始に同期して上記パワースイツチMO
SFETをオン状態にさせるスイツチ制御用のタイミング信
号を形成するタイミング発生回路と、 を備えて成ることを特徴とするMOS記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097824A JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
| KR1019840003095A KR850000125A (ko) | 1983-06-03 | 1984-06-02 | Mos 기억장치 |
| EP84106362A EP0128499B1 (en) | 1983-06-03 | 1984-06-04 | Mos memory |
| US06/617,098 US4581718A (en) | 1983-06-03 | 1984-06-04 | MOS memory |
| DE8484106362T DE3485038D1 (de) | 1983-06-03 | 1984-06-04 | Mos-speicher. |
| SG43293A SG43293G (en) | 1983-06-03 | 1993-04-13 | Mos memory |
| HK695/93A HK69593A (en) | 1983-06-03 | 1993-07-15 | Mos memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097824A JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223992A JPS59223992A (ja) | 1984-12-15 |
| JPH0762958B2 true JPH0762958B2 (ja) | 1995-07-05 |
Family
ID=14202473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097824A Expired - Lifetime JPH0762958B2 (ja) | 1983-06-03 | 1983-06-03 | Ｍｏｓ記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4581718A (ja) |
| EP (1) | EP0128499B1 (ja) |
| JP (1) | JPH0762958B2 (ja) |
| KR (1) | KR850000125A (ja) |
| DE (1) | DE3485038D1 (ja) |
| HK (1) | HK69593A (ja) |
| SG (1) | SG43293G (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229786A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60211692A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | 半導体記憶装置 |
| US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
| JPS6159688A (ja) * | 1984-08-31 | 1986-03-27 | Hitachi Ltd | 半導体集積回路装置 |
| US4783764A (en) * | 1984-11-26 | 1988-11-08 | Hitachi, Ltd. | Semiconductor integrated circuit device with built-in memories, and peripheral circuit which may be statically or dynamically operated |
| US4747082A (en) * | 1984-11-28 | 1988-05-24 | Hitachi Ltd. | Semiconductor memory with automatic refresh means |
| US4701937A (en) * | 1985-05-13 | 1987-10-20 | Industrial Technology Research Institute Republic Of China | Signal storage and replay system |
| ATE71762T1 (de) * | 1985-07-12 | 1992-02-15 | Anamartic Ltd | Scheibenbereichsschaltungsintegrierter speicher. |
| US4658381A (en) * | 1985-08-05 | 1987-04-14 | Motorola, Inc. | Bit line precharge on a column address change |
| US4661931A (en) * | 1985-08-05 | 1987-04-28 | Motorola, Inc. | Asynchronous row and column control |
| US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
| US4701884A (en) * | 1985-08-16 | 1987-10-20 | Hitachi, Ltd. | Semiconductor memory for serial data access |
| US4710902A (en) * | 1985-10-04 | 1987-12-01 | Motorola, Inc. | Technique restore for a dynamic random access memory |
| US4706218A (en) * | 1986-01-28 | 1987-11-10 | Motorola, Inc. | Memory input buffer with hysteresis |
| JPH0770214B2 (ja) * | 1986-11-14 | 1995-07-31 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63155494A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 擬似スタテイツクメモリ装置 |
| KR880009375A (ko) * | 1987-01-17 | 1988-09-15 | 강진구 | 씨모오스 어드레스 버퍼 |
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| US5217917A (en) * | 1990-03-20 | 1993-06-08 | Hitachi, Ltd. | Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor |
| JPH05217367A (ja) * | 1992-02-03 | 1993-08-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5268863A (en) * | 1992-07-06 | 1993-12-07 | Motorola, Inc. | Memory having a write enable controlled word line |
| JP2739802B2 (ja) * | 1992-12-01 | 1998-04-15 | 日本電気株式会社 | ダイナミックｒａｍ装置 |
| JPH0982085A (ja) * | 1995-09-13 | 1997-03-28 | Sharp Corp | 半導体記憶装置 |
| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
| US6154056A (en) | 1997-06-09 | 2000-11-28 | Micron Technology, Inc. | Tri-stating address input circuit |
| JP3827406B2 (ja) * | 1997-06-25 | 2006-09-27 | 富士通株式会社 | クロック同期型入力回路及びそれを利用した半導体記憶装置 |
| US6115295A (en) * | 1997-07-31 | 2000-09-05 | Texas Instruments Incorporated | Efficient back bias (VBB) detection and control scheme for low voltage DRAMS |
| JPH11204742A (ja) * | 1998-01-20 | 1999-07-30 | Sony Corp | メモリ及び情報機器 |
| JP3957469B2 (ja) * | 2000-04-11 | 2007-08-15 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2003216670A (ja) * | 2002-01-25 | 2003-07-31 | Hitachi Ltd | コンピュータ読み取り可能な記録媒体および半導体集積回路装置 |
| US9460778B2 (en) | 2013-08-15 | 2016-10-04 | Samsung Electronics Co., Ltd. | Static random access memory with bitline boost |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4354232A (en) * | 1977-12-16 | 1982-10-12 | Honeywell Information Systems Inc. | Cache memory command buffer circuit |
| JPS6057156B2 (ja) * | 1978-05-24 | 1985-12-13 | 株式会社日立製作所 | 半導体メモリ装置 |
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
| JPS5835783A (ja) * | 1981-08-24 | 1983-03-02 | Fujitsu Ltd | 半導体メモリ |
-
1983
- 1983-06-03 JP JP58097824A patent/JPH0762958B2/ja not_active Expired - Lifetime
-
1984
- 1984-06-02 KR KR1019840003095A patent/KR850000125A/ko not_active Application Discontinuation
- 1984-06-04 EP EP84106362A patent/EP0128499B1/en not_active Expired
- 1984-06-04 US US06/617,098 patent/US4581718A/en not_active Expired - Fee Related
- 1984-06-04 DE DE8484106362T patent/DE3485038D1/de not_active Expired - Lifetime
-
1993
- 1993-04-13 SG SG43293A patent/SG43293G/en unknown
- 1993-07-15 HK HK695/93A patent/HK69593A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0128499B1 (en) | 1991-09-11 |
| DE3485038D1 (de) | 1991-10-17 |
| EP0128499A2 (en) | 1984-12-19 |
| JPS59223992A (ja) | 1984-12-15 |
| EP0128499A3 (en) | 1988-03-23 |
| HK69593A (en) | 1993-07-23 |
| SG43293G (en) | 1993-06-25 |
| US4581718A (en) | 1986-04-08 |
| KR850000125A (ko) | 1985-02-25 |
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