JPS6083293A - ダイナミツク型ｒａｍ - Google Patents
ダイナミツク型ｒａｍInfo
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- JPS6083293A JPS6083293A JP58190769A JP19076983A JPS6083293A JP S6083293 A JPS6083293 A JP S6083293A JP 58190769 A JP58190769 A JP 58190769A JP 19076983 A JP19076983 A JP 19076983A JP S6083293 A JPS6083293 A JP S6083293A
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- capacitor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ダイナミック型１？ＡＭ（ランダムアクナ
ス・メモリ）に関するもので、例えば、自動リフレッシ
・ユ回路を内蔵したダ・イナミ・ツク型ＲＡＭに有効な
技術に関するものである。
ス・メモリ）に関するもので、例えば、自動リフレッシ
・ユ回路を内蔵したダ・イナミ・ツク型ＲＡＭに有効な
技術に関するものである。
ダイナミック型メモリセルは、情報を電荷の形態で記憶
するキャパシタとアドレス選択用の絶縁ゲート型電界効
果トランジスタ（以下、Ｍ ＯＳ ＦＥＴと称する。）
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう。このため、常にメモリセルに正確な情報を記憶さ
−Ｕておくためには、メモリセルに記憶されている情報
を、その情報が失われる前に読み出して、これを増幅し
て再び同しメモリセルに書込む動作、いわゆるリフレッ
シュＩＪＪ作を行う必要がある６例えば、６４ Ｋピッ
１−のダイナミック型ＲＡＭにおりるメモリセルの自動
リフレッシｊ、方式として、「電子技術１誌のＶｏ１２
３、Ｎｏ ３’（７）ｐｐ ３０−３３に示されている
自動リフレッシュ回路が公知である。Ｊ゛なわら、ダイ
ナミック型ｒ？ＡＭに、リフレノシュ制御用の外部端子
を設けて、この外部端子に所定のレベルのリフレソ・シ
ュ信号ＲＥ Ｓ Ｈを印加することにより、ダイナミッ
ク型ＲＡＭ内の複数のメモリセルが自動的にリフレッシ
Ｊ、されるようにしてい ノこ。
するキャパシタとアドレス選択用の絶縁ゲート型電界効
果トランジスタ（以下、Ｍ ＯＳ ＦＥＴと称する。）
とによって構成される。半導体基板上において形成され
たメモリセルにおいては、上記キャパシタに蓄積された
電荷が、リーク電流等によって時間とともに減少してし
まう。このため、常にメモリセルに正確な情報を記憶さ
−Ｕておくためには、メモリセルに記憶されている情報
を、その情報が失われる前に読み出して、これを増幅し
て再び同しメモリセルに書込む動作、いわゆるリフレッ
シュＩＪＪ作を行う必要がある６例えば、６４ Ｋピッ
１−のダイナミック型ＲＡＭにおりるメモリセルの自動
リフレッシｊ、方式として、「電子技術１誌のＶｏ１２
３、Ｎｏ ３’（７）ｐｐ ３０−３３に示されている
自動リフレッシュ回路が公知である。Ｊ゛なわら、ダイ
ナミック型ｒ？ＡＭに、リフレノシュ制御用の外部端子
を設けて、この外部端子に所定のレベルのリフレソ・シ
ュ信号ＲＥ Ｓ Ｈを印加することにより、ダイナミッ
ク型ＲＡＭ内の複数のメモリセルが自動的にリフレッシ
Ｊ、されるようにしてい ノこ。
上記の自動リフレッシュ方式は、外部制御信号ＲＥ’Ｓ
Ｈを必要とするので、完全自動リフレツ動作とは言え
ない。また、そのセ贋フリフレソシｊ。
Ｈを必要とするので、完全自動リフレツ動作とは言え
ない。また、そのセ贋フリフレソシｊ。
動作においては、実際のメモリセルにおけるリーク電流
について同等考慮していないので、その消費電流が必要
以上に大きくなる。すなわち、リーク電流は、温度の上
昇とともに大きくなるので、全温度範囲にわたゲこセル
フリフレッシュ動作を行わせるためには、一定の余裕を
もった短い周期に設定しなりればならないからである。
について同等考慮していないので、その消費電流が必要
以上に大きくなる。すなわち、リーク電流は、温度の上
昇とともに大きくなるので、全温度範囲にわたゲこセル
フリフレッシュ動作を行わせるためには、一定の余裕を
もった短い周期に設定しなりればならないからである。
〔発明の目的〕
この発明の目的は、低消費電力のもとて完全自動リフレ
ッシュ機能を備えたダイナミ・ツク型１’？ＡＭを提供
することにある。
ッシュ機能を備えたダイナミ・ツク型１’？ＡＭを提供
することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ」図面から明らかになるで
あろう。
この明細書の記述および添イ」図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数のダミーセルを設番ノて、このグミ−セ
ルの記憶情報レベルをモニターすることよって情報記憶
量の監視し、その情報が失われる前に、自動リフレッシ
ュ回路を起動させるようにするものである。
ルの記憶情報レベルをモニターすることよって情報記憶
量の監視し、その情報が失われる前に、自動リフレッシ
ュ回路を起動させるようにするものである。
第１図には、この発明の一実施例のブロック図が示され
ている。
ている。
同図におい′Ｃ１、点線で囲まれた各回路ブロックは、
公知の半導体集槙回路の製造技術によって、シリコンの
ような１（１ｍの半導体基板」−において形成され、例
えば、端子ＤＯ〜Ｄ１．ＡＵ〜Ａ１４゜ＷＥ、Ｃ３，Ｂ
５５Ｙ及びＶｃｃ、Ｖｓｓば、その外部端子とされ、端
子Ｖ ｃｃ、Ｖ ｓｓに図示しない適当 ゛な外部電源
装置から給電が行われる。
公知の半導体集槙回路の製造技術によって、シリコンの
ような１（１ｍの半導体基板」−において形成され、例
えば、端子ＤＯ〜Ｄ１．ＡＵ〜Ａ１４゜ＷＥ、Ｃ３，Ｂ
５５Ｙ及びＶｃｃ、Ｖｓｓば、その外部端子とされ、端
子Ｖ ｃｃ、Ｖ ｓｓに図示しない適当 ゛な外部電源
装置から給電が行われる。
回路記号ｔ−ＡＩ？Ｙで示されているのは、メモリアレ
イであり、１ＭＯ３型メモリセルがマトリックス状に配
置されている。この実施例では、特に制限されないが、
上記メモリセルは一刻の平行に配置された相補データ綿
り、Ｄに、その入出力ノードが結合された２交点方式で
配置される。
イであり、１ＭＯ３型メモリセルがマトリックス状に配
置されている。この実施例では、特に制限されないが、
上記メモリセルは一刻の平行に配置された相補データ綿
り、Ｄに、その入出力ノードが結合された２交点方式で
配置される。
回路記号Ｐｃｔで示されているのは、データ線プリチャ
ージ回路であり、プリ妾ヤージバルスφｐｃｌを受けて
、相補データ線り、Ｄを短縮してＶｃｃ／２にプリチャ
ージするＭ ＯＳ Ｆ Ｅ Ｔにより構成される。
ージ回路であり、プリ妾ヤージバルスφｐｃｌを受けて
、相補データ線り、Ｄを短縮してＶｃｃ／２にプリチャ
ージするＭ ＯＳ Ｆ Ｅ Ｔにより構成される。
回路配列ＳΔで示されているのは、センスアンプであり
、特に制限さ、ＩＩないが、電源電圧Ｖｃｃ、１回路の
接地電位Ｖｓ！＋にそれぞれパワースイッチＭＯ３ＦＥ
Ｔが設置）られたＣＭＯ３（相補型ＭＯ３）ランチ回路
で構成され、その一対の入出力ノードば、上記相補デー
タ線１）、Ｄに結合されている。
、特に制限さ、ＩＩないが、電源電圧Ｖｃｃ、１回路の
接地電位Ｖｓ！＋にそれぞれパワースイッチＭＯ３ＦＥ
Ｔが設置）られたＣＭＯ３（相補型ＭＯ３）ランチ回路
で構成され、その一対の入出力ノードば、上記相補デー
タ線１）、Ｄに結合されている。
り・イミングパルスφｐａは、」１記パワースイッチＭ
ＯＳ Ｆ Ｅ Ｔを制御するためのものである。パワー
スイッチＭｏ５ｔ”ＥＴは、ブリヂャージ直前にオフに
され、相補データＩＱＤ、Ｄがフローティング状態でＶ
ｃｃ、Ｖ ｓｓレベルを保持する。そして、上記プリ
チャージＭＯＳ Ｆ ＥＴのオンによりＶｃｃ／２にプ
リチャージされる。
ＯＳ Ｆ Ｅ Ｔを制御するためのものである。パワー
スイッチＭｏ５ｔ”ＥＴは、ブリヂャージ直前にオフに
され、相補データＩＱＤ、Ｄがフローティング状態でＶ
ｃｃ、Ｖ ｓｓレベルを保持する。そして、上記プリ
チャージＭＯＳ Ｆ ＥＴのオンによりＶｃｃ／２にプ
リチャージされる。
回路記号ｃ−ｓ Ｗで示されているのは、カラムスイッ
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補デ〜り線に結合させる。
チであり、カラム選択信号に従って、選択された相補デ
ータ線を共通相補デ〜り線に結合させる。
回路記号Ｒ−ＡＤＢで示されているのは、１コウアドレ
スバソフアであり、外部端子へ〇〜へ〇からの外部アド
レス信号を受けて、内部相補アドレス化−１Ｏ〜１８を
形成する。ここで、外部伸１１子ΔＯから供給されたア
ドレス信号と同相の内部−１ドレス信号ａＯと逆相のア
ドレス信号ＴＯとを合わ−ｌで内部相補ア１゛レス信、
＋ｉ′Ｊユ０のように表す。
スバソフアであり、外部端子へ〇〜へ〇からの外部アド
レス信号を受けて、内部相補アドレス化−１Ｏ〜１８を
形成する。ここで、外部伸１１子ΔＯから供給されたア
ドレス信号と同相の内部−１ドレス信号ａＯと逆相のア
ドレス信号ＴＯとを合わ−ｌで内部相補ア１゛レス信、
＋ｉ′Ｊユ０のように表す。
このことは、他の全ての相補アドレス信号についても同
様である。
様である。
回路記−可Ｃ−ＡＤＨで示され−ζいるのば、カラムア
ドレスバッファであり、外部端子Ａ９〜Δ１４からの外
部アドレス信号を受けて、内部相補アトルレス信号１９
〜ユ１４を形成する。
ドレスバッファであり、外部端子Ａ９〜Δ１４からの外
部アドレス信号を受けて、内部相補アトルレス信号１９
〜ユ１４を形成する。
同時記号Ｒ−ＤＣＲで示されているのは、ロウアドレス
デコーダであり、後述するマルチプレクサＭＰＸを介し
た 内部相補アドレス信号ａＯ〜土８を受げて、Ｍ−Ａ
ＲＹのワードＩＭｉＩｆ択信号を形成する。このワード
線選択信号は、ワード線選択タイミングパルスφＸに同
期して、メモリアレイＭ−ＡＲＹに伝えられる。
デコーダであり、後述するマルチプレクサＭＰＸを介し
た 内部相補アドレス信号ａＯ〜土８を受げて、Ｍ−Ａ
ＲＹのワードＩＭｉＩｆ択信号を形成する。このワード
線選択信号は、ワード線選択タイミングパルスφＸに同
期して、メモリアレイＭ−ＡＲＹに伝えられる。
回路記号Ｃ−１）ＣＲで示されているのは、カラムアド
レスデコーダであり、内部相補アドレス信号主９〜ａ１
４を受けて、メモリアレイＭ−Ａ）’？Ｙのデータ線選
択信号を形成する。このデータ線選択信号は、データ線
選択タイミング信号φｙに同期して、Ｃ−５Ｗに伝えら
れる。
レスデコーダであり、内部相補アドレス信号主９〜ａ１
４を受けて、メモリアレイＭ−Ａ）’？Ｙのデータ線選
択信号を形成する。このデータ線選択信号は、データ線
選択タイミング信号φｙに同期して、Ｃ−５Ｗに伝えら
れる。
回路記号ＰＣ２で示されているのは、共通相補データ線
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補データ線を短
絡する上記同様なＭ ＯＳ Ｆ ＥＴにより構成されて
いる。□ 回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプと同様な回路副成とされる。タイミ
ングパルスφｍａは、そのパワースイッチＭ ＯＳ Ｆ
Ｅ Ｔを制御するためのものである。
のプリチャージ回路であり、特に制限されないが、プリ
チャージパルスφｐｃ２を受けて共通相補データ線を短
絡する上記同様なＭ ＯＳ Ｆ ＥＴにより構成されて
いる。□ 回路記号ＭＡで示されているのは、メインアンプであり
、上記センスアンプと同様な回路副成とされる。タイミ
ングパルスφｍａは、そのパワースイッチＭ ＯＳ Ｆ
Ｅ Ｔを制御するためのものである。
回路記号ＤＯＢで示されているのは、データ出カバン−
７１であり、読み出しタイミングパルスφｒＨにより、
ＭＡからのｆ’Ｅｔｌ出しデータを外部端子ＤＯ−Ｄ７
にそれぞれ送出する。なお、書込め時には、読み出しタ
イミングパルスφｒｔｖによりこのデータ出カバソファ
ＤＯＢは、不動作（出力ハイインピーダンス）にされる
。
７１であり、読み出しタイミングパルスφｒＨにより、
ＭＡからのｆ’Ｅｔｌ出しデータを外部端子ＤＯ−Ｄ７
にそれぞれ送出する。なお、書込め時には、読み出しタ
イミングパルスφｒｔｖによりこのデータ出カバソファ
ＤＯＢは、不動作（出力ハイインピーダンス）にされる
。
回路記’Ｌ Ｄ Ｉ Ｂで示されているのは、テータ人
カバソファであり、書込めタイミングパルスφｒｖによ
り、外部端子ＤＯ〜Ｄ７からの着込みデータを共通相補
データ線に伝える。なお、読み出し時には、書込みタイ
ミングパルスφｒ１１によりこのデー、少入力バッファ
Ｄ１１３は、不動作にされる。
カバソファであり、書込めタイミングパルスφｒｖによ
り、外部端子ＤＯ〜Ｄ７からの着込みデータを共通相補
データ線に伝える。なお、読み出し時には、書込みタイ
ミングパルスφｒ１１によりこのデー、少入力バッファ
Ｄ１１３は、不動作にされる。
上記各種タイミング信号は、次の各回路ブロックにより
形成される。
形成される。
回路記号ＲＥ Ｇて示されているのは、特に制限されな
いが、アドレス信号ａＯ〜８８（又は８０〜丁８）を受
けて、その立ち上がり又は立ち下がりの工、ツジを検出
するエツジトリガ回路である。
いが、アドレス信号ａＯ〜８８（又は８０〜丁８）を受
けて、その立ち上がり又は立ち下がりの工、ツジを検出
するエツジトリガ回路である。
回路記号Ｃ−ＥＧで示されているのは、特に制限されな
いが、アドレス信号ａ９〜ａ１４（又はａ９〜１１４）
を受けて、その立し上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。これらのエツジトリガ
回路は、峙に制限されないが、アドレス信号ａＯ〜ａ８
．アドレス信号ａ９〜ａ１４と、その遅延信号とをそれ
ぞれ受りる排他的論理和回路と、その出力信号を受りる
論理和回路とにより構成され、いずれかのアドレスクロ
号ａＯ〜ａ３．アドレス信号ａ９〜ａ１４の変化タイミ
ングに同期したエツジ検出パルスφｒ。
いが、アドレス信号ａ９〜ａ１４（又はａ９〜１１４）
を受けて、その立し上がり又は立ち下がりのエツジを検
出するエツジトリガ回路である。これらのエツジトリガ
回路は、峙に制限されないが、アドレス信号ａＯ〜ａ８
．アドレス信号ａ９〜ａ１４と、その遅延信号とをそれ
ぞれ受りる排他的論理和回路と、その出力信号を受りる
論理和回路とにより構成され、いずれかのアドレスクロ
号ａＯ〜ａ３．アドレス信号ａ９〜ａ１４の変化タイミ
ングに同期したエツジ検出パルスφｒ。
φＣをそれぞれ形成する。
回路記号ＴＧで示されているのは、タイミング発生回路
であり、と記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路ば、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるラ−（
）イネーブル信号ＷＥ。
であり、と記代表として示された主要なタイミング信号
等を形成する。このタイミング発生回路ば、エツジ検出
パルスφｒ、φＣの他、外部端子から供給されるラ−（
）イネーブル信号ＷＥ。
チップ選択信号Ｃ８を受けて、上記一連のタイミングパ
ルスを形成する。
ルスを形成する。
回路記号ＭＰＸで示されているのは、マルチプレクサで
あり、上記アドレスバッファＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号互０−１８を選択的に上記デコーダＲ−Ｄ ＣＲに
伝える。
あり、上記アドレスバッファＲ−ＡＤＢと後述する自動
リフレッシュ回路ＲＥＦで形成された内部相補アドレス
信号互０−１８を選択的に上記デコーダＲ−Ｄ ＣＲに
伝える。
回路記号ｖｂｂ−ｃで示されているのは、基板バイアス
発生回路である。
発生回路である。
回路記号ＲＥ Ｆで示されているのは、自動リフレッシ
ュ回路であり、後述するようにリフレッシュアドレスカ
ウンタ、リーク電流のモニター回路。
ュ回路であり、後述するようにリフレッシュアドレスカ
ウンタ、リーク電流のモニター回路。
発振回路等を含んでいる。
上記実施例のように、アドレス信号の変化を検出して内
部タイミング信号を形成する方式とした場合には、ダイ
ナミック型メモリセルに対して外部からはスタティック
型メモリと同様に扱えるので、上記完全自動リフレッシ
ュ動作と相俟ってユーザーにおいて極めて扱い易いＭＯ
３記憶装置とすることが出来る。
部タイミング信号を形成する方式とした場合には、ダイ
ナミック型メモリセルに対して外部からはスタティック
型メモリと同様に扱えるので、上記完全自動リフレッシ
ュ動作と相俟ってユーザーにおいて極めて扱い易いＭＯ
３記憶装置とすることが出来る。
サラに、メモリアレイのプリチャージ動作は、一対の相
補データ線、共通相補データ線を単に短絡させ条ことに
より、約Ｖｃｃ／２の中間レベルにするものであるので
、従来のダイナミック型ＲＡＭのように、０ボルトから
Ｖｃｃレベルまでチャージアンプするものに比べ、その
レベル変化量が小さく、プリチャージＭ ＯＳ Ｆ Ｅ
Ｔのゲート電ｊ王を通常の論理レベル（Ｖｃｃ）を用
いても十分に非飽和状態でオンさせることが出来るから
プリチャージ動作を高速に、しかも低消費電力の下に行
うことができる７ そしこ、上記のように、プリチャージレベルを約Ｖ ｃ
ｃ、／ ２の中間レベルにするものであるので、メモリ
セルの読の出し時においても、メモリセルのスイッチＭ
ＯＳ Ｆ Ｅ Ｔのゲート電圧（ワード線選択電圧）
として通常の論理レベル（Ｖｃｃ）を用いても４−分に
非飽和状態でオンさせることが出来るから、従来のダイ
ナミック型ＲＡＭのようにブートストラップ電圧を用い
ることなく、情報記憶キャパシタの全電荷読み出しが可
能となる。
補データ線、共通相補データ線を単に短絡させ条ことに
より、約Ｖｃｃ／２の中間レベルにするものであるので
、従来のダイナミック型ＲＡＭのように、０ボルトから
Ｖｃｃレベルまでチャージアンプするものに比べ、その
レベル変化量が小さく、プリチャージＭ ＯＳ Ｆ Ｅ
Ｔのゲート電ｊ王を通常の論理レベル（Ｖｃｃ）を用
いても十分に非飽和状態でオンさせることが出来るから
プリチャージ動作を高速に、しかも低消費電力の下に行
うことができる７ そしこ、上記のように、プリチャージレベルを約Ｖ ｃ
ｃ、／ ２の中間レベルにするものであるので、メモリ
セルの読の出し時においても、メモリセルのスイッチＭ
ＯＳ Ｆ Ｅ Ｔのゲート電圧（ワード線選択電圧）
として通常の論理レベル（Ｖｃｃ）を用いても４−分に
非飽和状態でオンさせることが出来るから、従来のダイ
ナミック型ＲＡＭのようにブートストラップ電圧を用い
ることなく、情報記憶キャパシタの全電荷読み出しが可
能となる。
また、読み出し基準電圧は、メモリセルが選択されない
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡＭのように読み出し基準
電圧を形成するダミーセルが不要になる。
一方のデータ線のプリチャージレベルを利用しているの
で、従来のダイナミック型ＲＡＭのように読み出し基準
電圧を形成するダミーセルが不要になる。
第２図には、上記自動リフレッシユ回路ＲＥＦの一実施
例の回路図が示されている。
例の回路図が示されている。
回路記号Ｏ８Ｃで示されＣいるのは、発振回路であり、
セルフリフレッシュ動作のためのアドレス歩道用のパル
スを形成する。このパルスは、アンド（ＡＮＤ）ゲート
回路Ｇ２を通して次のカウンタ回ｌｉ′８０ＯＮＴに供
給される。
セルフリフレッシュ動作のためのアドレス歩道用のパル
スを形成する。このパルスは、アンド（ＡＮＤ）ゲート
回路Ｇ２を通して次のカウンタ回ｌｉ′８０ＯＮＴに供
給される。
回路記号Ｃ０ＮＴで示されているのは、リフレッシュア
ドレスカウンタであり、上記第１図に示したりフレッシ
ュ用の内部相補アドレス信号主θ′〜土８を形成する。
ドレスカウンタであり、上記第１図に示したりフレッシ
ュ用の内部相補アドレス信号主θ′〜土８を形成する。
そして、上記メモリアレイＭ−ＡＲＹには、複数のダミ
ーメモリセル（ダミーセル）ＤＣが設けられてる。この
ダミーセＤＣは、その１つが代表として示されいるよう
に、アドレス選択用のＭＯＳ Ｆ Ｅ ’Ｔ’ Ｑと情
報記憶用のキャパシタＣとにより構成される。このダミ
ーセルＤＣは、メモリセルと同じ設計条件のもとに形成
される。上記アドレス選択用のＭＯ３ＦＥＴＱのゲート
は、ダミーワード線ＤＷＬに接続される。このダミーワ
ード線ＤＷＬは、例えば、ソート線選択タイミング信号
φＸに基づいて選択状態にされることによって、そのア
クセスの毎に接地電位Ｌ・ベルがキャパシタＣに書込ま
れる。
ーメモリセル（ダミーセル）ＤＣが設けられてる。この
ダミーセＤＣは、その１つが代表として示されいるよう
に、アドレス選択用のＭＯＳ Ｆ Ｅ ’Ｔ’ Ｑと情
報記憶用のキャパシタＣとにより構成される。このダミ
ーセルＤＣは、メモリセルと同じ設計条件のもとに形成
される。上記アドレス選択用のＭＯ３ＦＥＴＱのゲート
は、ダミーワード線ＤＷＬに接続される。このダミーワ
ード線ＤＷＬは、例えば、ソート線選択タイミング信号
φＸに基づいて選択状態にされることによって、そのア
クセスの毎に接地電位Ｌ・ベルがキャパシタＣに書込ま
れる。
他のダミーセルｌ）Ｇも同様である。これらのダミーセ
ルは、特に制限され５ないが、メモリアレイＭ−Ａ Ｒ
Ｙの周辺部に適宜配置される。この理由は、メモリアレ
イＭ ’ Ａ ＲＹの周辺部では、他の回路の動作によ
って半導体基板に発生するキャリ−アの影響を受けて、
その情報保持時間が短くなるからである。
ルは、特に制限され５ないが、メモリアレイＭ−Ａ Ｒ
Ｙの周辺部に適宜配置される。この理由は、メモリアレ
イＭ ’ Ａ ＲＹの周辺部では、他の回路の動作によ
って半導体基板に発生するキャリ−アの影響を受けて、
その情報保持時間が短くなるからである。
上記ダミーセルｌ）ＣのキャパシタＣにおける情報レベ
ルは、それぞれ電圧比較回路ＶＣｔ〜■Ｃｎの非反転入
力端子（＋）に供給される。これらの電圧比較回路ＶＣ
１〜Ｖ に ｎの反転入力端子（−）には、それぞれ共
通に基準電圧Ｖ ｒｅｆが供給される。この基準電圧Ｖ
ｒｅｆは、上記キャパシタＣの記憶レベルがセンスアン
プＳＡによってハイそして、上記各電圧比較回路ＶＣＩ
−ＶＣｎの出力信号は、オア（ＯＲ）ゲート回路Ｇ１に
供給される。このＯＲゲート回路Ｇ１の出力信号は、特
に制限されないが、フリップフロップ回路ＦＦのセット
入力端子Ｓに供給される。そして、このフリップフロッ
プ回路ＦＦの出力信号Ｑは、一方においてアンド（ＡＮ
Ｄ）ゲート回路Ｇ２の制御信号として用いられる。また
、上記フリップフロップレクサＭＰＸの切り換え信号と
して用いられる。また、上記カウンタ回路Ｃ０ＮＴのオ
ーバーフロー信号は、上記フリップフロップ回路ＦＦの
リセット端子Ｒに供給される。
ルは、それぞれ電圧比較回路ＶＣｔ〜■Ｃｎの非反転入
力端子（＋）に供給される。これらの電圧比較回路ＶＣ
１〜Ｖ に ｎの反転入力端子（−）には、それぞれ共
通に基準電圧Ｖ ｒｅｆが供給される。この基準電圧Ｖ
ｒｅｆは、上記キャパシタＣの記憶レベルがセンスアン
プＳＡによってハイそして、上記各電圧比較回路ＶＣＩ
−ＶＣｎの出力信号は、オア（ＯＲ）ゲート回路Ｇ１に
供給される。このＯＲゲート回路Ｇ１の出力信号は、特
に制限されないが、フリップフロップ回路ＦＦのセット
入力端子Ｓに供給される。そして、このフリップフロッ
プ回路ＦＦの出力信号Ｑは、一方においてアンド（ＡＮ
Ｄ）ゲート回路Ｇ２の制御信号として用いられる。また
、上記フリップフロップレクサＭＰＸの切り換え信号と
して用いられる。また、上記カウンタ回路Ｃ０ＮＴのオ
ーバーフロー信号は、上記フリップフロップ回路ＦＦの
リセット端子Ｒに供給される。
次に、この実施例回路の動作を説明する。
リーク電流、温度によって発生する小数キャリア、α線
などによって上記タミーセルのうち、その記憶レベルが
ハイレベルに変化してハイレベルとし°Ｃ読み出されて
しまうようになる前に、電圧比較回路がこれを検出して
、その出力をハイレベル（論理″１”）にする。この検
出出力は、ＯＲゲート回路Ｇ１を通してフリップフロッ
プ回路ＦＦに供給され、フリップフロップ回路ＦＦをセ
ットして、その出力Ｑをハイレベルにする。これによっ
て、ＡＮＤゲート回路Ｇ２が開くので、上記発振回路Ｏ
８Ｃで形成したパルスがリフレッシュ用のカウン回路Ｃ
０ＮＴに供給される。これによってリフレッシュ用のア
ドレス信号ａＱ−ａ３が順次形成される。この動作に先
立って、上記フリップフロップ回路ＦＦの出力信号Ｑに
よってマルチプレクサＭＰＸは、上記カウンタ回路Ｃ０
ＮＴ側に切り換えられでいる。また、外部端子Ｂ５５Ｙ
をハイレベルにして書込み又は読み出しアクセスを禁止
するものである。
などによって上記タミーセルのうち、その記憶レベルが
ハイレベルに変化してハイレベルとし°Ｃ読み出されて
しまうようになる前に、電圧比較回路がこれを検出して
、その出力をハイレベル（論理″１”）にする。この検
出出力は、ＯＲゲート回路Ｇ１を通してフリップフロッ
プ回路ＦＦに供給され、フリップフロップ回路ＦＦをセ
ットして、その出力Ｑをハイレベルにする。これによっ
て、ＡＮＤゲート回路Ｇ２が開くので、上記発振回路Ｏ
８Ｃで形成したパルスがリフレッシュ用のカウン回路Ｃ
０ＮＴに供給される。これによってリフレッシュ用のア
ドレス信号ａＱ−ａ３が順次形成される。この動作に先
立って、上記フリップフロップ回路ＦＦの出力信号Ｑに
よってマルチプレクサＭＰＸは、上記カウンタ回路Ｃ０
ＮＴ側に切り換えられでいる。また、外部端子Ｂ５５Ｙ
をハイレベルにして書込み又は読み出しアクセスを禁止
するものである。
上記リフレッシュ動作によって上記ダミーセルの内容が
リフレッシュされてもフリップフロップ回路ＦＦがセン
トされたままであるので、上記カウンタ回路Ｃ０ＮＴが
１回りして全メモリセルへのりフレッシュを継続する。
リフレッシュされてもフリップフロップ回路ＦＦがセン
トされたままであるので、上記カウンタ回路Ｃ０ＮＴが
１回りして全メモリセルへのりフレッシュを継続する。
そして、そのオーバーフロー信号によって上記フリップ
フロップ回路ＦＦがリセフトされるので、もとのデータ
保持状態にｆｉ帰するととに、外部端子Ｂ５５Ｙをロウ
レベルにして外部からのアクセスを受け付ける。
フロップ回路ＦＦがリセフトされるので、もとのデータ
保持状態にｆｉ帰するととに、外部端子Ｂ５５Ｙをロウ
レベルにして外部からのアクセスを受け付ける。
ｆｌｌメそりセルと同じ構成のダミーセルの情報レベル
をモニターすることによって、最適タイミングで自動リ
フレッシュを行うことができる。これによっζ、無駄７
よリフレッシュ動作を防止できるがら、低消費電力化を
図ることができるという効果がｆｉられる。
をモニターすることによって、最適タイミングで自動リ
フレッシュを行うことができる。これによっζ、無駄７
よリフレッシュ動作を防止できるがら、低消費電力化を
図ることができるという効果がｆｉられる。
（２）外部からのリフレッシュ制御信号を必要としない
ので、完全自動リフレッシュ動作を実現することができ
るという効果が得られる。
ので、完全自動リフレッシュ動作を実現することができ
るという効果が得られる。
（３）上記（１）及び（２）により、ハツチリーバツク
アンプに適したものとすることができるという効果が得
られる。
アンプに適したものとすることができるという効果が得
られる。
（４）情報保持条件の悪い位置に配置されたメモリセル
の情報レベルを間接的にモニターしているので、信頼性
の高い自動リフレッシュ動作を行わせることができると
いう効果が得られる。
の情報レベルを間接的にモニターしているので、信頼性
の高い自動リフレッシュ動作を行わせることができると
いう効果が得られる。
（５）リーク電流などによって生じるダミーセルの保持
電圧の変化をモニターして、リフレッシュタイミングを
規定しているため、ｍ度変化の激しい条件で使用しても
、その温度に適したタイミングでリフレッシュが行われ
るようにすることが可能である。これ（、：′より、無
駄なりフレッシュ動作が行われるのを防止して、低消費
電力化を図ることができるという効果が得られる、。
電圧の変化をモニターして、リフレッシュタイミングを
規定しているため、ｍ度変化の激しい条件で使用しても
、その温度に適したタイミングでリフレッシュが行われ
るようにすることが可能である。これ（、：′より、無
駄なりフレッシュ動作が行われるのを防止して、低消費
電力化を図ることができるという効果が得られる、。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうま］でもない。例えば、外部端子Ｂ
５５Ｙを利用して、り１部からも上記リフレ・、・シュ
動作を起動さＵ゛るようにするものであってもよい。ま
た、ダイナミック型ＲＡＭは、データ線へのプリチャー
シレー・ルを電源電圧レベルとするとともに、ダミーセ
ルを用いて読み出し用の基準電圧を形成するものであっ
てもよい。また、ダイナミック型ＲＡ Ｍの周辺回路の
構成ば、種々の変形を採ることができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうま］でもない。例えば、外部端子Ｂ
５５Ｙを利用して、り１部からも上記リフレ・、・シュ
動作を起動さＵ゛るようにするものであってもよい。ま
た、ダイナミック型ＲＡＭは、データ線へのプリチャー
シレー・ルを電源電圧レベルとするとともに、ダミーセ
ルを用いて読み出し用の基準電圧を形成するものであっ
てもよい。また、ダイナミック型ＲＡ Ｍの周辺回路の
構成ば、種々の変形を採ることができる。
この発明は、リフレッシュ動１’？を必要と才るダイナ
ミック型ＲＡＭに広く利用できる。
ミック型ＲＡＭに広く利用できる。
第１図は、この発明の−・実施例を示すのフロック図。
第２図は、その自動リフレッシュ回路の一実鳥例を示す
回路図である。 Ｍ −Ａ ＲＹ・・メモリアレイ、Ｐｃ１・・プリチャ
ージ回路、ＳＡ・・センス７７グ、Ｒ−ＡＤＢ・・ロウ
ア］ルスバッ７７．Ｃ−３Ｗ・ カラムスイ、す、Ｃ−
ＡＤＢ・・カラム′ｒトレスバッファ、ＲＩ）ＣＲ・・
ロウアドレスデコーダ、Ｃ−Ｄ Ｃ”） Ｒ・・カラム
′ｒドレスデコーダ、Ｐｃ２・・ブリチ中−ジ回路、Ｍ
Ａ−−メインγンフ゛、ＲＥａ、ＣピＧ・・エッジトり
刀回路、］”Ｇ’・・夕、イミング発生回路、ＲＥＦ・
・自動リフレッシュ回路、、ＤＯＢ・・データ出力バン
ファ、ＤＩＢ・・データ入カバソファ、ＭＰＸ・・マル
チプレクサ、ＤＣ・・ダミーセル、ｖｃｉ〜ＶＣｎ・・
電圧比較回路、ＦＦ・・フリソブフＵンプ回路、Ｇ１・
・ＯＲゲート回路、Ｇ２・・Ａ Ｎ Ｄゲート回路 第 １ 図 第 ２ 図
回路図である。 Ｍ −Ａ ＲＹ・・メモリアレイ、Ｐｃ１・・プリチャ
ージ回路、ＳＡ・・センス７７グ、Ｒ−ＡＤＢ・・ロウ
ア］ルスバッ７７．Ｃ−３Ｗ・ カラムスイ、す、Ｃ−
ＡＤＢ・・カラム′ｒトレスバッファ、ＲＩ）ＣＲ・・
ロウアドレスデコーダ、Ｃ−Ｄ Ｃ”） Ｒ・・カラム
′ｒドレスデコーダ、Ｐｃ２・・ブリチ中−ジ回路、Ｍ
Ａ−−メインγンフ゛、ＲＥａ、ＣピＧ・・エッジトり
刀回路、］”Ｇ’・・夕、イミング発生回路、ＲＥＦ・
・自動リフレッシュ回路、、ＤＯＢ・・データ出力バン
ファ、ＤＩＢ・・データ入カバソファ、ＭＰＸ・・マル
チプレクサ、ＤＣ・・ダミーセル、ｖｃｉ〜ＶＣｎ・・
電圧比較回路、ＦＦ・・フリソブフＵンプ回路、Ｇ１・
・ＯＲゲート回路、Ｇ２・・Ａ Ｎ Ｄゲート回路 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、書込み又は読み出し動作に同期してプリチャージさ
れる複数のダｒ−セルと、これらのダミーセルの記憶情
報レベルと所定の読み出し基準電圧とをそれぞれ比較し
て、上記記憶情報レベルが基準電圧に対して反転したこ
とを検出する複数の電圧比較回路と、これらの電圧比較
回路の検出出力を受番ノて、いずれかの検出出力によっ
て内蔵の自動リフレッシュ回路を起動さ−Ｌるとともに
外部からのアクセスを禁止する論理回路とを含むことを
特徴とするダイナミック型ＲＡ Ｍ。 ２、上記ダミーセルは、メモリアレイの周辺部に設りら
れるものであることを特徴とする特許開求の範囲第１項
記載のダイナミック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190769A JPS6083293A (ja) | 1983-10-14 | 1983-10-14 | ダイナミツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190769A JPS6083293A (ja) | 1983-10-14 | 1983-10-14 | ダイナミツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083293A true JPS6083293A (ja) | 1985-05-11 |
| JPH0459714B2 JPH0459714B2 (ja) | 1992-09-24 |
Family
ID=16263412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190769A Granted JPS6083293A (ja) | 1983-10-14 | 1983-10-14 | ダイナミツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083293A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62125594A (ja) * | 1985-11-26 | 1987-06-06 | Toshiba Corp | リフレツシユ制御回路 |
| JPS62154293A (ja) * | 1985-12-26 | 1987-07-09 | Casio Comput Co Ltd | 半導体記憶装置 |
| JPS62177793A (ja) * | 1986-01-31 | 1987-08-04 | Sony Corp | ダイナミツクランダムアクセスメモリ |
| EP0267052A2 (en) * | 1986-11-07 | 1988-05-11 | Fujitsu Limited | Semiconductor memory device carrying out a self-refresh operation |
| JPH04252490A (ja) * | 1991-01-28 | 1992-09-08 | Nec Corp | 半導体記憶装置のリフレッシュ回路 |
| JPH04344387A (ja) * | 1991-05-16 | 1992-11-30 | Samsung Electron Co Ltd | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 |
| US5272676A (en) * | 1990-11-20 | 1993-12-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310936A (en) * | 1976-07-19 | 1978-01-31 | Hitachi Ltd | Memory and its applying method |
| JPS5363938A (en) * | 1976-11-19 | 1978-06-07 | Hitachi Ltd | Dynamic memory unit |
| JPS5391638A (en) * | 1977-01-24 | 1978-08-11 | Nec Corp | Semiconductor temporal memory unit |
| JPS5956291A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | Ｍｏｓ記憶装置 |
-
1983
- 1983-10-14 JP JP58190769A patent/JPS6083293A/ja active Granted
Patent Citations (4)
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| WO1998018130A1 (en) * | 1996-10-22 | 1998-04-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| US5890198A (en) * | 1996-10-22 | 1999-03-30 | Micron Technology, Inc. | Intelligent refresh controller for dynamic memory devices |
| WO2005124786A1 (ja) * | 2004-06-22 | 2005-12-29 | Fujitsu Limited | 半導体メモリ |
| US7580303B2 (en) | 2004-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor memory having a precharge voltage generation circuit for reducing power consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0459714B2 (ja) | 1992-09-24 |
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