JPH0350358B2 - - Google Patents
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- JPH0350358B2 JPH0350358B2 JP57149329A JP14932982A JPH0350358B2 JP H0350358 B2 JPH0350358 B2 JP H0350358B2 JP 57149329 A JP57149329 A JP 57149329A JP 14932982 A JP14932982 A JP 14932982A JP H0350358 B2 JPH0350358 B2 JP H0350358B2
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- mos
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Description
【発明の詳細な説明】
この発明は、MOS（金属絶縁物半導体）記憶装
置に関する。
置に関する。
ダイナミツク型メモリセルは、情報を電荷の形
態で記憶するキヤパシタとアドレス選択用の絶縁
ゲート型電界効果トランジスタ（以下、
MOSFET又はMOSトランジスタと称する。）と
によつて構成される。
態で記憶するキヤパシタとアドレス選択用の絶縁
ゲート型電界効果トランジスタ（以下、
MOSFET又はMOSトランジスタと称する。）と
によつて構成される。
半導体基板上において形成されたメモリセルに
おいては、上記キヤパシタに蓄積された電荷が、
リーク電流等によつて時間とともに減少してしま
う。このため、常にメモリセルに正確な情報を記
憶させておくためには、メモリセルに記憶されて
いる情報を、その情報が失われる前に読み出し
て、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレツシユ動作を行う必要があ
る。例えば、64Kビツトのダイナミツク型RAM
（ランダム・アクセス・メモリ）におけるメモリ
セルのリフレツシユは、『電子技術』誌のvo123、
No.３のpp30〜33に示されている自動リフレツシ
ユ機能によつて行われていた。
おいては、上記キヤパシタに蓄積された電荷が、
リーク電流等によつて時間とともに減少してしま
う。このため、常にメモリセルに正確な情報を記
憶させておくためには、メモリセルに記憶されて
いる情報を、その情報が失われる前に読み出し
て、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレツシユ動作を行う必要があ
る。例えば、64Kビツトのダイナミツク型RAM
（ランダム・アクセス・メモリ）におけるメモリ
セルのリフレツシユは、『電子技術』誌のvo123、
No.３のpp30〜33に示されている自動リフレツシ
ユ機能によつて行われていた。
すなわち、ダイナミツク型RAMに、リフレツ
シユ制御用の外部端子を設けて、この外部端子に
所定のレベルのリフレツシユ信号を印加す
ることにより、ダイナミツク型RAM内の複数の
メモリセルが自動的にリフレツシユされるように
していた。
シユ制御用の外部端子を設けて、この外部端子に
所定のレベルのリフレツシユ信号を印加す
ることにより、ダイナミツク型RAM内の複数の
メモリセルが自動的にリフレツシユされるように
していた。
ところで、メモリセルは、半導体集積回路技術
の進歩に伴つて小さく出来、例えば256Kビツト
の記憶容量のメモリアレイをつくることが可能と
なつてきている。この場合、32K×８ビツト（＝
256Kビツト）のMOS記憶装置を構成することを
考えたとき、アドレス信号が15ビツト、データ信
号が８ビツト、チツプ選択信号が１ビツト、リフ
レツシユ信号が１ビツト、ライトイネーブル信号
が１ビツト及び電源端子に２ビン必要になり全体
で28本の外部端子が必要になるものである。
の進歩に伴つて小さく出来、例えば256Kビツト
の記憶容量のメモリアレイをつくることが可能と
なつてきている。この場合、32K×８ビツト（＝
256Kビツト）のMOS記憶装置を構成することを
考えたとき、アドレス信号が15ビツト、データ信
号が８ビツト、チツプ選択信号が１ビツト、リフ
レツシユ信号が１ビツト、ライトイネーブル信号
が１ビツト及び電源端子に２ビン必要になり全体
で28本の外部端子が必要になるものである。
したがつて、従来のダイナミツク型RAMにお
ける外部アドレス信号に従つて行われるRASオ
ンリーリフレツシユのような機能を付加しようと
すると、チツプ選択信号により外部アドレス信号
を取り込んで読み出し状態にしなければならな
い。しかし、このままでは、複数のMOS記憶装
置間で読み出しデータ信号が競合してしまう。こ
の競合を防止するため、各MOS記憶装置のデー
タ信号端子をハイインピーダンスとする新な制御
信号端子が必要になるので、28ビンの標準パツケ
ージに実装することが不可能になつてしまつて、
MOS記憶装置の価格が上がつてしまう。
ける外部アドレス信号に従つて行われるRASオ
ンリーリフレツシユのような機能を付加しようと
すると、チツプ選択信号により外部アドレス信号
を取り込んで読み出し状態にしなければならな
い。しかし、このままでは、複数のMOS記憶装
置間で読み出しデータ信号が競合してしまう。こ
の競合を防止するため、各MOS記憶装置のデー
タ信号端子をハイインピーダンスとする新な制御
信号端子が必要になるので、28ビンの標準パツケ
ージに実装することが不可能になつてしまつて、
MOS記憶装置の価格が上がつてしまう。
この発明の目的は、外部端子数を増やすことな
くメモリセルのリフレツシユ機能を充実させた
MOS記憶装置を提供することにある。
くメモリセルのリフレツシユ機能を充実させた
MOS記憶装置を提供することにある。
この発明の他の目的は、以下の説明及び図面か
ら明かになるであろう。
ら明かになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第１図には、この発明の一実施例のブロツク図
が示されている。
が示されている。
同図において、点線で囲まれた各回路ブロツク
は、公知の半導体集積回路の製造技術によつて、
シリコンのような１個の半導体基板上において形
成され、例えば、端子Ｄ０〜Ｄ７，Ａ０〜Ａ１
４，，，／OE及びVCC，VSSは、そ
の外部端子とされ、端子VCC，VSSに図示示しな
い適当な外部電源装置から給電が行われる。
は、公知の半導体集積回路の製造技術によつて、
シリコンのような１個の半導体基板上において形
成され、例えば、端子Ｄ０〜Ｄ７，Ａ０〜Ａ１
４，，，／OE及びVCC，VSSは、そ
の外部端子とされ、端子VCC，VSSに図示示しな
い適当な外部電源装置から給電が行われる。
回路記号Ｍ−ARYで示されているのは、メモ
リアレイであり、公知の1MOS型メモリセルがマ
トリツクス状に配置されている。この実施例で
は、特に制限されないが、上記メモリセルは一対
の平行に配置された相補データ線Ｄ，に、その
入出力ノードが結合された２交点方式で配置され
る。
リアレイであり、公知の1MOS型メモリセルがマ
トリツクス状に配置されている。この実施例で
は、特に制限されないが、上記メモリセルは一対
の平行に配置された相補データ線Ｄ，に、その
入出力ノードが結合された２交点方式で配置され
る。
回路記号PC１で示されているのは、データ線
プリチヤージ回路であり、プリチヤージパルス
φpc１を受けて、相補データ線Ｄ，を短絡して、
この相補データ線Ｄ，をVCC／２にプリチヤー
ジするMOSFETにより構成される。
プリチヤージ回路であり、プリチヤージパルス
φpc１を受けて、相補データ線Ｄ，を短絡して、
この相補データ線Ｄ，をVCC／２にプリチヤー
ジするMOSFETにより構成される。
回路記号SAで示されているのは、センスアン
プであり、特に制限されないが、電源電圧VCCと
回路の接地電位VSSにそれぞれパワースイツチ
MOSFETが設けられたCMOS（相補型MOS）ラ
ツチ回路で構成され、その一対の入出力ノード
は、上記相補データ線Ｄ，に結合されている。
タイミングパルスφpaは、上記パワースイツチ
MOSFETを制御するためのものである。パワー
スイツチMOSFETは、プリチヤージ直前にオフ
にされる。このため、相補データ線Ｄ，はフロ
ーテイング状態でVCC，VSSレベルを保持する。
そして、上記プリチヤージMOSFETがオン状態
にされることにより、相補データ線Ｄ，が
VCC／２にプリチヤージされる。
プであり、特に制限されないが、電源電圧VCCと
回路の接地電位VSSにそれぞれパワースイツチ
MOSFETが設けられたCMOS（相補型MOS）ラ
ツチ回路で構成され、その一対の入出力ノード
は、上記相補データ線Ｄ，に結合されている。
タイミングパルスφpaは、上記パワースイツチ
MOSFETを制御するためのものである。パワー
スイツチMOSFETは、プリチヤージ直前にオフ
にされる。このため、相補データ線Ｄ，はフロ
ーテイング状態でVCC，VSSレベルを保持する。
そして、上記プリチヤージMOSFETがオン状態
にされることにより、相補データ線Ｄ，が
VCC／２にプリチヤージされる。
回路記号Ｃ−SWで示されているのは、カラム
スイツチであり、カラム選択信号に従つて、選択
された相補データ線を共通相補データ線に結合さ
せる。
スイツチであり、カラム選択信号に従つて、選択
された相補データ線を共通相補データ線に結合さ
せる。
回路記号Ｒ−ADBで示されるているのは、ロ
ウアドレスバツフアであり、外部端子Ａ０〜Ａ８
からの外部アドレス信号を受けて、内部相補アド
レス信号ａ０，０〜ａ８，８を形成する。
ウアドレスバツフアであり、外部端子Ａ０〜Ａ８
からの外部アドレス信号を受けて、内部相補アド
レス信号ａ０，０〜ａ８，８を形成する。
回路信号Ｃ−ADBで示されているのは、カラ
ムアドレスバツフアであり、外部端子Ａ９〜Ａ１
４からの外部アドレス信号を受けて、内部相補ア
ドレス信号ａ９，９〜ａ１４，１４を形成す
る。
ムアドレスバツフアであり、外部端子Ａ９〜Ａ１
４からの外部アドレス信号を受けて、内部相補ア
ドレス信号ａ９，９〜ａ１４，１４を形成す
る。
回路記号Ｒ−DCRで示されているのは、ロウ
アドレスデコーダであり、後述するマルチプレク
サMPXを介した内部相補アドレス信号ａ０，
０〜ａ８，８を受けて、Ｍ−ARYのワード線
選択信号を形成する。このワード線選択信号は、
ワード線選択タイミング信号φxに同期して、Ｍ
−ARYに伝えられる。
アドレスデコーダであり、後述するマルチプレク
サMPXを介した内部相補アドレス信号ａ０，
０〜ａ８，８を受けて、Ｍ−ARYのワード線
選択信号を形成する。このワード線選択信号は、
ワード線選択タイミング信号φxに同期して、Ｍ
−ARYに伝えられる。
回路記号Ｃ−DCRで示されているのは、カラ
ムアドレスデコーダであり、内部相補アドレス信
号ａ９，９〜ａ１４，１４を受けて、Ｍ−
ARYのデータ線選択信号を形成する。このデー
タ線選択信号は、データ線選択タイミング信号
φyに同期して、カラムスイツチＣ−SWに伝えら
れる。
ムアドレスデコーダであり、内部相補アドレス信
号ａ９，９〜ａ１４，１４を受けて、Ｍ−
ARYのデータ線選択信号を形成する。このデー
タ線選択信号は、データ線選択タイミング信号
φyに同期して、カラムスイツチＣ−SWに伝えら
れる。
回路記号PC２で示されているのは、共通相補
データ線のプリチヤージ回路であり、特に制限さ
れないが、上記プリチヤージ回路PC１と同様な
回路構成とされている。すなわち、プリチヤージ
パルスφpc２を受けて共通相補データ線を短絡す
るMOSFETにより構成されている。
データ線のプリチヤージ回路であり、特に制限さ
れないが、上記プリチヤージ回路PC１と同様な
回路構成とされている。すなわち、プリチヤージ
パルスφpc２を受けて共通相補データ線を短絡す
るMOSFETにより構成されている。
回路記号MAで示されているのは、メインアン
プであり、上記センスアンプと同様な回路構成と
される。タイミングパルスφnaは、そのパワース
イツチMOSFETを制御するためのものである。
プであり、上記センスアンプと同様な回路構成と
される。タイミングパルスφnaは、そのパワース
イツチMOSFETを制御するためのものである。
回路記号DOBで示されているのは、データ出
力バツフアであり、読み出しタイミングパルス
ｒｗにより、MAからの読み出しデータを外部端子
Ｄ０〜Ｄ７にそれぞれ送出する。なお、書込み時
には、読み出しタイミングパルスrwによりこの
DOBは、不動作（出力ハイインピーダンス）に
される。
力バツフアであり、読み出しタイミングパルス
ｒｗにより、MAからの読み出しデータを外部端子
Ｄ０〜Ｄ７にそれぞれ送出する。なお、書込み時
には、読み出しタイミングパルスrwによりこの
DOBは、不動作（出力ハイインピーダンス）に
される。
回路記号DIBで示されているのは、データ入力
バツフアであり、書込みタイミングパルスrwに
より、外部端子Ｄ０〜Ｄ７からの書込みデータを
共通相補データ線に伝える。なお、読み出し時に
は、書込みタイミングパルスrwによりDOBは、
不動作にされる。
バツフアであり、書込みタイミングパルスrwに
より、外部端子Ｄ０〜Ｄ７からの書込みデータを
共通相補データ線に伝える。なお、読み出し時に
は、書込みタイミングパルスrwによりDOBは、
不動作にされる。
上記各種タイミング信号は、次の各回路ブロツ
クにより形成される。
クにより形成される。
回路記号REGで示されているのは、特に制限
されないが、アドレス信号ａ０〜ａ８（又は０
〜８）を受けて、その立ち上がり又は立ち下が
りのエツジを検出するエツジトリガ回路である。
されないが、アドレス信号ａ０〜ａ８（又は０
〜８）を受けて、その立ち上がり又は立ち下が
りのエツジを検出するエツジトリガ回路である。
回路記号CEGで示されしいるのは、特制限さ
れないが、アドレス信号ａ９〜ａ１４（又は９
〜１４）を受けて、その立ち上がり又は立ち下
がりのエツジを検出するエツジトリガ回路であ
る。これらのエツジトリガ回路は、特に制限され
ないが、アドレス信号ａ０〜ａ８、アドレス信号
ａ９〜ａ１４と、その遅延信号とをそれぞれ受け
る排他的論理和回路と、その出力信号を受ける論
理和回路とにより構成され、いずれかのアドレス
信号ａ０〜ａ８、アドレス信号Ａ９〜ａ１４の変
化タイミングに同期したエツジ検出パルスφr，φc
をそれぞれ形成する。
れないが、アドレス信号ａ９〜ａ１４（又は９
〜１４）を受けて、その立ち上がり又は立ち下
がりのエツジを検出するエツジトリガ回路であ
る。これらのエツジトリガ回路は、特に制限され
ないが、アドレス信号ａ０〜ａ８、アドレス信号
ａ９〜ａ１４と、その遅延信号とをそれぞれ受け
る排他的論理和回路と、その出力信号を受ける論
理和回路とにより構成され、いずれかのアドレス
信号ａ０〜ａ８、アドレス信号Ａ９〜ａ１４の変
化タイミングに同期したエツジ検出パルスφr，φc
をそれぞれ形成する。
回路記号TGで示されているのは、タイミング
発生回路であり、上記代表として示された主要な
タイミング信号等を形成する。このタイミング発
生回路は、エツジ検出パルスφr，φcの他、外部端
子からのライトイネーブル信号、チツプ選択
信号を受けて、上記一連のタイミングパルス
を形成する。
発生回路であり、上記代表として示された主要な
タイミング信号等を形成する。このタイミング発
生回路は、エツジ検出パルスφr，φcの他、外部端
子からのライトイネーブル信号、チツプ選択
信号を受けて、上記一連のタイミングパルス
を形成する。
回路記号REFで示されているのは、リフレツ
シユ回路であり、リフレツシユアドレスカウン
タ、タイマー等を含んでおり、外部端子からのリ
フレツシユ信号をロウレベルにすることに
より起動される。すなわち、チツプ選択信号
がハイレベルのときにリフレツシユ信号を
ロウレベルにするとMPXを切り換えて、内蔵の
リフレツシユアドレスカウンタからの内部アドレ
ス信号をＲ−DCRに伝えて一本のワード線選択
によるリフレツシユ動作（オートリフレツシユ）
を行う。また、リフレツシユ信号をロウレ
ベルにしつづけるとタイマーが作動して、一定時
間毎にリフレツシユアドレスカウンタが歩進させ
られて、この間連続的なリフレツシユ動作（セル
フリフレツシユ）を行う。このような自動リフレ
ツシユ機能は、前述のように公知であるので詳細
な説明を省略する。
シユ回路であり、リフレツシユアドレスカウン
タ、タイマー等を含んでおり、外部端子からのリ
フレツシユ信号をロウレベルにすることに
より起動される。すなわち、チツプ選択信号
がハイレベルのときにリフレツシユ信号を
ロウレベルにするとMPXを切り換えて、内蔵の
リフレツシユアドレスカウンタからの内部アドレ
ス信号をＲ−DCRに伝えて一本のワード線選択
によるリフレツシユ動作（オートリフレツシユ）
を行う。また、リフレツシユ信号をロウレ
ベルにしつづけるとタイマーが作動して、一定時
間毎にリフレツシユアドレスカウンタが歩進させ
られて、この間連続的なリフレツシユ動作（セル
フリフレツシユ）を行う。このような自動リフレ
ツシユ機能は、前述のように公知であるので詳細
な説明を省略する。
この実施例では、ダイナミツク型メモリセルの
リフレツシユ機能を充実させるため、次の回路が
設けられる。
リフレツシユ機能を充実させるため、次の回路が
設けられる。
回路記号LOGで示されているのは、組合せ論
理回路であり、上記外部端子からの信号，
CSとを受け、これらの信号，がともに
ロウレベルのとき、上記DOBの出力をハイイン
ピーダンスにするタイミング信号φhzを形成する。
これにより、チツプ選択信号がロウレベルの
読み出し動作モードにおいて、リフレツシユ信号
RESHをロウレベルとすることによりDOBの出
力をハイインピーダンスにすることができる。
理回路であり、上記外部端子からの信号，
CSとを受け、これらの信号，がともに
ロウレベルのとき、上記DOBの出力をハイイン
ピーダンスにするタイミング信号φhzを形成する。
これにより、チツプ選択信号がロウレベルの
読み出し動作モードにおいて、リフレツシユ信号
RESHをロウレベルとすることによりDOBの出
力をハイインピーダンスにすることができる。
つまり、リフレツシユ信号をアウトプツ
トイネーブル信号OEとして使うことができる。
言い換えるならば、／OE端子を、このと
きは、アウトプツトイネーブル端子OEとして使
うことができる。
トイネーブル信号OEとして使うことができる。
言い換えるならば、／OE端子を、このと
きは、アウトプツトイネーブル端子OEとして使
うことができる。
第２図には、この実施例のMOS記憶装置によ
り構成されたメモリシステムの概略ブロツク図が
示されている。
り構成されたメモリシステムの概略ブロツク図が
示されている。
上記MOS記憶装置IC００〜ICmnがマトリツク
ス状に配置され、その外部端子Ｄ０〜Ｄ７は、そ
れぞれ対応したデータバスに共通接続される。こ
のデータバスには、双方向バスドライバーDBD
が設けられており、特に制限されないが、コンピ
ユータシステム等のデータ処理装置とのデータ授
受を行う。
ス状に配置され、その外部端子Ｄ０〜Ｄ７は、そ
れぞれ対応したデータバスに共通接続される。こ
のデータバスには、双方向バスドライバーDBD
が設けられており、特に制限されないが、コンピ
ユータシステム等のデータ処理装置とのデータ授
受を行う。
また、そのアドレス端子には、それぞれ対応し
たアドレス信号が共通に印加される（図示せず）。
たアドレス信号が共通に印加される（図示せず）。
リフレツシユ制御信号、ライトイネーブ
ル信号も上記同様に各MOS記憶装置の対応
する端子に共通に印加される。
ル信号も上記同様に各MOS記憶装置の対応
する端子に共通に印加される。
なお、チツプ選択信号は、ｍ×ｎ通りのチ
ツプ選択信号CS００〜CSmnがシステムアドレ
スに従つて形成され、各MOS記憶装置IC００〜
ICmnに供給される。
ツプ選択信号CS００〜CSmnがシステムアドレ
スに従つて形成され、各MOS記憶装置IC００〜
ICmnに供給される。
第３図には、上記メモリシステムの概略動作の
一例のタイミング図が示されている。
一例のタイミング図が示されている。
チツプ選択信号がハイレベルのとき、リフ
レツシユ制御信号をロウレベルにすると、
各MOS記憶装置IC００〜ICmnは、それぞれ内部
で形成したアドレス信号に従つて上記オート又は
セルフリフレツシユ動作（REF）を行う。
レツシユ制御信号をロウレベルにすると、
各MOS記憶装置IC００〜ICmnは、それぞれ内部
で形成したアドレス信号に従つて上記オート又は
セルフリフレツシユ動作（REF）を行う。
また、リフレツシユ制御信号がハイレベ
ルのとき、チツプ選択信号をロウレベルにす
ると、そのチツプ選択信号がロウレベルにさ
れたMOS記憶装置について、書込み又は読み出
し動作（Ｒ／Ｗ）が行われる。
ルのとき、チツプ選択信号をロウレベルにす
ると、そのチツプ選択信号がロウレベルにさ
れたMOS記憶装置について、書込み又は読み出
し動作（Ｒ／Ｗ）が行われる。
さらに、チツプ選択信号をロウレベルにし
た状態でリフレツシユ制御信号／OEをロ
ウレベルにすると、各MOS記憶装置IC００〜
ICmnは、外部アドレス信号に従つて同時にリフ
レツシユ動作（REF）を行う。
た状態でリフレツシユ制御信号／OEをロ
ウレベルにすると、各MOS記憶装置IC００〜
ICmnは、外部アドレス信号に従つて同時にリフ
レツシユ動作（REF）を行う。
この実施例では、チツプ選択信号がロウレ
ベルの読み出し動作において、リフレツシユ制御
信号をロウレベルにすることにより、デー
タ出力バツフアDOBの出力をハイインピーダン
スにできるため、上記メモリシステムのように、
データ端子を共通化した場合においても、従来の
ダイナミツク型RAMにおけるRASオンリーリフ
レツシユ機能を持たせることができる。
ベルの読み出し動作において、リフレツシユ制御
信号をロウレベルにすることにより、デー
タ出力バツフアDOBの出力をハイインピーダン
スにできるため、上記メモリシステムのように、
データ端子を共通化した場合においても、従来の
ダイナミツク型RAMにおけるRASオンリーリフ
レツシユ機能を持たせることができる。
したがつて、上記RASオンリーリフレツシユ
制御機能を持つデータ処理システムでも簡単にこ
の実施例のMOS記憶装置を用いることができる。
制御機能を持つデータ処理システムでも簡単にこ
の実施例のMOS記憶装置を用いることができる。
また、そのために、この実施例のMOS記憶装
置は、特別な外部端子及び外部制御信号が不要で
あり、上記256KビツトRAMを28ビンの標準パツ
ケージに実装することができる。
置は、特別な外部端子及び外部制御信号が不要で
あり、上記256KビツトRAMを28ビンの標準パツ
ケージに実装することができる。
また、メモリアレイのプリチヤージ動作は、一
対の相補データ線、共通相補データ線を単に短絡
させることにより、約VCC／２の中間レベルにす
るものであるので、従来のダイナミツク型RAM
のように、０ボルトからVCCレベルまでチヤージ
アツプするものに比べ、そのレベル変化量が小さ
く、プリチヤージMOSFETのゲート電圧を通常
の論理レベル（VCC）を用いても十分に非飽和状
態でオンさせることが出来るからプリチヤージ動
作を高速に、しかも低消費電力の下に行うことが
できる。
対の相補データ線、共通相補データ線を単に短絡
させることにより、約VCC／２の中間レベルにす
るものであるので、従来のダイナミツク型RAM
のように、０ボルトからVCCレベルまでチヤージ
アツプするものに比べ、そのレベル変化量が小さ
く、プリチヤージMOSFETのゲート電圧を通常
の論理レベル（VCC）を用いても十分に非飽和状
態でオンさせることが出来るからプリチヤージ動
作を高速に、しかも低消費電力の下に行うことが
できる。
そして、上記のように、プリチヤージレベルを
約VCC／２の中間レベルにするものであるので、
メモリセルの読み出し時においても、メモリセル
のスイツチMOSFETのゲート電圧（ワード線選
択電圧）として通常の論理レベル（VCC）を用い
ても十分に非飽和状態でオンさせることが出来る
から、従来のダイナミツク型RAMのようにブー
トストラツプ電圧を用いることなく、情報記憶キ
ヤパシタの全電荷の読み出しが可能となる。
約VCC／２の中間レベルにするものであるので、
メモリセルの読み出し時においても、メモリセル
のスイツチMOSFETのゲート電圧（ワード線選
択電圧）として通常の論理レベル（VCC）を用い
ても十分に非飽和状態でオンさせることが出来る
から、従来のダイナミツク型RAMのようにブー
トストラツプ電圧を用いることなく、情報記憶キ
ヤパシタの全電荷の読み出しが可能となる。
また、読み出し基準電圧は、メモリセルが選択
されない一方のデータ線のプリチヤージレベルを
利用しているので、従来のダイナミツク型RAM
のように読み出し基準電圧を形成するダミーセル
が不要になる。
されない一方のデータ線のプリチヤージレベルを
利用しているので、従来のダイナミツク型RAM
のように読み出し基準電圧を形成するダミーセル
が不要になる。
この発明は、前記実施例に限定されない。
メモリアレイの構成は、種々変形出来るもので
ある。メモリアレイの構成により、標準パツケー
ジのビン数に余裕がある場合でも外部端子を増加
させないから、その分だけ価格が下がり、制御信
号も少なくできる。
ある。メモリアレイの構成により、標準パツケー
ジのビン数に余裕がある場合でも外部端子を増加
させないから、その分だけ価格が下がり、制御信
号も少なくできる。
第１図は、この発明の一実施例を示すブロツク
図、第２図は、この発明の一実施例のMOS記憶
装置により構成されたメモリシステムの概略ブロ
ツク図、第３図は、その動作の一例を示すタイミ
ング図である。 Ｍ−ARY……メモリアレイ、PC１……プリチ
ヤージ回路、SA……センスアンプ、Ｒ−ADB…
…ロウアドレスバツフア、Ｃ−SW……カラムス
イツチ、Ｃ−ADB……カラムアドレスバツフア、
Ｒ−DCR……ロウアドレスデコーダ、Ｃ−DCR
……カラムアドレスデコーダ、PC２……プリチ
ヤージ回路、MA……メインアンプ、REG，
CEG……エツジトリガ回路、TG……タイミング
発生回路、REF……リフレツシユ回路、DOB…
…データ出力バツフア、DIB……データ入力バツ
フア、LOG……組合せ論理回路、IC００〜ICmn
……MOS記憶装置、DBD……双方向バスドライ
バ。
図、第２図は、この発明の一実施例のMOS記憶
装置により構成されたメモリシステムの概略ブロ
ツク図、第３図は、その動作の一例を示すタイミ
ング図である。 Ｍ−ARY……メモリアレイ、PC１……プリチ
ヤージ回路、SA……センスアンプ、Ｒ−ADB…
…ロウアドレスバツフア、Ｃ−SW……カラムス
イツチ、Ｃ−ADB……カラムアドレスバツフア、
Ｒ−DCR……ロウアドレスデコーダ、Ｃ−DCR
……カラムアドレスデコーダ、PC２……プリチ
ヤージ回路、MA……メインアンプ、REG，
CEG……エツジトリガ回路、TG……タイミング
発生回路、REF……リフレツシユ回路、DOB…
…データ出力バツフア、DIB……データ入力バツ
フア、LOG……組合せ論理回路、IC００〜ICmn
……MOS記憶装置、DBD……双方向バスドライ
バ。
Claims (1)
- 【特許請求の範囲】 １ チツプ選択信号に従つて外部アドレス信号を
取込む機能と、リフレツシユ信号に従い内部で形
成したアドレス信号に従いダイナミツク型メモリ
セルのセルフリレツシユ及び／又はオートリフレ
ツシユ動作を行う機能と、共通端子によりデータ
の授受を行う機能と、上記チツプ選択信号とリフ
レツシユ信号とを受ける組合せ論理回路により、
データ出力バツフアの出力をハイインピーダンス
状態として外部からのアドレス信号によりリフレ
ツシユ動作を行う機能とを含むことを特徴とする
MOS記憶装置。 ２ 上記MOS記憶装置は、アドレス信号の変化
タイミングを検出するエツジトリガ回路と、この
エツジ検出出力を受けて周辺回路の動作に必要な
一連のタイミングパルスを形成するタイミング発
生回路とを具備することを特徴とする特許請求の
範囲第１項記載のMOS記憶装置。 ３ 上記MOS記憶装置は、15ビツトのアドレス
信号を受け、８ビツトのデータを並列的に書込
み、読み出しを行うものであることを特徴とする
特許請求の範囲第１又は第２項記載のMOS記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149329A JPS5940394A (ja) | 1982-08-30 | 1982-08-30 | Ｍｏｓ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57149329A JPS5940394A (ja) | 1982-08-30 | 1982-08-30 | Ｍｏｓ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940394A JPS5940394A (ja) | 1984-03-06 |
| JPH0350358B2 true JPH0350358B2 (ja) | 1991-08-01 |
Family
ID=15472726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57149329A Granted JPS5940394A (ja) | 1982-08-30 | 1982-08-30 | Ｍｏｓ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940394A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787034B2 (ja) * | 1984-05-07 | 1995-09-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH0766660B2 (ja) * | 1985-03-25 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
| JPS6320798A (ja) * | 1986-07-14 | 1988-01-28 | Pfu Ltd | リフレツシユ自動切替制御方式 |
| JP2006155841A (ja) * | 2004-12-01 | 2006-06-15 | Nec Electronics Corp | 半導体記憶装置及びリフレッシュ制御方法 |
-
1982
- 1982-08-30 JP JP57149329A patent/JPS5940394A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940394A (ja) | 1984-03-06 |
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