JPH0787034B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0787034B2 JPH0787034B2 JP59089420A JP8942084A JPH0787034B2 JP H0787034 B2 JPH0787034 B2 JP H0787034B2 JP 59089420 A JP59089420 A JP 59089420A JP 8942084 A JP8942084 A JP 8942084A JP H0787034 B2 JPH0787034 B2 JP H0787034B2
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- refresh
- level
- control signal
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、自動リフレッシュ回路を内蔵したダイナミック型RA
M（ランダム・アクセス・メモリ）に利用して有効な技
術に関するものである。
ば、自動リフレッシュ回路を内蔵したダイナミック型RA
M（ランダム・アクセス・メモリ）に利用して有効な技
術に関するものである。
ダイナミック型RAMにおけるメモリセルは、情報を電荷
の形態で記憶する記憶用キャパシタとアドレス選択用の
MOSFETとによって構成される。半導体基板上において形
成されたメモリセルにおいては、上記キャパシタに蓄積
された電荷が、リーク電流等によって時間とともに減少
してしまう。このため、常にメモリセルに正確な情報を
記憶させておくためには、メモリセルに記憶されている
情報を、その情報が失われる前に読み出して、これを増
幅して再び同じメモリセルに書込む動作、いわゆるリフ
レッシュ動作を行う必要がある。例えば、64Kビットダ
イナミック型RAMにおけるメモリセルの自動リフレッシ
ュ方式として、「電子技術」誌のVol23、No3のpp30〜33
に示されている自動リフレッシュ回路が公知である。す
なわち、ダイナミック型RAMに、リフレッシュ制御用の
外部端子を設けて、この外部端子に所定にレベルのリフ
レッシュ制御信号▲▼を印加することにより、ダ
イナミック型RAM内の複数のメモリセルが自動的にリフ
レッシュされるオートリフレッシュ機能と、上記リフレ
ッシュ信号▲▼を所定のレベルにしつづけること
により内蔵のタイマー回路を作動させて、一定周期毎に
上記リフレッシュ動作を行うセルフリフレッシュ機能と
が設けられている。
の形態で記憶する記憶用キャパシタとアドレス選択用の
MOSFETとによって構成される。半導体基板上において形
成されたメモリセルにおいては、上記キャパシタに蓄積
された電荷が、リーク電流等によって時間とともに減少
してしまう。このため、常にメモリセルに正確な情報を
記憶させておくためには、メモリセルに記憶されている
情報を、その情報が失われる前に読み出して、これを増
幅して再び同じメモリセルに書込む動作、いわゆるリフ
レッシュ動作を行う必要がある。例えば、64Kビットダ
イナミック型RAMにおけるメモリセルの自動リフレッシ
ュ方式として、「電子技術」誌のVol23、No3のpp30〜33
に示されている自動リフレッシュ回路が公知である。す
なわち、ダイナミック型RAMに、リフレッシュ制御用の
外部端子を設けて、この外部端子に所定にレベルのリフ
レッシュ制御信号▲▼を印加することにより、ダ
イナミック型RAM内の複数のメモリセルが自動的にリフ
レッシュされるオートリフレッシュ機能と、上記リフレ
ッシュ信号▲▼を所定のレベルにしつづけること
により内蔵のタイマー回路を作動させて、一定周期毎に
上記リフレッシュ動作を行うセルフリフレッシュ機能と
が設けられている。
従来のリフレシュタイマーのサイクル時間は、例えば、
4ms/256サイクル等のようにほゞ一定の時間に設定され
るものである。ところが、リフレッシュ特性の良いダイ
ナミック型RAMにあっては、上記時間をもっと長くして
もその記憶情報の保持を行うことができるものである。
そこで、本願発明者は、その素子特性に従ってリフレッ
シュタイマーの時間を設定することを考えた。
4ms/256サイクル等のようにほゞ一定の時間に設定され
るものである。ところが、リフレッシュ特性の良いダイ
ナミック型RAMにあっては、上記時間をもっと長くして
もその記憶情報の保持を行うことができるものである。
そこで、本願発明者は、その素子特性に従ってリフレッ
シュタイマーの時間を設定することを考えた。
この発明の目的は、簡単な回路により、設定時間を可変
にするこのできるタイマー回路を含む半導体集積回路装
置を提供することにある。
にするこのできるタイマー回路を含む半導体集積回路装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、キ
ャパシタのディスチャージ電流を形成するMOSFETを直列
形態の複数のMOSFETにより構成するとともに、その接続
点と回路の接地電位点との間にプログラム素子によって
選択的に動作させられるディスチャージMOSFETを設ける
ことによって、その設定時間を可変にするものである。
を簡単に説明すれば、下記の通りである。すなわち、キ
ャパシタのディスチャージ電流を形成するMOSFETを直列
形態の複数のMOSFETにより構成するとともに、その接続
点と回路の接地電位点との間にプログラム素子によって
選択的に動作させられるディスチャージMOSFETを設ける
ことによって、その設定時間を可変にするものである。
第１図には、この発明をダイナミック型RAMに適用した
場合の一実施例の回路図が示されている。
場合の一実施例の回路図が示されている。
同図に示した実施例回路では、ｎチャンネルMOSFETを代
表とするIGFET（Insulated Gate Field Effect Transis
tor）を例にして説明する。
表とするIGFET（Insulated Gate Field Effect Transis
tor）を例にして説明する。
１ビットのメモリセルMCは、その代表として示されてい
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。
るように情報記憶キャパシタCsとアドレス選択用MOSFET
Qmとからなり、論理“1",“0"の情報はキャパシタCsに
電荷が有るか無いかの形で記憶される。
情報の読み出しは、MOSFETQmをオン状態にしてキャパシ
タCsを共通のデータ線DLにつなぎ、データ線DLの電位が
キャパシタCsに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。
タCsを共通のデータ線DLにつなぎ、データ線DLの電位が
キャパシタCsに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。
メモリセルMCを小さく形成し、かつ共通のデータ線DLに
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通デ
ータ線DLの浮遊容量Co（図示せず）との関係は、Cs/Co
の比が非常に小さな値になる。したがって、上記キャパ
シタCsに蓄積された電荷量によるデータ線DLの電位変化
は、非常に微少な信号となっている。
多くのメモリセルをつないで高集積大容量のメモリマト
リックスにしてあるため、上記キャパシタCsと、共通デ
ータ線DLの浮遊容量Co（図示せず）との関係は、Cs/Co
の比が非常に小さな値になる。したがって、上記キャパ
シタCsに蓄積された電荷量によるデータ線DLの電位変化
は、非常に微少な信号となっている。
このような微少な信号を検出するための基準としてダミ
ーセルDCが設けられている。このダミーセルDCは、その
キャパシタCdの容量値がメモリセルMCのキャパシタCsの
ほゞ半分であることを除き、メモリセルMCと同じ製造条
件、同じ設計定数で作られている。キャパシタCdは、ア
ドレッシングに先立って、MOSFETQd′によってリセット
される。
ーセルDCが設けられている。このダミーセルDCは、その
キャパシタCdの容量値がメモリセルMCのキャパシタCsの
ほゞ半分であることを除き、メモリセルMCと同じ製造条
件、同じ設計定数で作られている。キャパシタCdは、ア
ドレッシングに先立って、MOSFETQd′によってリセット
される。
上記のように、キャパシタCdは、キャパシタCsの約半分
の容量値に設定されているので、メモリセルMCからの読
み出し信号のほゞ半分に等しい基準電圧を形成すること
になる。
の容量値に設定されているので、メモリセルMCからの読
み出し信号のほゞ半分に等しい基準電圧を形成すること
になる。
同図においてSAは、上記アドレッシングにより生じるこ
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpa1,φpa2で決まるセンス期間に拡大す
るセンスアンプであり（その動作は後述する）、１対の
平行に配置された相補データ線DL,▲▼にその入出
力ノードが結合されている。相補データ線DL,▲▼
に結合されるメモリセルの数は、検出精度を上げるため
等しくされ、DL,▲▼のそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルMCは、１
本のワード線WLと相補対データ線の一方との間に結合さ
れる。各ワード線WLは双方のデータ線対と交差している
ので、ワード線WLに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対D
L,▲▼に等しく現れ、差動型のセンスアンプSAによ
って相殺される。上記アドレッシングにおいて、相補デ
ータ線対DL,▲▼の一方に結合されたメモリセルMC
が選択された場合、他方のデータ線には必ずダミーセル
DCが結合されるように一対のダミーワード線DWL,▲
▼の一方が選択される。
のような電位変化の差を、タイミング信号（センスアン
プ制御信号）φpa1,φpa2で決まるセンス期間に拡大す
るセンスアンプであり（その動作は後述する）、１対の
平行に配置された相補データ線DL,▲▼にその入出
力ノードが結合されている。相補データ線DL,▲▼
に結合されるメモリセルの数は、検出精度を上げるため
等しくされ、DL,▲▼のそれぞれに１個ずつのダミ
ーセルが結合されている。また、各メモリセルMCは、１
本のワード線WLと相補対データ線の一方との間に結合さ
れる。各ワード線WLは双方のデータ線対と交差している
ので、ワード線WLに生じる雑音成分が静電結合によりデ
ータ線にのっても、その雑音成分が双方のデータ線対D
L,▲▼に等しく現れ、差動型のセンスアンプSAによ
って相殺される。上記アドレッシングにおいて、相補デ
ータ線対DL,▲▼の一方に結合されたメモリセルMC
が選択された場合、他方のデータ線には必ずダミーセル
DCが結合されるように一対のダミーワード線DWL,▲
▼の一方が選択される。
上記センスアンプSAは、一対の交差結線されたMOSFETQ
1,Q2を有し、これらの正帰還作用により、相補データ線
DL,▲▼に現れた微少な信号を差動的に増幅する。
この正帰還動作は、２段回に分けておこなわれ比較的小
さいコンダクタンス特性にされたMOSFETQ7が比較的早い
タイミング信号φpa1によって導通し始めると同時に開
始され、アドレッシングによって相補データ線DL,▲
▼に与えられた電位差に基づき高い方のデータ線電位
は遅い速度で、低い方のそれは速い速度で共にその差が
広がりながら下降していく。この時、上記電圧差がある
程度大きくなったタイミングで比較的大きいコンダクタ
ンス特性にされたMOSFETQ8がタイミング信号φpa2によ
って導通するので、上記低い方のデータ線電位が急速に
低下する。このように２段階にわけてセンスアンプSAの
動作を行わせることによって、上記高い方の電位落ち込
みを防止する。
1,Q2を有し、これらの正帰還作用により、相補データ線
DL,▲▼に現れた微少な信号を差動的に増幅する。
この正帰還動作は、２段回に分けておこなわれ比較的小
さいコンダクタンス特性にされたMOSFETQ7が比較的早い
タイミング信号φpa1によって導通し始めると同時に開
始され、アドレッシングによって相補データ線DL,▲
▼に与えられた電位差に基づき高い方のデータ線電位
は遅い速度で、低い方のそれは速い速度で共にその差が
広がりながら下降していく。この時、上記電圧差がある
程度大きくなったタイミングで比較的大きいコンダクタ
ンス特性にされたMOSFETQ8がタイミング信号φpa2によ
って導通するので、上記低い方のデータ線電位が急速に
低下する。このように２段階にわけてセンスアンプSAの
動作を行わせることによって、上記高い方の電位落ち込
みを防止する。
こうして低い方の電位が交差結合MOSFETのしきい値電圧
以下に低下したとき正帰還動作が終了し、高い方の電位
の下降は電源電圧Ｖccより低く上記しきい値電圧により
高い電位に留まるとともに、低い方の電位は最終的に接
地電位（0V）に到達する。
以下に低下したとき正帰還動作が終了し、高い方の電位
の下降は電源電圧Ｖccより低く上記しきい値電圧により
高い電位に留まるとともに、低い方の電位は最終的に接
地電位（0V）に到達する。
上記のアドレッシングの際、一旦破壊されかかったメモ
リMC記憶情報は、このセンス動作によって得られたハイ
レベル若しくはロウレベルの電位をそのまま受け取るこ
とによって回復する。しかしながら前述のようにハイレ
ベルが電源電圧Ｖccに対して一定以上落ち込むと、何回
かの読み出し、再書込みを繰り返しているうちに論理
“0"として読み取られるところの誤動作が生じる。この
誤動作を防ぐために設けられるのがアクティブリストア
回路ARである。このアクティブリストア回路ARは、ロウ
レベルの信号に対して何ら影響を与えずハイレベルの信
号にのみ選択的に電源電圧Ｖccの電位にブートストする
働きがある。
リMC記憶情報は、このセンス動作によって得られたハイ
レベル若しくはロウレベルの電位をそのまま受け取るこ
とによって回復する。しかしながら前述のようにハイレ
ベルが電源電圧Ｖccに対して一定以上落ち込むと、何回
かの読み出し、再書込みを繰り返しているうちに論理
“0"として読み取られるところの誤動作が生じる。この
誤動作を防ぐために設けられるのがアクティブリストア
回路ARである。このアクティブリストア回路ARは、ロウ
レベルの信号に対して何ら影響を与えずハイレベルの信
号にのみ選択的に電源電圧Ｖccの電位にブートストする
働きがある。
同図において代表として示されているデータ線対DL,▲
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。
▼は、カラムスイッチCWを構成するMOSFETQ3,Q4を
介してコモン相補データ線対CDL,▲▼に接続され
る。他の代表として示されているデータ線対についても
同様なMOSFETQ5,Q6を介してコモン相補データ線対CDL,
▲▼に接続される。このコモン相補データ線対CD
L,▲▼には、出力アンプを含むデータ出力バッフ
ァDOBの入力端子とデータ入力バッファDIBの出力端子に
接続される。
ロウデコーダ及びカラムデコーダRC−DCRは、アドレス
バッファADBで形成された内部相補アドレス信号を受け
て、１本のワード線及びダミーワード線並びにカラムス
イッチ選択信号を形成してメモリセル及びダミーセルの
アドレッシングを行う。すなわち、ロウアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
arに同期して外部アドレス信号AX0〜AXiをアドレスバッ
ファADBに取込み、ロウデコーダＲ−DCRに伝えるととも
に、ワード線選択タイミング信号φｘにより所定のワー
ド線及びダミーワード線選択動作を行う。そして、カラ
ムアドレスストローブ信号▲▼により形成された
タイミング信号φacに同期して外部アドレス信号AY0〜A
YiをアドレスバッファADBに取込み、カラムデコーダＣ
−DCRに伝えるとともに、データ線選択タイミング信号
φｙによりデータ線の選択動作を行う。
バッファADBで形成された内部相補アドレス信号を受け
て、１本のワード線及びダミーワード線並びにカラムス
イッチ選択信号を形成してメモリセル及びダミーセルの
アドレッシングを行う。すなわち、ロウアドレスストロ
ーブ信号▲▼により形成されたタイミング信号φ
arに同期して外部アドレス信号AX0〜AXiをアドレスバッ
ファADBに取込み、ロウデコーダＲ−DCRに伝えるととも
に、ワード線選択タイミング信号φｘにより所定のワー
ド線及びダミーワード線選択動作を行う。そして、カラ
ムアドレスストローブ信号▲▼により形成された
タイミング信号φacに同期して外部アドレス信号AY0〜A
YiをアドレスバッファADBに取込み、カラムデコーダＣ
−DCRに伝えるとともに、データ線選択タイミング信号
φｙによりデータ線の選択動作を行う。
タイミング制御回路TCは、外部から供給されたアドレス
ストローブ信号▲▼，▲▼と、ライトイネ
ーブル信号▲▼とを受け、上記代表として示された
タイミング信号の他各種タイミング信号を形成する。
ストローブ信号▲▼，▲▼と、ライトイネ
ーブル信号▲▼とを受け、上記代表として示された
タイミング信号の他各種タイミング信号を形成する。
リフレッシュ制御回路REFCは、時に制限されないが、後
述するようなタイマー回路と、内部ロウアドレス信号ax
0〜axiを形成するカウンタ回路とを含んでおり、外部端
子から供給されるリフレッシュ信号▲▼により起
動される。
述するようなタイマー回路と、内部ロウアドレス信号ax
0〜axiを形成するカウンタ回路とを含んでおり、外部端
子から供給されるリフレッシュ信号▲▼により起
動される。
第２図には、上記リフレッシュ制御回路REFCの一実施例
の回路図が示されている。
の回路図が示されている。
タイマー回路TMは、次の各回路素子によって構成され
る。インバータ回路IV3によって形成された入力信号
１は、プリチャージMOSFETQ11のゲートに供給される。
このプリチャージMOSFETQ11は、キャパシタＣのプログ
ラム動作を行う。言い換えるならば、タイマー回路のリ
セット状態にさせるものである。
る。インバータ回路IV3によって形成された入力信号
１は、プリチャージMOSFETQ11のゲートに供給される。
このプリチャージMOSFETQ11は、キャパシタＣのプログ
ラム動作を行う。言い換えるならば、タイマー回路のリ
セット状態にさせるものである。
上記インバータ回路IV3の出力信号は、インバータ回路I
V4の入力端子に供給され、その反転信号が形成される。
このインバータ回路IV4の出力信号は、直列形態にされ
たディスチャージMOSFETQ12,Q13のゲートに共通に供給
される。また、タイマー時間を可変とするため、上記デ
ィスチャージMOSFETQ12,Q13の接続点と回路の接地電位
との間には、ディスチャージMOSFETQ14が設けられる。
そして、このMOSFETQ14のゲートには、特に制限されな
いが、ポリシリコン層によって構成されたヒューズ手段
Ｆにより定常的に電源電圧Ｖccが供給される。また、そ
のゲートと回路の接地電位点との間には、比較的大きな
抵抗値にされたプルダウン抵抗Ｒが設けられる。これに
よって、上記ヒューズ手段Ｆを溶断しない時には上記MO
SFETQ14はオン状態に、上記ヒューズ手段Ｆを溶断した
時には上記MOSFETQ14はオフ状態にされる。そして、上
記キャパシタＣのレベルは、インバータ回路IV1の入力
端子に供給され、このインバータ回路IV1のロジックス
レッショルド電圧によりハイレベル／ロウレベルの識別
が行われる。
V4の入力端子に供給され、その反転信号が形成される。
このインバータ回路IV4の出力信号は、直列形態にされ
たディスチャージMOSFETQ12,Q13のゲートに共通に供給
される。また、タイマー時間を可変とするため、上記デ
ィスチャージMOSFETQ12,Q13の接続点と回路の接地電位
との間には、ディスチャージMOSFETQ14が設けられる。
そして、このMOSFETQ14のゲートには、特に制限されな
いが、ポリシリコン層によって構成されたヒューズ手段
Ｆにより定常的に電源電圧Ｖccが供給される。また、そ
のゲートと回路の接地電位点との間には、比較的大きな
抵抗値にされたプルダウン抵抗Ｒが設けられる。これに
よって、上記ヒューズ手段Ｆを溶断しない時には上記MO
SFETQ14はオン状態に、上記ヒューズ手段Ｆを溶断した
時には上記MOSFETQ14はオフ状態にされる。そして、上
記キャパシタＣのレベルは、インバータ回路IV1の入力
端子に供給され、このインバータ回路IV1のロジックス
レッショルド電圧によりハイレベル／ロウレベルの識別
が行われる。
このようなタイマー回路TMは、後述するように、リフレ
ッシュ制御信号▲▼のレベルを監視してオート又
セルフリフレッシュ動作の動作モードの識別と、セルフ
リレッシュサイクルを決定する。
ッシュ制御信号▲▼のレベルを監視してオート又
セルフリフレッシュ動作の動作モードの識別と、セルフ
リレッシュサイクルを決定する。
回路記号のCONTで示されているのは、リフレッシュアド
レスカウンタであり、リフレッシュ用の内部相補アドレ
ス信号ax0〜axiを形成するものである。すなわち、外部
端子から供給されるリフレッシュ制御信号▲▼
は、NOR（ノア）ゲート回路G1の一方の入力に供給され
る。このNORゲート回路G1の他方の入力には、上記タイ
マー回路TMの出力信号φ３が供給される。そして、この
NORゲート回路G1の出力信号φ１は、一方においてタイ
マー回路TMの制御信号として供給され、他方において、
遅延回路DLとインバータ回路IV2を通して反転遅延され
る。この反転遅延信号と上記出力信号φ１とは、ANDゲ
ート回路G2に入力される。これによって、上記信号φ１
の立ち上がりに同期し、上記遅延回路DLで設定された時
間のパルス幅を持つパルスφ２が形成される。このパル
スφ２は、リフレッシュアドレスカウンタCONTに入力さ
れ、そのリフレシュアドレス歩進動作のために用いられ
る。
レスカウンタであり、リフレッシュ用の内部相補アドレ
ス信号ax0〜axiを形成するものである。すなわち、外部
端子から供給されるリフレッシュ制御信号▲▼
は、NOR（ノア）ゲート回路G1の一方の入力に供給され
る。このNORゲート回路G1の他方の入力には、上記タイ
マー回路TMの出力信号φ３が供給される。そして、この
NORゲート回路G1の出力信号φ１は、一方においてタイ
マー回路TMの制御信号として供給され、他方において、
遅延回路DLとインバータ回路IV2を通して反転遅延され
る。この反転遅延信号と上記出力信号φ１とは、ANDゲ
ート回路G2に入力される。これによって、上記信号φ１
の立ち上がりに同期し、上記遅延回路DLで設定された時
間のパルス幅を持つパルスφ２が形成される。このパル
スφ２は、リフレッシュアドレスカウンタCONTに入力さ
れ、そのリフレシュアドレス歩進動作のために用いられ
る。
この実施例のリフレッシュ制御回路REFCの動作を第３図
のタイミング図に従って説明する。
のタイミング図に従って説明する。
外部端子から供給されるリフレッシュ制御信号▲
▼がハイレベル（論理“1"）の時、NORゲート回路G1の
出力信号φ１がロウレベルになっている。これにより、
タイマー回路の入力信号は、インバータ回路IV3によっ
て反転されるので、入力信号１がハイレベルになっ
て、プリチャージMOSFETQQ11がオン状態になっいる。こ
れにより、キャパシタＣにはプリチャージがなされるの
で、インバータ回路IV1の出力信号（タイマー出力信
号）φ３がロウレベルになっている。
▼がハイレベル（論理“1"）の時、NORゲート回路G1の
出力信号φ１がロウレベルになっている。これにより、
タイマー回路の入力信号は、インバータ回路IV3によっ
て反転されるので、入力信号１がハイレベルになっ
て、プリチャージMOSFETQQ11がオン状態になっいる。こ
れにより、キャパシタＣにはプリチャージがなされるの
で、インバータ回路IV1の出力信号（タイマー出力信
号）φ３がロウレベルになっている。
次に、外部端子から供給されるリフレッシュ制御信号▲
▼がロウレベル（論理“0"）に変化すると、NOR
ゲート回路G1の出力信号φ１がハイレベルに変化する。
これにより、上述のようにリフレッシュアドレスカウン
タCONTの入力パルスφ２が形成される。また、タイマー
回路TMの入力信号１がロウレベルになるので、プリチ
ャージMOSFETQ11がオフ状態になり、ディスチャージMOS
FETQ12,Q13がオン状態になってキャパシタＣのディスチ
ャージ動作が開始される。上記外部端子から供給される
リフレッシュ制御信号▲▼がロウレベルのままな
らば、このキャパシタＣのディスチャージ動作によって
その蓄積レベルがインバータ回路IV1のロジックスレッ
ショルド以下になって、インバータ回路IV1の出力信号
φ３がハイレベルに変化する。これにより、NORゲート
回路G1の出力信号φ１が再びロウレベルに変化し、タイ
マー回路TMを上記プリチャージ状態にするので、上記出
力信号φ３がロウレベルに復旧する。これにより、NOR
ゲート回路G1の出力信号φ１がハイレベルに変化するの
で、一方において上記同様に上記パルスφ２が形成さ
れ、他方において再びタイマー回路TMに起動がかけられ
る。以上の動作を上記リフレッシュ制御信号▲▼
がロウレベルであり続ける間行われるものである。
▼がロウレベル（論理“0"）に変化すると、NOR
ゲート回路G1の出力信号φ１がハイレベルに変化する。
これにより、上述のようにリフレッシュアドレスカウン
タCONTの入力パルスφ２が形成される。また、タイマー
回路TMの入力信号１がロウレベルになるので、プリチ
ャージMOSFETQ11がオフ状態になり、ディスチャージMOS
FETQ12,Q13がオン状態になってキャパシタＣのディスチ
ャージ動作が開始される。上記外部端子から供給される
リフレッシュ制御信号▲▼がロウレベルのままな
らば、このキャパシタＣのディスチャージ動作によって
その蓄積レベルがインバータ回路IV1のロジックスレッ
ショルド以下になって、インバータ回路IV1の出力信号
φ３がハイレベルに変化する。これにより、NORゲート
回路G1の出力信号φ１が再びロウレベルに変化し、タイ
マー回路TMを上記プリチャージ状態にするので、上記出
力信号φ３がロウレベルに復旧する。これにより、NOR
ゲート回路G1の出力信号φ１がハイレベルに変化するの
で、一方において上記同様に上記パルスφ２が形成さ
れ、他方において再びタイマー回路TMに起動がかけられ
る。以上の動作を上記リフレッシュ制御信号▲▼
がロウレベルであり続ける間行われるものである。
上記パルス信号φ２によりリフレッシュアドレスカウン
タCONTは、その歩進動作を行う。また、上記信号φ１の
ハイレベルへの変化によって、上記第１図のマルチプレ
クサMPXは、上記リフレッシュアドレスカウンタCONT側
に切り換えられている。したがって、上記リフレッシュ
アドレスカウンタCONTの歩進動作によって変化されたア
ドレス信号ax0〜axiよりワード線選択動作が行われるこ
とによってリフレッシュ動作が実施されることになる。
タCONTは、その歩進動作を行う。また、上記信号φ１の
ハイレベルへの変化によって、上記第１図のマルチプレ
クサMPXは、上記リフレッシュアドレスカウンタCONT側
に切り換えられている。したがって、上記リフレッシュ
アドレスカウンタCONTの歩進動作によって変化されたア
ドレス信号ax0〜axiよりワード線選択動作が行われるこ
とによってリフレッシュ動作が実施されることになる。
なお、上記リフレッシュ制御信号▲▼のロウレベ
ルの期間を上記タイマー回路TMの設定時間以下に短くす
ると、上記リフレッシュ制御信号▲▼のロウレベ
ルに同期して、パルス信号φ２が形成されるので、この
リフレッシュ制御信号▲▼の周期に従ったオート
リフレッシュ動作が行われるものである。
ルの期間を上記タイマー回路TMの設定時間以下に短くす
ると、上記リフレッシュ制御信号▲▼のロウレベ
ルに同期して、パルス信号φ２が形成されるので、この
リフレッシュ制御信号▲▼の周期に従ったオート
リフレッシュ動作が行われるものである。
この実施例のタイマー回路TMは、上記ディスチャージMO
SFETQ13に対してヒューズ手段Ｆの溶断によってオフ状
態にされるディスチャージMOSFETQ14が並列形態に設け
られている。したがって、ヒューズ手段Ｆを溶断させる
と、ディスチャージ電流がその分小さくなるからタイマ
ー時間を長くすることができる。これにより、特に制限
されないが、半導体ウェハ上に完成されたダイナミック
型RAMの検査測定において、リフレッシュ特性のよいも
のに対しては、そのリフレッシュ周期を長くしてもよい
から、その検査工程において上記ヒューズ手段Ｆを溶断
させるようにするものである。
SFETQ13に対してヒューズ手段Ｆの溶断によってオフ状
態にされるディスチャージMOSFETQ14が並列形態に設け
られている。したがって、ヒューズ手段Ｆを溶断させる
と、ディスチャージ電流がその分小さくなるからタイマ
ー時間を長くすることができる。これにより、特に制限
されないが、半導体ウェハ上に完成されたダイナミック
型RAMの検査測定において、リフレッシュ特性のよいも
のに対しては、そのリフレッシュ周期を長くしてもよい
から、その検査工程において上記ヒューズ手段Ｆを溶断
させるようにするものである。
（１）プログラム素子によって選択的に動作させられデ
ィスチャージMOSFETを設けるという簡単な回路構成によ
り、タイマー時間を可変にすることができるという効果
が得られる。
ィスチャージMOSFETを設けるという簡単な回路構成によ
り、タイマー時間を可変にすることができるという効果
が得られる。
（２）上記可変タイマー回路を用いて自動リフレッシュ
動作を実現することによって、そのメモリアレイのリフ
レッシュ特性に応じたリフレッシュサイクルを設定でき
る。これによって、無駄なリフレッシュ動作による電流
の削減が図られるから、低消費電力化を図ることができ
るいう効果が得られる。
動作を実現することによって、そのメモリアレイのリフ
レッシュ特性に応じたリフレッシュサイクルを設定でき
る。これによって、無駄なリフレッシュ動作による電流
の削減が図られるから、低消費電力化を図ることができ
るいう効果が得られる。
（３）上記（２）により、セルフリフレッシュ動作での
低消費電力化が図られるから、バッテリーバックアップ
時における電池寿命を長くできるという効果が得られ
る。
低消費電力化が図られるから、バッテリーバックアップ
時における電池寿命を長くできるという効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、タイマー時間
を可変にするためのプログラム素子は、MOSダイオー
ド、PN接合ダイオードを利用して、これを選択的に破壊
させるものであってもよい。そして、これらのプログラ
ム素子は、所定の外部素子に接続させておいて、半導体
集積回路装置が最終的に完成した後にそのタイマー時間
の設定を行うようにするものであってもよい。また、上
記自動リフレッシュ回路の構成は、種々の実施形態を採
ることができるものである。例えば、発振回路を内蔵さ
せておいて、上記タイマー時間毎にその発振パルスに従
ってアドレスの歩進動作を行わせるこにより一連のリフ
レッシュ動作を連続的に行うようにするものであっても
よい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、タイマー時間
を可変にするためのプログラム素子は、MOSダイオー
ド、PN接合ダイオードを利用して、これを選択的に破壊
させるものであってもよい。そして、これらのプログラ
ム素子は、所定の外部素子に接続させておいて、半導体
集積回路装置が最終的に完成した後にそのタイマー時間
の設定を行うようにするものであってもよい。また、上
記自動リフレッシュ回路の構成は、種々の実施形態を採
ることができるものである。例えば、発振回路を内蔵さ
せておいて、上記タイマー時間毎にその発振パルスに従
ってアドレスの歩進動作を行わせるこにより一連のリフ
レッシュ動作を連続的に行うようにするものであっても
よい。
この発明は、上記タイマー回路を用いた自動リフレッシ
ュ回路を内蔵するダイナミック型RAMような半導体集積
回路装置の他、ある信号が一定期間一定のレベルにある
か否かを識別するタイマー回路を含む半導体集積回路装
置に広く利用できるのである。
ュ回路を内蔵するダイナミック型RAMような半導体集積
回路装置の他、ある信号が一定期間一定のレベルにある
か否かを識別するタイマー回路を含む半導体集積回路装
置に広く利用できるのである。
第１図は、この発明が適用されたダイナミック型RAMの
一実施例を示すブロック図、 第２図は、第２図におけるリフレッシュ制御回路の一実
施例を示す回路図、 第３図は、第３図の実施例回路の動作の一例を示すタイ
ミング図である。 MC……メモリセル、DC……ダミーセル、CW……カラムス
イッチ、SA……センスアンプ、AR……アクティブリスト
ア回路、R,C−DCR……ロウ／カラムデコーダ、ADB……
アドレスバッファ、DOB……データ出力バッファ、DIB…
…データ入力バッファ、TC……タイミング制御回路、MP
X……マルチプレクサ、REFC……リフレッシュ制御回
路、TM……タイマー回路、DL……遅延回路、CONT……リ
フレッシュアドレスカウンタ
一実施例を示すブロック図、 第２図は、第２図におけるリフレッシュ制御回路の一実
施例を示す回路図、 第３図は、第３図の実施例回路の動作の一例を示すタイ
ミング図である。 MC……メモリセル、DC……ダミーセル、CW……カラムス
イッチ、SA……センスアンプ、AR……アクティブリスト
ア回路、R,C−DCR……ロウ／カラムデコーダ、ADB……
アドレスバッファ、DOB……データ出力バッファ、DIB…
…データ入力バッファ、TC……タイミング制御回路、MP
X……マルチプレクサ、REFC……リフレッシュ制御回
路、TM……タイマー回路、DL……遅延回路、CONT……リ
フレッシュアドレスカウンタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−56291（ＪＰ，Ａ) 特開 昭55−125662（ＪＰ，Ａ) 特開 昭53−91638（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ダイナミック型メモリセルがマトリックス
配置されてなるメモリアレイと、 上記メモリアレイのアドレス選択とデータの読み出し又
は書き込み動作を行う周辺回路と、 自動リフレッシュ制御回路とを備え、 上記自動リフレッシュ制御回路は、 論理ゲート回路により形成される制御信号の一方のレベ
ルによりオン状態となるプリチャージMOSFETと、 上記制御信号の他方のレベルによりオン状態となり、直
列形態とされた複数からなる第１のディスチャージMOSF
ETと、 上記複数からなる第１のディスチャージMOSFETにおける
相互接続点とその直列回路の一端との間に設けられ、検
査工程の後に選択的に切断されるヒューズ手段からなる
プログラム素子により選択的にオン／オフ状態にされる
第２のディスチャージMOSFETと、 上記プリチャージMOSFETをした電源電圧により充電動作
が行われ、上記第１のディスチャージMOSFETとオン状態
にある第２のディスチャージMOSFETとにより放電動作が
行われるキャパシタと、 上記キャパシタの保持電圧が基準電圧以下に低下したと
きに出力信号を一方のレベルから他方のレベルに反転さ
せる電圧比較回路と、 外部端子から入力されたリフレッシュ制御信号と上記電
圧比較回路の出力信号と受け、かかる上記電圧比較回路
の出力信号が一方のレベルであるときに上記リフレッシ
ュ制御信号がリフレッシュを指示するレベルにされるこ
とに応じてその出力端子から出力される上記制御信号を
他方のレベルにし、上記電圧比較回路の出力信号が他方
のレベルにされたときに上記リフレッシュ制御信号がリ
フレッシュ動作を指示するレベルあっても上記制御信号
を一方のレベルにする上記論理ゲート回路と、 この論理ゲート回路の出力から形成される制御信号に基
づいてリフレッシュ動作のためのアドレス信号を形成す
る歩進動作が行われるアドレスカウンタとを含み、 上記制御信号により上記周辺回路に含まれるロウデコー
ダに入力されるアドレス信号を上記アドレスカウンタに
より形成されたアドレス信号に切り換えるものであるこ
とを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089420A JPH0787034B2 (ja) | 1984-05-07 | 1984-05-07 | 半導体集積回路装置 |
| US06/727,922 US4680737A (en) | 1984-05-07 | 1985-04-29 | Semiconductor integrated circuit device |
| KR1019850002942A KR950014902B1 (ko) | 1984-05-07 | 1985-05-01 | 반도체 집적회로 장치 |
| US07/040,848 US4771406A (en) | 1984-05-07 | 1987-04-21 | Semiconductor integrated circuit device |
| US07/240,603 US4905198A (en) | 1984-05-07 | 1988-09-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089420A JPH0787034B2 (ja) | 1984-05-07 | 1984-05-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234298A JPS60234298A (ja) | 1985-11-20 |
| JPH0787034B2 true JPH0787034B2 (ja) | 1995-09-20 |
Family
ID=13970159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089420A Expired - Lifetime JPH0787034B2 (ja) | 1984-05-07 | 1984-05-07 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US4680737A (ja) |
| JP (1) | JPH0787034B2 (ja) |
| KR (1) | KR950014902B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951251A (en) * | 1985-06-17 | 1990-08-21 | Hitachi, Ltd. | Semiconductor memory device |
| JPH079751B2 (ja) * | 1985-06-17 | 1995-02-01 | 株式会社日立製作所 | 半導体記憶装置 |
| JPS62103898A (ja) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリ装置 |
| JPH0793002B2 (ja) * | 1987-06-04 | 1995-10-09 | 日本電気株式会社 | メモリ集積回路 |
| JPH0221490A (ja) * | 1988-07-07 | 1990-01-24 | Oki Electric Ind Co Ltd | ダイナミック・ランダム・アクセス・メモリ |
| JP2696969B2 (ja) * | 1988-08-12 | 1998-01-14 | キヤノン株式会社 | メモリ装置 |
| US5217917A (en) * | 1990-03-20 | 1993-06-08 | Hitachi, Ltd. | Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor |
| US5191555A (en) * | 1990-07-31 | 1993-03-02 | Texas Instruments, Incorporated | Cmos single input buffer for multiplexed inputs |
| JP2823361B2 (ja) * | 1990-12-13 | 1998-11-11 | 株式会社東芝 | 半導体集積回路装置 |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
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| US6570804B1 (en) * | 2000-08-29 | 2003-05-27 | Micron Technology, Inc. | Fuse read sequence for auto refresh power reduction |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608555B2 (ja) * | 1977-01-24 | 1985-03-04 | 日本電気株式会社 | 半導体一時記憶装置 |
| JPS55125662A (en) * | 1979-03-22 | 1980-09-27 | Fujitsu Ltd | Semiconductor integrated circuit |
| US4347589A (en) * | 1979-05-15 | 1982-08-31 | Mostek Corporation | Refresh counter test |
| DE3009872C2 (de) * | 1980-03-14 | 1984-05-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum Regenerieren von in einem dynamischen MOS-Speicher gespeicherten Daten unter Berücksichtigung von Schreib- und Lesezyklen und Schaltungsanordnung zur Durchführung des Verfahrens |
| US4412314A (en) * | 1980-06-02 | 1983-10-25 | Mostek Corporation | Semiconductor memory for use in conjunction with error detection and correction circuit |
| US4380805A (en) * | 1980-09-08 | 1983-04-19 | Mostek Corporation | Tape burn-in circuit |
| JPS5940394A (ja) * | 1982-08-30 | 1984-03-06 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS5956291A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| US4672583A (en) * | 1983-06-15 | 1987-06-09 | Nec Corporation | Dynamic random access memory device provided with test circuit for internal refresh circuit |
-
1984
- 1984-05-07 JP JP59089420A patent/JPH0787034B2/ja not_active Expired - Lifetime
-
1985
- 1985-04-29 US US06/727,922 patent/US4680737A/en not_active Expired - Lifetime
- 1985-05-01 KR KR1019850002942A patent/KR950014902B1/ko not_active IP Right Cessation
-
1987
- 1987-04-21 US US07/040,848 patent/US4771406A/en not_active Expired - Lifetime
-
1988
- 1988-09-06 US US07/240,603 patent/US4905198A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60234298A (ja) | 1985-11-20 |
| US4905198A (en) | 1990-02-27 |
| US4771406A (en) | 1988-09-13 |
| KR950014902B1 (ko) | 1995-12-16 |
| KR850008051A (ko) | 1985-12-11 |
| US4680737A (en) | 1987-07-14 |
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