KR940008147B1 - 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 - Google Patents

저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 Download PDF

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Abstract

내용 없음.

Description

저전력 데이타 리텐션 기능을 기지는 반도체 메모리장치
제1도는 종래의 데이타 리텐션 기능을 가지는 메모리장치의 블럭다이어그램.
제2도는 제1도의 백바이어스 저너레이터의 구성도.
제3도는 본 발명에 따른 메모리장치의 블럭다이어그램.
제4도는 제3도의 VBB 제어클럭 저너레이터의 일실시예.
제5도는 제3도의 리프레쉬 인에이블 회로의 일실시예.
제6도는 제3도의 선택회로의 일실시예와 VBB 저너레이터와의 관계를 보여주는 개략도.
제7도는 본 발명에 따른 타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 셀프리프레쉬(sel-refresh)와 백바이어스(back-bias)기능을 가지는 반도체 메모리장치에서의 데이터 리테션(retention)시 전력소모를 줄이는 장치에 관한 것이다.
반도체 메모리장치, 예를들어 디램(Dynamic RAM)에서는 메모리셀에 저장된 데이터를 보호하기 위하여 데이터 리첸션 동작을 수행한다. 이 데이터 리텐션 동작은 크게, 기판에 소정레벨의 백바이어스 전압을 인가하여 기판의 누설전류로 인한 셀캐패시터의 데이터 유실을 방지하기 위한 백바이어스 저너레이팅 동작과, 일정주기로 모든 메모리셀에 정보를 갱생시키는 리프레쉬 동작으로 나뉠 수 있다. 리프레쉬 동작중에는 정상적인 리이드/라이트동작이 중단되며 리텐션시에 소모되는 전류는 리프레쉬 전류와 백바이어스 저너레이터에서 소모되는 전류로 이루어진다.
백바이어스 저너레이터는 현재의 기판전압(또는 백바이어스 전압)의 레벨을 감지하고, 이것에 따라 오실레이터와 차아지펌프 등의 동작이 제어된다. 상기 백바이어스 저너레이터의 동작에 관한 사항은 미합중국 특허 4,471,290호를 참조하라. 따라서, 백바이어스 저너레이터는 메모리 장치가 동작중에는 항상 동작하고 있는 것이다. 한편, 리프레쉬 동작은 메모리 장치내부의 타이머와 어드레스카운터에 따라 일정한 주기로 메모리 셀의 정보를 갱신한다. 이 기간중에는 메모리 셀의 주변회로 중 라이트회로 등을 디스에이블(disable) 시키고, 상기 어드레스 카운터가 어드레스 멀티플렉서 등을 제어함으로써 리프레쉬를 행한다.
상기와 같은 리프레쉬(또는 셀프리프레쉬)에 관한 선행기술로는 미합중국 특허 4,809,233 및 4,829,484와 4,939,695 등에 개시된 바 있다. 전술한 바와 같이, 셀프리프레쉬 동작이나 백바이어스 동작은 메모리 셀의 데이터를 보존하기 위한 수단들이고, 상기 백바이어스 동작은 기판의 전위를 항상 일정하게 유지시키는 기능을 가지는 반면, 셀프리프레쉬 동작은 소정주기에 따라 실시됨을 알 수 있다. 따라서, 셀프리프레쉬 동작이 수행되는 동안에는 상기 백바이어스 저너레이터가 동작하지 않도록 하는 것이 필요하다. 그렇지 않으면, 메모리 장치에서 데이터 리텐션시의 전력이 불필요하게 소모된다. 이러한 기능을 가지는 반도체 메모리 장치로서, 1990년 2월의 간행된 IEEE ISSCC의 230-231(논문제목 : A 38ns 4Mb DRAM with a Battery Back-Up(BBU) Mode)에 개시된 것이 있다.
제1도는 상기 논문에 개시된 반도체 메모리 장치의 주요구성을 보여준다. 제1도의 종래의 장치에서는 CBR(beforecycle) 신호를 받아서 리프레쉬 타이머가 동작한다. 리프레쉬 타이머에서 최초의 16ms의 주기를 가지는 신호가 BBU컨트롤 회로로 공급되면,BBU컨트롤 회로에서는 BBU인에이블 신호를 출력한다. 여기서, BBU란 배터리 백업모드(battery-backup mode)를 말하는 것으로서, 베터리에 의해 동작하는 노트북 퍼스널 컴퓨터 등에 필요한 저전력용 초고집적 반도체 메모리 장치에서 데이터 리텐션을 위한 동작모드를 말한다. 상기 BBU 인에이블 신호가 발생한 후, 상기 리프레쉬 타이머가 64㎲의 주기를 가지는 클럭을 출력하고 이것에 따라 상기 BBU 컨트롤 회로는 리프레쉬 리퀘스트(refresh request) 신호를 발생시킨다. 이 리프레쉬 리퀘스트 신호에 의하여 어레이 드라이버가 한 주기(64㎲)에 하나씩 동작하면서 리프레쉬를 행한다.
제2도를 참조하면, 상기 BBU 컨트를 회로는 리프레쉬 리퀘스트 신호는 백바이어스 저너레이터에 사용되는 오실레이터의 동작을 제어한다. 즉, 하나는 리프레쉬 싸이클이 64μs의 주기를 가지기 때문에, 첫번째 펄스가 트리거 다운(trigger-down)된 순간부터 다음펄스가 트리거엎(trigger-up)되는 시점사이에서 리프레쉬 리퀘스트 신호가 "로우(low)"상태로 있는 동안(즉 리프레쉬 동작이 행해지지 않고 있는 동안)에, 상기 "로우"상태의 리프레쉬 리퀘스트 신호가 오실레이터의 낸드게이트를 디스에이블시킴으로써 백바이어스 저너레이터가 동작하지 않도록 한다. 상술한 바와 같은 종래의 장치에서는 리프레쉬 리퀘스트 신호가 인에이블되어 있을 때에만 백바이어스 저너레이터가 동작하도록 하고, 리프레쉬가 수행되지 않는 동안에는 상기 백바이어스 저너레이터가 동작하지 않도록 함으로써, 데이타 리텐션시에 전류의 양을 줄이는 이점이 있다.
그러나, 상기 제1도 및 제2도 개시된 종래의 장치에서는, 리프레쉬 리퀘스트 신호가 제1도의 링오실레이터와 바이너리 카운터들에 의하여 획일적인 주기(또는 주파수)를 가지도록 발생된다. 예를들면, 상기 종래의 실시예에서는 하나의 리프레쉬주기가 64μs이지만, 이는 상기 바이너리 카운터의 갯수 등에 의하여 결정이 된다. 만약, 상기 하나의 리프레쉬 주기를 사용자의 필요에 따라 또는 최적의 전력소모를 위하여 변경하고자 하는 경우에는 상기 바이너리 카운터들의 수를 변경하여야 하기 때문에, 사용자에게 불편한 단점이 있다.
따라서, 본 발명의 목적은 메모리장치의 데이타 리텐션동작에서 최적의 전력 소모를 가지도록 하는 장치를 제공함에 있다.
본 발명의 다른 목적은 셀프리프레쉬와 백바이어스기능을 가지는 반도체 메모리 장치에 있어서 리프레쉬 동작중에 오실레이터에 인가되는 신호의 주파수를 적절하게 선택할 수 있는 장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 셀프리프레쉬 클럭을 발생하는 리프레쉬 타이머와, 상기 리프레쉬 클럭에 응답하여 서로 다른 주파수를 갖는 소정 갯수의 내부 어드레스들을 발생하는 어드레스 카운터와, 오실레이터가 내장된 백 바이어스 저너레이터를 구비하여 셀프리프레쉬와 백바이어스 동작을 수행하는 반도체 메모리 장치에 있어서, 상기 리프레쉬 클럭의 소정 주기에 응답하는 셀프리프레쉬 인에이블 신호를 발생하는 회로와, 상기 셀프리프레쉬 클럭과 상기 소정 갯수의 내부 어드레스들을 입력하고 소정의 제어신호에 따라 상기 입력들중 하나가 되는 백바이어스 제어 클럭을 발생하는 회로와, 상기 백바이어스 저너레이터의 출력신호와 상기 셀프리프레쉬 인에이블 신호 및 상기 백바이어스 제어 클럭에 응답하는 신호를 상기 오실레이터로 공급하는 선택회로를 구비함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제3도는 본 발며에 따른 메모리 장치의 구성을 보여준다.
여기서 본 발명이 적용될 수 있는 반도체 메모리 장치로서는 다이나믹램 및 의사스테틱램 등의 셀프리프레쉬를 채용하는 메모리 장치에 적용할 수 있음을 유의하여야 한다. 제3도의 블럭다이어그램에서, 메모리 셀어레이(100), 로우 및 컬럼디코터(140)(160), 어드레스버퍼(120), 어드레스 멀티플렉서(130), 센스앰프(150) 및 데이타 입출력회로(170)와 칩 제어회로(100)등은 반도체 메모리 장치를 구성하는 가장 기본적인 요소들임을 쉽게 알 수 있다. 또한, 리프레쉬감지 및 제어회로(210), 어드레스 카운터(220), 리프레쉬 타이머(230) 및 리프레쉬 인에이블회로(240)로 구성된 리프레쉬장치(200)에 있어서, 상기 어드레스 카운터(220), 리프레쉬감지 및 제어회로(210)와 리프레쉬 타이머(230)등은 통상의 리프레쉬에 필요한 요소이며, 상기 리프레쉬 인에이블 회로(240)는 본 발명의 목적달성을 위하여 사용되는 구성요소이다. 상기 리프레쉬 감지 및 제어회로(210)는, 칩 제어회로(110)에 입력되는 칩 인에이블 신호에 응답하여 리프레쉬 제어신호를 어드레스 카운터(220)와 센스앰프(150)로 출력한다. 상기 리프레쉬 타이머(230)는 일정한 주기를 가지는 리프레쉬 클럭 RFCLK를 만들어 상기 어드레스 타이머(230) 및 리프레쉬감지 및 제어회로(210)와 리프레쉬 인에이블 회로(240)로 공급된다. 한편, 상기 리프레쉬 클럭 RFCLK와 어드레스 카운터(220)의 출력을 입력하는 백바이어스 제어클럭 발생회로(400)는 상기 입력들중 어느하나를 선택하는 백바이어스 제어클럭 CLKBB를 선택회로(500)로 보낸다. 상기 리프레쉬 인에이블 회로(240)는 상기 리프레쉬 클럭 RFCLK에 응답하여 셀프리프레쉬 인에이블 신호 SRFEB를 상기 선택회로(500)로 공급한다. 상기 리프레쉬 인에이블 회로(240)와 백바이어스 제어클럭 발생회로(400) 및 선택회로(500)의 세부적인 구성 및 동작에 대하여는 하술될 것이다.
한편, 오실레이터(310), 드라이버(320), 차아지펌프(330) 및 바이어스전압감지회로(340)로 구성된 백바이어스 저너레이터(300)는 전술한 미국 특허등에 의하여 이미 공지된 것임에 유의하기 바란다. 그러나 오실레이터(310)와 백바이어스 전압 감지회로(340)와의 연결관계에 있어서는 종래의 방식과 다르다. 즉, 종래처럼 상기 백바이어스 전압감지회로(340)를 통한 궤환경로가 오실레이터(310)로 직접 연결되지 않고, 상기 선택회로(500)로 연결된다. 또한 상기 선택회로(500)는 상기 백바이어스 제어클럭 CLKBB와 상기 리프레쉬 인에이클 신호 SRFEB를 입력한다. 상기 선택회로(500)와 상기 오실레이터(310)의 실시예등은 하술될 것이다.
제4도는 상기 제3도의 백바이어스 제어클럭 발생회로(400)의 내부구성을 보여준다. 제4도의 회로에서 VccH는, 제4(a) 및 (b)도에 도시된 바와 같이, 전원전압 Vcc가 소정레벨이상 상승할 때 "하이"상태로 되는 신호이다. 상기 회로(400)는 휴즈에 의하여 논리레벨을 결정하는 제1 및 제2선택회로(420)(430)와, 상기 선택회로들(420)(430)의 출력들중 하나를 선택하여 이를 상기 백바이어스 제어클럭 CLKBB로서 출력하는 제3선택회로(440)로 구성된다. 상기 제1선택회로(420)는 상기 전압신호 VccH를 게이트로 받으며 전원전압단에 소오스가 연결된 피모오스 트랜지스터(410)와, 상기 피모오스 트랜지스터(410)의 드레인에 접속된 제1노드(401)와 접지 접압단사이에 직렬로 연결된 제1휴즈(F1) 및 엔모오스 트랜지스터(411)와, 상기 제1노드(401)와 제2노드(403)사이에 연결된 제1래치(L1)와, 상기 제2노드(403)의 전위를 반전시키는 인버터(I1)로 구성된다. 상기 제2선택회로(430)을 구성하는 피모오스 트랜지스터(420), 제3노드(402), 제2휴즈(F2), 엔모오스 트랜지스터(421), 제2래치(L2), 제4노드(404) 및 인버터(I2) 등의 연결관계는 상기 제1선택회로(420)의 경우와 동일하다. 상기 제3선택회로(440)는 네개의 낸드게이트들(NA1,NA2,MA3,MA4)을 통하여 상기 제1 및 제2선택회로(420)(430)의 출력들과 상기 제3도의 어드레스 카운터(220)에서 출력되는 내부 어드레스 Q0, Q1, Q2와 리프레쉬 타이머(230)에서 출력되는 리프레쉬 클럭 RFCLK를 입력한다. 낸드게이트 NA1 및 NA2의 출력을 낸드게이트 NA5에 입력되며, 낸드게이트 NA3 및 NA4의 출력은 낸드게이트 NA6에 입력된다. 상기 낸드게이트 NA5 및 NA6의 출력은 노아게이트 NO1에 입력된다. 상기 노아게이트 NO1의 출력은 버퍼 B1을 통하여 백바이어스 제어클럭 CLKBB로 만들어진다.
제5도는 제3도의 리프레쉬 인에이블 회로(240)의 실시 구성을 보여준다. 도시된 바와 같이, 제3도의 리프레쉬 타이머(230)에서 출력되는 리프레쉬 클럭 RFCLK는 직렬 연결된 네개의 카운터들(C1,C2,C3,C4)을 통하여 처리된다. 상기 제4카운터 C의 출력은 리프레쉬 인에이클 래치회로(241)로 입력된다. 상기 리프레쉬 인에이블 래치(241)는 상기 제4카운터 C4의 출력과 리프레쉬 제어신호를 입력하는 노아게이트와, 상기 노아게이트의 출력을 그것의 입력측으로 반전시키는 인버터로 구성된다. 즉, 리프레쉬 인에이블 회로는, 리프레쉬 클럭이 소정회수로 토글되는 시점에 응답하여 리프레쉬 인에이블 신호를 만들고, 상기 리프레쉬 제어신호에 의하여 출력이 제어되는 것임을 알 수 있다.
제6도는 본 발명에 따른 셀프리프레쉬와 백바이스 동작과의 상호 관계를 설명하기 위한 것이다. 제6도는 제3도의 선택회로(500)가 구체적으로 도시되어 있다. 도시된 바와 같이, 본 발명에 따른 선택회로(500)는, 백바이어스 레벨 감지회로(340)로부터 지연되어 들어오는 백바이어스레벨 감지신호와 제5도의 리프레쉬 인에이블 회로(240)로부터 출력되는 셀프리프레쉬인 에이블신호 SRFEB를 입력하는 제1노아게이트(510)와, 상기 제1노아게이트(510)의 출력과 상기 백바이어스 제어클럭 CLKBB를 입력하는 제2노아게이트(520)로 구성된다. 상기 제2노아게이트(520)의 출력은 오실레이터(310)로 공급된다. 오실레이터(310)에서는 피모오스 트랜지스터(311)와 엔모오스 트랜지스터(312)의 상보적인 턴온동작에 의하여 제어된다. 상기 엔모오스 피모오스 트랜지스터(312)가 턴온되면 출력노드(318)의 전위가 "로우"및"하이"로 오실레이팅되고, 그 반대이면 상기 오실레이터(310)는 동작을 하지 않는다. 오실레이터의 출력은 드라이버(320)를 통하여 차아지펌프(330)로 연결되어 있다. 백바이어스 전압단 VBB의 현재의 전위를 감지하는 백바이어스 레벨 감지회로 (34)는 다이오드접속된 피모오스 트랜지스터로 간단하게 구성되어 있다. 상기 제 6도의 회로에서는 선택회로(500)에 백바이어스 제어클럭 CLKBB와 셀프리프레쉬 인에이블 신호 SRFEB, 그리고 현재의 백바이어스 전압의 레벨을 알리는 신호[인버터(351)를 통하여 들어오는]가 공급되는 유의하기 바란다.
제7도는 본 발명에 사용되는 신호 및 클럭들의 동작타이밍을 보여준다. 여기서, 백바이어스 제어클럭 CLKBB는 휴즈들(F1,F2)의 단속상태에 따라 그 주파수가 달라진다. 상기 제7도의 타이밍도를 참조하면, 제3도에서 칩 제어회로(110)를 통하여 칩 에이블 신호(CE의 상보신호임)가 "하이"상태로 디스에이블 되면, 리프레쉬감지 및 제어회로(210)로부터 리프레쉬 제어신호(RFSH의 상보신호임)가 구동된다. 셀프리프레쉬동작이 시작되는 것이다. 한편, 리프레쉬 타이머(230)에서는 일정한 주기를 가지는 리프레쉬 클럭 RFCLK를 발생한다. 상기 리프레쉬 클럭 RFCLK를 공급받은 리프레쉬 인에이블 회로(240)에서는, 제5도를 참조하면, 상기 리프레쉬 클럭 RFCLK의 네번째펄스가 트리거 다운되는 시점에서 리프레쉬 인에이블 래치(241)의 입력이 바뀌게 된다. 리프레쉬 기간중 리프레쉬 제어신호가 "로우"상태이므로, 상기 리프레쉬인에블래치(241)는 인에이블 상태임을 알 수 있다. 리프레쉬 기간이 아닌 경우에는 상기 리프레쉬 제어신호가 "하이"상태이므로, 상기 래치의 출력 즉 리프레쉬 인에이블 신호 SRFEB는 "로우"상태로 디스에이블된다. 상기 리프레쉬 제어신호는 어드레스 카운터(220)를 인에블시킨다. 어드레스 카운터(220)로부터 출력되는 내부 어드레스 Q0, Q1, Q2는 백바이어스 제어클럭 발생회로(400)에 공급된다. 여기서, 상기 내부 어드레스 Q0, Q1, Q2의 각각은 제7도에 도시한 바와 같이 서로 다른 주파수를 가지고 있다.
제4도를 참조하면, 제2노드(403)의 전위는 제1휴즈(F1)가 끊어지면"로우"상태로 되며, 제4노드(404)의 전위는 제2휴즈(F2)가 끊어지면 "로우"상태로 된다. 제3선택회로(440)의 낸드게이트 NA1, NA2, NA3 및 NA4는 각각 상기 내부 어드레스 Q0, Q1, Q2, 그리고 리프레쉬 클럭 RFCLK를 일입력으로서 받고 있다. 그래서, 제7도에 도시된 바와 같이, 제1 및 제2휴즈가 모두 컷오프되면 낸드게이트 NA4로 입력되는 리프레쉬 클럭 RFCLK만이 백바이어스 제어클럭 CLKBB로 출력된다. 제1휴즈만이 컷오프되면 낸드게이트 NA1으로 입력괴는 내부 어드레스 Q1만이 백바이어스 제어클럭으로 출력된다. 제1 및 제2 휴즈가 모드 연결되어 있으면 낸드게이트 NA2로 입력되는 내부 어드레스 Q1만이 백바이어스 제어클럭으로서 출력된다. 제2휴즈만이 컷오프되면 낸드게이트 NA3로 입력되는 내부 어드레스 Q2만이 백바이어스 제어클럭으로서 출력된다. 이러한 방식으로 함에 의하여, 상기 백바이어스 제어클럭 CLKBB를 적정의 주파수를 가지도록 설정할 수가 있다. 즉, 리프레쉬기간중에는 주파수를 낮게 만들어, 제 6도에 도시한 바와 같이, 오실레이터 (310) 및 차이지점프 (330)등이 동작하지 않도록 한다. 상기 리프레쉬 클럭 RFCLK가 1㎲의 주기를 가진다면, Q0, Q1 및 Q2는 각각 2㎲, 4㎲ 및 8㎲가 된다. 리프레쉬 인에이블 신호 SRFEB가 인에이블 ("하이"상태)된 후에는 선택회로 (500)의 노아게이트(510)으로 입력된 백바이어스 전압레벨에 관한 정보는 무시되고, 이때의 선택회로(500)의 출력 즉 노아게트 (520)의 출력은 상기와 같이 휴즈들(F1,F2)의 단속에 의하여 주파수가 결정되는 백바이어스 제어클럭 CLKBB에 따름을 알 수 있다.
상기 본 발명의 실시예에서는 백바이어스 제어클럭 CLKBB의 주파수를 조정하기 위하여 휴즈들을 사용하였으나, 프로그램이 가능한 불휘발성 메모리소자 따위를 사용할 수도 있다. 또한 상기 실시예에서 사용된 선택회로(500)의 구성은 간단히 두개의 노아게이트만으로 되어 있으나, 본 발명의 기술적 사상이 포함되는 범주내라면 다른 형태로도 구성할 수 있음을 이 분야에서 통상의 지식을 가진 자라면 이해할 수 있을 것이다. 또한 본 발명은 셀프리프레쉬와 백바이어스 동작을 수행할 수 있는 메모리 장치에 관한 것이므로, 통상의 다이나믹램, 의사 스테이틱 램, 그리고 배터리 동작하는 휴대용 퍼스널 컴퓨터 등에 설치된 메모리 장치에 적용될 수 있다.
상술된 바와 같이, 본 발명은 셀프리프레쉬와 백바이어스기능을 가지는 반도체 메모리 장치에 있어서, 셀프리프레쉬 동작상태에 따라 백바이어스 저너레이터에 최적의 주파수를 가지는 백바이어스 제어클럭을 공급하여 줌으로써, 데이타 리텐션에 소모되는 전력을 줄임은 물론 최적주파수로써 백바이어스 저너레이터를 제어할 수 있는 효과가 있다.

Claims (5)

  1. 셀프리프레쉬 클럭을 발생하는 리프레쉬 타이머와, 상기 리프레쉬 클럭에 응답하여 서로 다른 주파수를 갖는 소정 갯수의 내부 어드레스들을 발생하는 어드레스 카운터와, 오실레이터가 내장된 백바이어스 저너레이터를 구비하여 셀프리프레쉬와 백바이스 동작을 수행하는 반도체 메모리 장치에 있어서, 상기 리프레쉬 클럭의 소정 주기에 응답하는 셀프리프레쉬 인에이블 신호를 발생하는 회로와, 상기 셀프리프레쉬 클럭과 상기 소정의 갯수의 내부 어드레스들을 입력하고 소정의 제어신호에 따라 상기 입력들중 하나가 되는 백바이어스 제어 클럭을 발생하는 회로와, 상기 백바이어스 저너레이터의 출력신호와 상기 셀프리프레쉬 인에이블 신호 및 상기 백바이어스 제어 클럭에 응답하는 신호를 상기 오실레이터로 공급하는 선택회로와, 상기 제어신호에 의해 상기 백바이어스 제어클럭 발생회로의 입력신호등중 어느 하나를 상기 백바이어스 제어클럭으로서 출력되도록 상기 제어신호를 발생하는 프로그램 수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 선택회로가, 상기 백바이어스 저너레이터의 출력신호와 상기 셀프리프레쉬 인에이블 신호를 입력하는 제1게이트와, 상기 제1게이트의 출력신호와 상기 백바이어스 제어 클럭을 입력하고 상기 오실레이터에 출력이 연결된 제2게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서, 복수개의 워드라인들 및 비트라인들과 복수개의 메모리셀들을 가지는 메모리 셀 어레이와, 리프레쉬 클럭을 발생하는 리프레쉬 타이머와, 상기 리프레쉬 클럭을 입력하여 소정 시각에 리프레쉬 감지 신호를 발생하는 리프레쉬 감지회로와, 상기 리프레쉬 클럭에 응답하여 서로 다른 주파수를 소정 갯수의 내부 어드레스들을 발생하는 어드레스 카운터와, 씨모오스 레벨로 버퍼링된 어드레스들과 상기 내부 어드레스들을 입력하는 어드레스 멀티플렉서와, 상기 어드레스 멀티플렉서의 출력에 따라 상기 복수개의 메모리셀들을 선택 로우디코더와, 상기 복수개의 비트라인들에 연결되고 상기 리프레쉬 감지신호를 입력하는 센스앰프와, 상기 리프레쉬 감지신호를 입력하고 상기 리프레쉬 클럭의 소정 주기에 응답하는 셀프리프레쉬 인에이블 신호를 발생하는 회로와, 상기 리프레쉬 클럭의 소정 주기에 응답하는 셀프리프레쉬 인에이블 신호를 발생하는 회로와, 상기 셀프리프레쉬 클럭과 상기 소정 갯수의 내부 어드레스들을 입력하고 소정의 제어신호에 따라 상기 입력들중 하나가 되는 백바이어스 제어 클럭을 발생하는 회로와, 상기 백바이스 저너레이터의 출력신호와 상기 셀프리프레쉬 인에이블 신호 및 상기 백바이어스 제어 클럭에 응답하는 신호를 상기 오실레이터로 공급하는 선택회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치가, 상기 제어신호에 의해 상기 백바이어스 제어클럭 발생회로의 입력신호들중 어느 하나를 상기 백바이어스 제어클럭으로서 출력되도록 상기 제어신호를 발생하는 프로그램 수단을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 선택회로가, 상기 백바이어스 제너레이터의 출력신호와 상기 셀프레프레쉬 인에이블 신호를 입력하는 제1게이트와, 상기 제1게이트의 출력 신호와 상기 백바이어스 제어 클럭을 입력하고 상기 오실레이터에 출력이 연결된 제2게이트로 구성됨을 특징으로 하는 반도체 메모리 장치.
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