JP3140251B2 - 電気的に書換え可能な不揮発性メモリ - Google Patents
電気的に書換え可能な不揮発性メモリInfo
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- JP3140251B2 JP3140251B2 JP10294693A JP10294693A JP3140251B2 JP 3140251 B2 JP3140251 B2 JP 3140251B2 JP 10294693 A JP10294693 A JP 10294693A JP 10294693 A JP10294693 A JP 10294693A JP 3140251 B2 JP3140251 B2 JP 3140251B2
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- Japan
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- program
- line driver
- circuit
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
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Description
【０００１】
【産業上の利用分野】この発明は、選択ＭＩＳトランジ
スタ、制御ＭＩＳトランジスタ、記憶ＭＩＳトランジス
タ、ワード線、制御線、ビット線で構成される半導体メ
モリセルを有する電気的に書換え可能な不揮発性メモ
リ、即ち、ＥＥＰＲＯＭに関する。
スタ、制御ＭＩＳトランジスタ、記憶ＭＩＳトランジス
タ、ワード線、制御線、ビット線で構成される半導体メ
モリセルを有する電気的に書換え可能な不揮発性メモ
リ、即ち、ＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】従来、図５に示すようなＥＥＰＲＯＭの
メモリセル４８において、消去時には選択されたワード
線４０と制御線４１およびその両者により選択された制
御ゲート４６が高電圧（２０Ｖ）になるよう設定されて
おり、書き込み時には選択されたワード線４０とビット
線４２およびその両者により選択された記憶ＭＩＳトラ
ンジスタ４５のドレイン４７が高電圧になるよう設定さ
れている。消去および書き込みの終了時には高電圧の供
給を停止し、消去終了時にはそれまで選択されていた制
御線４１と制御ゲート４６が、書き込み終了時にはそれ
まで選択されていたビット線４２と記憶ＭＩＳトランジ
スタ４５のドレイン４７が選択された状態のまま、一定
時間（数μＳ）高電圧の供給源をグラウンドレベル（０
Ｖ）にすることによって、消去終了時には選択された制
御線４１と制御ゲート４６が、書き込み終了時には選択
されたビット線４２と記憶ＭＩＳトランジスタ４５のド
レイン４７がディスチャージされる。
メモリセル４８において、消去時には選択されたワード
線４０と制御線４１およびその両者により選択された制
御ゲート４６が高電圧（２０Ｖ）になるよう設定されて
おり、書き込み時には選択されたワード線４０とビット
線４２およびその両者により選択された記憶ＭＩＳトラ
ンジスタ４５のドレイン４７が高電圧になるよう設定さ
れている。消去および書き込みの終了時には高電圧の供
給を停止し、消去終了時にはそれまで選択されていた制
御線４１と制御ゲート４６が、書き込み終了時にはそれ
まで選択されていたビット線４２と記憶ＭＩＳトランジ
スタ４５のドレイン４７が選択された状態のまま、一定
時間（数μＳ）高電圧の供給源をグラウンドレベル（０
Ｖ）にすることによって、消去終了時には選択された制
御線４１と制御ゲート４６が、書き込み終了時には選択
されたビット線４２と記憶ＭＩＳトランジスタ４５のド
レイン４７がディスチャージされる。
【０００３】図６に示すタイマー回路８５は、プログラ
ム中断信号５６が接続されたクロック発生回路４９がカ
ウンタ回路５０に接続され前記カウンタ回路５０はデコ
ーダ回路５１に接続された構成であり、前記タイマー回
路８５にワード線ドライバ５２、制御線ドライバ５３、
ビット線ドライバ５４が接続され前記ワード線ドライバ
５２、制御線ドライバ５３、ビット線ドライバ５４はメ
モリセル５５と前記プログラム中断信号５６に接続され
た構成になっており前記ワード線４０と制御線４１とビ
ット線４２の電位をコントロールする。
ム中断信号５６が接続されたクロック発生回路４９がカ
ウンタ回路５０に接続され前記カウンタ回路５０はデコ
ーダ回路５１に接続された構成であり、前記タイマー回
路８５にワード線ドライバ５２、制御線ドライバ５３、
ビット線ドライバ５４が接続され前記ワード線ドライバ
５２、制御線ドライバ５３、ビット線ドライバ５４はメ
モリセル５５と前記プログラム中断信号５６に接続され
た構成になっており前記ワード線４０と制御線４１とビ
ット線４２の電位をコントロールする。
【０００４】
【発明が解決しようとする課題】しかし従来のＥＥＰＲ
ＯＭでは、消去中および書き込み中にプログラムを中断
すると、プログラム中断直前まで選択されていたワード
線はグラウンドレベルになり、プログラム中断まで選択
されていた制御線またはビット線は解放（ハイインピー
ダンス）となるため、制御線と制御ゲートまたはビット
線と記憶ＭＩＳトランジスタのドレインに高電圧による
電荷が残留し、誤消去、誤書き込みおよび誤読み出しが
発生するという課題があった。本発明は、従来のこのよ
うな課題を解決するため、消去中および書き込み中のプ
ログラム中断時にプログラムタイミングパルスを速め短
いサイクルでプログラムを終了させることによりメモリ
アレイ上の高電圧による電荷をディスチャージし、誤消
去、誤書き込みおよび誤読み出しを防止する機能を有す
ることを特徴とするＥＥＰＲＯＭを得ることである。
ＯＭでは、消去中および書き込み中にプログラムを中断
すると、プログラム中断直前まで選択されていたワード
線はグラウンドレベルになり、プログラム中断まで選択
されていた制御線またはビット線は解放（ハイインピー
ダンス）となるため、制御線と制御ゲートまたはビット
線と記憶ＭＩＳトランジスタのドレインに高電圧による
電荷が残留し、誤消去、誤書き込みおよび誤読み出しが
発生するという課題があった。本発明は、従来のこのよ
うな課題を解決するため、消去中および書き込み中のプ
ログラム中断時にプログラムタイミングパルスを速め短
いサイクルでプログラムを終了させることによりメモリ
アレイ上の高電圧による電荷をディスチャージし、誤消
去、誤書き込みおよび誤読み出しを防止する機能を有す
ることを特徴とするＥＥＰＲＯＭを得ることである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、プログラム中断時短縮したプログラム中
断用のプログラムタイミングパルスを出力するタイマー
回路と、前記タイミングパルスによりメモリアレイ上の
プログラム電圧をディスチャージする時間を確保した後
プログラムを終了する手段を有し、消去中および書き込
み中のプログラム中断により高電圧による電荷がメモリ
アレイ上に残留しないようディスチャージし、誤消去、
誤書き込みおよび誤読み出しを防止する機能が図れるよ
うにした。
に、本発明は、プログラム中断時短縮したプログラム中
断用のプログラムタイミングパルスを出力するタイマー
回路と、前記タイミングパルスによりメモリアレイ上の
プログラム電圧をディスチャージする時間を確保した後
プログラムを終了する手段を有し、消去中および書き込
み中のプログラム中断により高電圧による電荷がメモリ
アレイ上に残留しないようディスチャージし、誤消去、
誤書き込みおよび誤読み出しを防止する機能が図れるよ
うにした。
【０００６】
【作用】上記のように構成されたＥＥＰＲＯＭにおいて
は、プログラム中断時にタイマー回路から出力される短
縮したプログラムタイミングパルスにより、メモリアレ
イ上の高電圧をディスチャージするように作動して、誤
消去、誤書き込みおよび誤読み出しを防止することとな
る。
は、プログラム中断時にタイマー回路から出力される短
縮したプログラムタイミングパルスにより、メモリアレ
イ上の高電圧をディスチャージするように作動して、誤
消去、誤書き込みおよび誤読み出しを防止することとな
る。
【０００７】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は、本発明の実施例の一つである。タイマ
ー回路８１は、クロック発生回路１がカウンタ回路２に
接続され前記カウンタ回路２はそれぞれデコードの異な
るデコーダ回路３、４に接続され前記デコーダ回路３、
４はセレクタ５に接続され前記セレクタ５にプログラム
中断信号１０が接続された構成であり、前記タイマー回
路８１にワード線ドライバ６、制御線ドライバ７、ビッ
ト線ドライバ８が接続され前記ワード線ドライバ６、制
御線ドライバ７、ビット線ドライバ８はメモリセル９に
接続された構成になっている。プログラム中断信号１０
がセレクタ５に入力されるとデコーダ回路３をデコーダ
回路４に切り換え、通常よりプログラムタイミングを速
め、ディスチャージ用パルスメモリセルへ印加後プログ
ラム動作を終了させる。
明する。図１は、本発明の実施例の一つである。タイマ
ー回路８１は、クロック発生回路１がカウンタ回路２に
接続され前記カウンタ回路２はそれぞれデコードの異な
るデコーダ回路３、４に接続され前記デコーダ回路３、
４はセレクタ５に接続され前記セレクタ５にプログラム
中断信号１０が接続された構成であり、前記タイマー回
路８１にワード線ドライバ６、制御線ドライバ７、ビッ
ト線ドライバ８が接続され前記ワード線ドライバ６、制
御線ドライバ７、ビット線ドライバ８はメモリセル９に
接続された構成になっている。プログラム中断信号１０
がセレクタ５に入力されるとデコーダ回路３をデコーダ
回路４に切り換え、通常よりプログラムタイミングを速
め、ディスチャージ用パルスメモリセルへ印加後プログ
ラム動作を終了させる。
【０００８】図２は、本発明の実施例の一つである。タ
イマー回路８２は、クロック発生回路１１がそれぞれカ
ウントの異なるカウンタ回路１２、１３に接続され前記
カウンタ回路１２、１３はセレクタ１４に接続され前記
セレクタ１４はプログラム中断信号２０とデコーダ回路
１５に接続された構成であり、前記タイマー回路８２に
ワード線ドライバ１６、制御線ドライバ１７、ビット線
ドライバ１８が接続され前記ワード線ドライバ１６、制
御線ドライバ１７、ビット線ドライバ１８はメモリセル
１９に接続された構成になっている。プログラム中断信
号２０がセレクタ１４に入力されるとカウンタ回路１２
をカウンタ回路１３に切り換え通常プログラム時よりプ
ログラムタイミングを速め、さらに、プログラム終了時
にディスチャージ用パルスを印加して、ディスチャージ
後プログラム動作を終了させる。
イマー回路８２は、クロック発生回路１１がそれぞれカ
ウントの異なるカウンタ回路１２、１３に接続され前記
カウンタ回路１２、１３はセレクタ１４に接続され前記
セレクタ１４はプログラム中断信号２０とデコーダ回路
１５に接続された構成であり、前記タイマー回路８２に
ワード線ドライバ１６、制御線ドライバ１７、ビット線
ドライバ１８が接続され前記ワード線ドライバ１６、制
御線ドライバ１７、ビット線ドライバ１８はメモリセル
１９に接続された構成になっている。プログラム中断信
号２０がセレクタ１４に入力されるとカウンタ回路１２
をカウンタ回路１３に切り換え通常プログラム時よりプ
ログラムタイミングを速め、さらに、プログラム終了時
にディスチャージ用パルスを印加して、ディスチャージ
後プログラム動作を終了させる。
【０００９】図３は、本発明の実施例の一つである。タ
イマー回路８３は、それぞれ周波数の異なるクロック発
生回路２１、２２がセレクタ２３に接続され前記セレク
タ２３はプログラム中断信号３０とカウンタ回路２４に
接続され前記カウンタ回路２４はデコーダ回路２５に接
続された構成であり、前記タイマー回路８３にワード線
ドライバ２６、制御線ドライバ２７、ビット線ドライバ
２８が接続され前記ワード線ドライバ２６、制御線ドラ
イバ２７、ビット線ドライバ２８はメモリセル２９に接
続された構成になっている。プログラム中断信号３０が
入力されるとクロック発生回路２１を前記クロック発生
回路２１より速い周波数を持つクロック発生回路２２に
切り換えプログラムタイミングを速め、ディスチャージ
後プログラム動作を終了させる。
イマー回路８３は、それぞれ周波数の異なるクロック発
生回路２１、２２がセレクタ２３に接続され前記セレク
タ２３はプログラム中断信号３０とカウンタ回路２４に
接続され前記カウンタ回路２４はデコーダ回路２５に接
続された構成であり、前記タイマー回路８３にワード線
ドライバ２６、制御線ドライバ２７、ビット線ドライバ
２８が接続され前記ワード線ドライバ２６、制御線ドラ
イバ２７、ビット線ドライバ２８はメモリセル２９に接
続された構成になっている。プログラム中断信号３０が
入力されるとクロック発生回路２１を前記クロック発生
回路２１より速い周波数を持つクロック発生回路２２に
切り換えプログラムタイミングを速め、ディスチャージ
後プログラム動作を終了させる。
【００１０】図４は、本発明の実施例の一つである。タ
イマー回路８４は、プログラム中断信号３８により周波
数を変化することのできるクロック発生回路３１がプロ
グラム中断信号３８とカウンタ回路３２に接続され前記
カウンタ回路３２はデコーダ回路３３に接続された構成
であり、前記タイマー回路８４にワード線ドライバ３
４、制御線ドライバ３５、ビット線ドライバ３６が接続
され前記ワード線ドライバ３４、制御線ドライバ３５、
ビット線ドライバ３６はメモリセル３７に接続された構
成になっている。プログラム中断信号３８が入力される
とクロック発生回路３１は出力するクロックの速い周波
数に変化させプログラムタイミングを速め、ディスチャ
ージ後プログラム動作を終了させる。
イマー回路８４は、プログラム中断信号３８により周波
数を変化することのできるクロック発生回路３１がプロ
グラム中断信号３８とカウンタ回路３２に接続され前記
カウンタ回路３２はデコーダ回路３３に接続された構成
であり、前記タイマー回路８４にワード線ドライバ３
４、制御線ドライバ３５、ビット線ドライバ３６が接続
され前記ワード線ドライバ３４、制御線ドライバ３５、
ビット線ドライバ３６はメモリセル３７に接続された構
成になっている。プログラム中断信号３８が入力される
とクロック発生回路３１は出力するクロックの速い周波
数に変化させプログラムタイミングを速め、ディスチャ
ージ後プログラム動作を終了させる。
【００１１】
【発明の効果】本発明は、以上説明したように、プログ
ラム中断時タイマー回路から短縮したプログラムタイミ
ングパルスを出力しメモリアレイ上の高電圧による電荷
をディスチャージしプログラム動作を終了させる構成と
したので、消去中および書き込み中のプログラム中断に
よりメモリアレイ上に高電圧による電荷を残留させず誤
消去、誤書き込みおよび誤読み出しを防止する効果があ
る。
ラム中断時タイマー回路から短縮したプログラムタイミ
ングパルスを出力しメモリアレイ上の高電圧による電荷
をディスチャージしプログラム動作を終了させる構成と
したので、消去中および書き込み中のプログラム中断に
よりメモリアレイ上に高電圧による電荷を残留させず誤
消去、誤書き込みおよび誤読み出しを防止する効果があ
る。
【図１】本発明の実施例１のＥＥＰＲＯＭのブロック図
である。
である。
【図２】本発明の実施例２のＥＥＰＲＯＭのブロック図
である。
である。
【図３】本発明の実施例３のＥＥＰＲＯＭのブロック図
である。
である。
【図４】本発明の実施例４のＥＥＰＲＯＭのブロック図
である。
である。
【図５】従来のＥＥＰＲＯＭのメモリセルの回路図であ
る。
る。
【図６】従来のＥＥＰＲＯＭのブロック図である。
１ クロック発生回路 ２ カウンタ回路 ３ デコーダ回路 ４ デコーダ回路 ５ セレクタ ６ ワード線ドライバ ７ 制御線ドライバ ８ ビット線ドライバ ９ メモリセル １０ プログラム中断信号 １１ クロック発生回路 １２ カウンタ回路 １３ カウンタ回路 １４ セレクタ １５ デコーダ回路 １６ ワード線ドライバ １７ 制御線ドライバ １８ ビット線ドライバ １９ メモリセル ２０ プログラム中断信号 ２１ クロック発生回路 ２２ クロック発生回路 ２３ セレクタ ２４ カウンタ回路 ２５ デコーダ回路 ２６ ワード線ドライバ ２７ 制御線ドライバ ２８ ビット線ドライバ ２９ メモリセル ３０ プログラム中断信号 ３１ クロック発生回路 ３２ カウンタ回路 ３３ デコーダ回路 ３４ ワード線ドライバ ３５ 制御線ドライバ ３６ ビット線ドライバ ３７ メモリセル ３８ プログラム中断信号 ８１ タイマー回路 ８２ タイマー回路 ８３ タイマー回路 ８４ タイマー回路
Claims (1)
- 【請求項１】 電気的に書換え可能な不揮発性メモリセ
ルと、前記メモリセルへのプログラムを行うタイミング
パルスを発生するタイマー回路と、外部からのプログラ
ム中断信号により前記プログラムを中断する手段を有す
る電気的に書換え可能な不揮発性メモリにおいて、プロ
グラム中断時、通常のプログラム時より短縮した中断用
プログラムタイミングパルスを出力するタイマー回路を
有し、前記中断用プログラムタイミングパルスにより前
記メモリセル上の高電圧による電荷をディスチャージし
た後プログラムを終了することを特徴とする電気的に書
換え可能な不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294693A JP3140251B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
| US08/228,968 US5483496A (en) | 1993-04-28 | 1994-04-18 | Nonvolatile memory device having a timer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294693A JP3140251B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309885A JPH06309885A (ja) | 1994-11-04 |
| JP3140251B2 true JP3140251B2 (ja) | 2001-03-05 |
Family
ID=14340993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294693A Expired - Lifetime JP3140251B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5483496A (ja) |
| JP (1) | JP3140251B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559751A (en) * | 1995-06-07 | 1996-09-24 | Xilinx, Inc. | Electrically configurable integrated circuit configuration using clocked data |
| US5680425A (en) * | 1995-09-28 | 1997-10-21 | Micron Technology, Inc. | Self-queuing serial output port |
| US5784332A (en) * | 1996-12-12 | 1998-07-21 | Micron Technology Corporation | Clock frequency detector for a synchronous memory device |
| KR100232897B1 (ko) * | 1996-12-31 | 1999-12-01 | 김영환 | 클럭 인에이블 신호의 제어를 통한 디램 상태 자동설정장치 및 그 구현방법 |
| US6172935B1 (en) | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| KR20210155224A (ko) | 2020-06-15 | 2021-12-22 | 삼성전자주식회사 | 고전압 스위칭 회로를 포함하는 비휘발성 메모리 장치 및 이의 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381366A (en) * | 1989-04-11 | 1995-01-10 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device with timer controlled re-write inhibit means |
| JPH0474387A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
| KR940008147B1 (ko) * | 1991-11-25 | 1994-09-03 | 삼성전자 주식회사 | 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치 |
| KR950010622B1 (ko) * | 1992-05-20 | 1995-09-20 | 삼성전자주식회사 | 비트라인 센싱 제어회로 |
-
1993
- 1993-04-28 JP JP10294693A patent/JP3140251B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-18 US US08/228,968 patent/US5483496A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309885A (ja) | 1994-11-04 |
| US5483496A (en) | 1996-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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