KR100272550B1 - 플래쉬 메모리 셀의 선택회로 - Google Patents

플래쉬 메모리 셀의 선택회로 Download PDF

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Abstract

플래쉬 메모리의 선택회로에 관한 것으로, 복수개의 비트라인과 복수개의 워드라인이 서로 직교하고 그 교차부에 플래쉬 메모리 셀이 형성된 메모리 배열부와, 외부에서 제어신호와 동작전압을 인가받아 워드라인선택신호를 발생하여 워드라인을 선택하는 로우 디코더와, 외부에서 제어신호와 동작전압을 인가받아 세그먼트 제어신호를 발생하는 섹터선택부와, 세그먼트 제어신호를 인가받아 비트라인을 선택하는 세그먼트 선택부와, 메모리 배열부의 외곽에 형성되어 비트라인에 각각 연결된 글로벌 비트라인과, 워드라인과 글로벌 비트라인의 동작에 필요한 동작전압을 출력하는 고전압회로부와, 동작전압과 소정의 제어신호를 인가받아 선택신호를 출력하는 와이 디코더 그리고, 선택신호를 인가받아 글로벌비트라인을 선택하는 와이 억세스부를 포함하여 구성되어 섹터선택부와 와이디코더의 스냅백 방지 트랜지스터가 스냅백을 일으키지 않고, 그 동작 특성이 좋아져 메모리 구동회로가 안정화되고 동작 속도가 빨라지는 효과가 있다.

Description

플래쉬 메모리 셀의 선택회로
본 발명은 플래쉬 메모리의 선택회로에 관한 것으로, 특히 플래쉬 메모리 셀의 디코더 및 선택회로의 레벨쉬프트(Level Shift)에 관한 것이다.
종래의 플래쉬 메모리 셀의 선택회로는 도 1에 도시된 것과 같다. 종래의 플래쉬 메모리는 서로 직교하는 워드라인과 비트라인으로 구성된 메모리 셀(11)과, 메모리 셀의 워드라인을 선택하기 위한 로우디코더(Row Decoder)(12)와, 비트라인을 선택하기 위한 세그먼트 선택회로(Segment Selector)(13, 13')와, 이 세그먼트 선택회로의 제어회로인 섹터 선택회로(Sector Selector)(14, 14')로 구성되어 있다. 그리고, 메모리 셀 외곽은 글로벌 비트라인(Global Bit Line)(20)을 선택하기 위한 Y 디코더(30)와 Y 억세스 회로(40)로 구성되며, 또 워드라인과 비트라인에 프로그램 동작, 삭제 동작, 그리고 읽기동작 시에 인가되는 고전압을 공급하는 고전압회로(50)로 구성된다. 그리고, 고전압은 각 선택회로와 디코더에 포함된 레벨쉬프트(Level Shift)회로에 의해 공급된다.
그리고, 스냅백(snapback) 방지 트랜지스터(14-1, 14'-1, 14-2, 14'-2)가 레벨쉬프트회로의 p-MOS 트랜지스터(14-3, 14'-3)와 n-MOS 트랜지스터(14-4, 14'-4) 사이에 각각 설치되어 있다. 스냅백 방지 트랜지스터의 게이트전극은 외부전압 VDD를 인가받는다.
그런데, 종래의 플래쉬 메모리는 도 3에 도시된 것과 같은 파형이 인가되었을 때에 그 플래쉬 메모리의 동작에 문제가 발생할 우려가 있다. 도 3은 플래쉬 메모리 셀의 선택 동작시에 문제가 발생할 수 있는 프리프로그램(pre-program) 동작의 타이밍도를 도시한 것이다.
먼저, 명령어 레지스터에 의해 IC 칩이 삭제 모드에 들어가면, 먼저 칩의 선택된 섹터에 대해 프로그램 동작을 진행한다. 즉, 소정의 셀을 프로그램 하기 위해 내부 어드레스 발생부에 의해 워드라인과 비트라인이 선택된다. 그리고, 프로그램 하기 전에 셀의 상태를 점검(check)하고, 셀이 삭제 상태이면 셀에 프로그램 전압이 인가된다. 즉, 워드라인에는 7볼트와 11볼트가 주기적으로 인가되어 셀을 선택하고, 글로벌비트라인에 9볼트가 인가되며, 글로벌비트라인바에 0볼트가 인가되어 선택된 셀을 프로그램한다.
선택된 셀에 프로그램이 완료되면 다음 셀에 대한 어드레스가 인가되어 프로그램 동작이 실시된다. 그리고, 셀에 프로그램이 완료될 때까지 프로그램 펄스가 프로그램전압발생부에 의해 지속적으로 인가된다.
이 때, 상술한 특정 셀 어드레스의 프로그램 동작에서 프로그램 동작이 다른 어드레스로 변경되면, 외부전원 VDD가 저전압일 때에는 레벨 쉬프트 회로의 스냅백 방지 트랜지스터가 스냅백현상을 일으키게 된다. 그 이유는 이 때의 스냅백 방지 트랜지스터의 VDS전압이 스냅백 전압보다 높기 때문이다. 결국, 이로 인하여 플래쉬 메모리의 동작 신뢰도가 낮아진다.
외부전원 VDD가 낮아짐에 따라 플래쉬 메모리 셀의 동작 조건은 거의 변하지 않은 상태에서 셀을 선택하기 위한 선택회로 및 디코더의 레벨 쉬프트회로에 설치되어 있는 스냅백 방지 트랜지스터의 게이트전극은 항상 VDD를 인가받는다. 그에 따라 게이트전극에 낮은 전압이 인가되므로, 트랜지스터의 특성을 개선하기 위해서는 크기를 증가시켜야 한다. 그러나, 트랜지스터의 크기를 증가시키면 레벨 선택회로에서 속도가 지연될 뿐만 아니라, 칩 사이즈가 증가되는 문제점도 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 저전압 제품에서 발생하는 스냅백에 의한 신뢰도 특성을 개선하고, 레벨 쉬프트 동작의 속도개선 및 칩 사이즈의 감소에 적합하도록 설계된 디코더 및 선택회로를 제공하는 데에 그 목적이 있다.
도 1은 종래의 플래쉬 메모리 셀의 선택회로를 도시한 회로도.
도 2는 본 발명의 플래쉬 메모리 셀의 선택회로를 도시한 회로도.
도 3은 플래쉬 메모리 셀의 프리프로그램(Pre-program) 동작 시, 각 신호의 파형을 도시한 타이밍도.
도면의 주요부분에 대한 부호의 설명
100, 100', 100'' : 메모리 배열부 120 : 로우 디코더
130, 130' : 세그먼트 선택부 140, 140' : 섹터 선택부
141, 141', 142, 142', 143, 143', 144, 144' : 스냅백 방지 트랜지스터
145, 145', 147, 147', 311, 313 : 레벨쉬프트의 피모스(p-MOS) 트랜지스터
146, 146', 148, 148', 312, 314 : 레벨쉬프트의 엔모스(n-MOS) 트랜지스터
200 : 글로벌 비트라인 300 : 와이 디코더(Y Decoder)
301, 302, 303, 304 : 스냅백 방지 트랜지스터
400 : 와이 억세스부(Y Access) 500 : 고전압회로부
본 발명은 고전압회로부에서 발생된 동작전압을 스냅백 방지 트랜지스터에 인가함으로써, 트랜지스터의 스냅백 현상을 줄여 메모리 구동회로의 안정적인 동작을 도모하는 것이 특징이다.
본 발명의 메모리 장치는 도 4에 도시된 것과 같이 메모리배열부(100, 100', 100'')와, 주변의 구동회로로 구성되어 있다. 본 발명에 의한 메모리배열부는 복수개의 워드라인과 비트라인으로 구성된 메모리 셀부(110)와, 워드라인을 선택하기 위한 로우 디코더(120)와, 비트라인을 선택하기 위한 세그먼트 선택블록(130, 130'), 그리고 세그먼트 선택블록을 제어하는 섹터선택부(140, 140')를 포함하여 구성되어 있다. 그리고, 본 발명의 메모리장치는 메모리 셀부 외곽에 형성되어 비트라인에 신호를 인가하는 글로벌 비트라인(Global Bit Line)(200)과 글로벌 비트라인을 선택하기 위한 Y 디코더(300)와, Y 억세스 블록(400)으로 구성되며, 또 워드라인과 글로벌 비트라인에 프로그램 동작과 삭제동작 그리고, 읽기동작을 실시할 때에 고전압을 인가하는 고전압회로부(500)가 구성되어 있다.
메모리 셀부는 복수개의 비트라인과 복수개의 워드라인이 서로 직교하도록 형성되고, 그 교차부에 셀이 형성되어 있다. 이 메모리 셀부는 종래의 메모리 장치와 동일한 구조로 되어 있어 도면에는 상세히 도시되지 않았다.
로우 디코더(120)는 외부에서 제어신호와 동작전압을 인가받아 워드라인선택회로를 발생하여 메모리 셀부의 워드라인(WL0 ... WLm)을 선택한다. 섹터선택부(140, 140')는 로우 디코더(120)와 마찬가지로 외부에서 제어신호와 동작전압(RVPGG)을 인가받아 세그먼트 제어신호(SS0, SS1, SS2, SS3)를 출력한다. 이 때, 로우 디코더(120)와 섹터선택부(140, 140')에 인가되는 동작전압은 고전압발생회로에서 출력된 전압(RVPGG)이다. 종래의 메모리 장치는 이러한 동작전압으로 외부에서 별도의 전압 VDD를 인가했었다.
세그먼트 선택부(130, 130')는 섹터선택부(140, 140')에서 세그먼트 제어신호(SS0, SS1, SS2, SS3)를 인가받아 메모리 셀부의 비트라인을 선택한다. 그리고, 글로벌 비트라인(200)은 메모리 배열부(100, 100', 100'')의 외곽에 형성되어 비트라인에 신호를 인가한다. 고전압회로부(500)는 워드라인과 글로벌 비트라인 및, 비트라인의 동작에 필요한 동작전압을 출력한다.
와이디코더(Y Decoder)(300)는 고전압회로부(500)에서 동작전압을 인가받고, 소정의 제어신호를 인가받아 선택신호(YSEL0, YSEL2 ... YSELn)를 출력하고, 와이억세스(Y Access)부는 와이디코더에서 출력된 선택신호를 인가받아 글로벌 비트라인(200)을 선택한다.
와이디코더(300)와 섹터선택부(140, 140')는 모두 스냅백(snapback) 방지 트랜지스터(301, 302, 303, 304, 141, 141', 142, 142', 143, 143', 144, 144')와 레벨쉬프트(level shift)를 포함하여 구성되어 있다. 스냅백 방지 트랜지스터는 고전압회로부에서 출력된 동작전압을 게이트단자에 인가받아 동작하며, 레벨쉬프트는 스냅백 방지 트랜지스터에 연결된 엔모스(n-MOS) 트랜지스터(312, 314, 146, 146', 148, 148')와 피모스(p-MOS) 트랜지스터(311, 313, 145, 145', 147, 147')로 구성되어 있다.
이 때, 레벨쉬프트의 엔모스 트랜지스터(312, 314, 146, 146', 148, 148')는 드레인 단자가 스냅백 방지 트랜지스터의 소스단자에 연결되어 있으며, 레벨쉬프트의 피모스 트랜지스터(311, 313, 145, 145', 147, 147')는 소스 단자가 스냅백 방지 트랜지스터의 드레인에 연결되어 있다. 즉, 스냅백 방지 트랜지스터는 레벨쉬프트의 엔모스 트랜지스터와 피모스 트랜지스터에 모두 연결되어 있으며, 이러한 스냅백 방지 트랜지스터는 복수 개가 각각의 게이트 단자를 공통으로 하여 병렬로 연결되어 있다. 또한, 스냅백 방지 트랜지스터의 게이트 전압은 데이터 읽기 시 워드라인에 인가되는 전압 RVPGG가 인가된다.
이하, 본 발명의 동작원리에 대하여 첨부된 도 4를 참조하여 설명하도록 한다. 도 4는 본 발명의 플래쉬 메모리의 삭제 모드에서 프리프로그램(Pre-program) 동작에 대한 타이밍도를 도시한 것이다.
명령어 레지스터에 의해 반도체 메모리 칩(chip)이 삭제 모드로 설정되면, 먼저 본 발명의 플래쉬 메모리 선택회로는 칩의 선택된 섹터에 대해 과삭제(over erase) 문제를 제거하기 위해 프리프로그램 동작을 진행한다. 즉, 본 발명에 의한 플래쉬 메모리 선택회로는 메모리 셀부의 각 셀을 프로그램하기 위하여 내부 어드레스 카운터에 의해 어드레스 신호가 생성되고, 이 어드레스 신호에 의하여 워드라인과 글로벌 비트라인 및 글로벌 비트라인바가 선택된다.
그리고, 셀이 프로그램 되기 전에 셀의 상태를 검사(check)하고, 셀이 삭제 상태이면 본 발명에 의한 플래쉬 메모리 선택회로는 셀에 프로그램 전압을 인가하여 프로그램한다. 즉, 워드라인에 7 볼트와 11 볼트의 전압이 주기적으로 인가되고, 셀의 드레인과 소스 사이에는 셀에 프로그램할 수 있는 전압을 인가한다. 셀에 프로그램하려면, 글로벌비트라인에 9 볼트를 인가하고, 글로벌비트라인바에 0 볼트를 인가하여야 한다.
셀에 프로그램하는 동작이 완료되면, 다음 셀에 대한 어드레스가 인가되어 프로그램이 진행하게 되며, 프로그램 될 때까지 계속하여 프로그램 펄스가 인가된다. 만약, 다음 셀에 이미 프로그램이 되어 있으면, 확인동작(verify operation)에 의해 프로그램된 셀의 다음 셀이 선택되어 프로그램 동작이 계속 실시된다.
이 때, 각 디코더와 선택회로의 레벨쉬프트회로는 어드레스의 변경시에 외부전원 VDD가 3 볼트 내외의 저전압이면, 내부 고전압회로의 RVPGG를 스냅백 방지 트랜지스터의 게이트에 인가한다. 그 결과, 스냅백 방지용 트랜지스터의 드레인-소스 전압(VDS)가 8 볼트 이상으로 되어 스냅백전압보다 높아짐으로써, 스냅백 현상을 방지할 수 있다.
또, 스냅백 트랜지스터의 게이트전압이 5 볼트 정도가 되어 대략 3 볼트 내외의 외부전압보다 높게 되므로, 트랜지스터의 특성이 좋아진다. 따라서, 플래쉬 메모리의 구동회로가 종래보다 빠르게 동작하고, 메모리 셀부의 레이아웃의 면적을 줄일 수 있으며, 게다가 읽기 동작 시에 워드라인에 인가되는 전압 RVPGG의 저장 커패시터로 사용되어 메모리 셀부의 레이아웃을 종래보다 더 줄일 수 있게 된다.
본 발명은 저전압 플래쉬 메모리에서 셀의 삭제 및 프로그램 시, 외부전원이 낮아져 발생하는 레벨쉬프트의 스냅백 현상이 제거되어 반도체 IC 칩의 동작신뢰도를 향상시킬 수 있다. 그리고, 스냅백 트랜지스터의 게이트에 고전압이 인가되어 속도향상 및 반도체 레이아웃의 영역을 줄일 수 있는 효과를 가지며, 또 스냅백 트랜지스터가 워드라인에 인가되는 상시전압 RVPGG의 저장 커패시터로 사용되므로, 종래에 비해 반도체 레이아웃의 영역을 더 줄일 수 있는 효과가 있다.

Claims (4)

  1. 복수개의 비트라인과 복수개의 워드라인이 서로 직교하고 그 교차부에 플래쉬 메모리 셀이 형성된 메모리 셀부;
    외부에서 제어신호와 동작전압을 인가받아 워드라인선택신호를 발생하여 상기 워드라인을 선택하는 로우 디코더;
    외부에서 제어신호와 동작전압을 인가받아 세그먼트 제어신호를 발생하는 섹터선택부;
    상기 세그먼트 제어신호를 인가받아 상기 비트라인을 선택하는 세그먼트 선택부;
    상기 메모리 셀부의 외곽에 형성되어 상기 비트라인에 각각 연결된 글로벌 비트라인;
    상기 워드라인과 글로벌 비트라인의 동작에 필요한 상기 동작전압을 출력하는 고전압회로부;
    상기 동작전압과 소정의 제어신호를 인가받아 선택신호를 출력하는 와이 디코더; 그리고,
    상기 선택신호를 인가받아 상기 글로벌비트라인을 선택하는 와이 억세스부를 포함하여 구성된 플래쉬 메모리의 선택회로.
  2. 제 1 항에 있어서, 상기 섹터선택부는
    상기 고전압회로부에서 출력된 동작전압을 게이트 단자에 인가받는 스냅백 방지 트랜지스터; 그리고,
    상기 스냅백 방지 트랜지스터의 소스 단자에 드레인 단자가 연결된 엔모스 트랜지스터와 상기 스냅백 방지 트랜지스터의 드레인 단자에 소스 단자가 연결된 피모스 트랜지스터로 구성된 레벨쉬프트를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리의 선택회로.
  3. 제 1 항에 있어서, 상기 와이 디코더는
    상기 고전압회로부에서 출력된 동작전압을 게이트 단자에 인가받는 스냅백 방지 트랜지스터; 그리고,
    상기 스냅백 방지 트랜지스터의 소스 단자에 드레인 단자가 연결된 엔모스 트랜지스터와 상기 스냅백 방지 트랜지스터의 드레인 단자에 소스 단자가 연결된 피모스 트랜지스터로 구성된 레벨쉬프트를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리의 선택회로.
  4. 제 2 항, 제 3 항 중 어느 한 항에 있어서, 상기 스냅백 방지 트랜지스터 복수 개가 게이트 단자를 공통으로 하여 병렬로 연결된 것을 특징으로 하는 플래쉬 메모리의 선택회로.
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