KR20000027267A - 플래쉬 메모리 장치의 워드라인 디코더 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 장치의 워드라인 디코더에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
하나의 고전압 NMOS 트랜지스터와 트리플 NMOS 트랜지스터, 그리고 세 개의 고전압 PMOS 트랜지스터를 하나의 래치 단위로 구성하는 종래의 워드라인 디코더에서 NMOS 트랜지스터와 PMOS 트랜지스터의 웰을 분리시켜야 하므로 각 웰 사이에 공간이 필요하게 되기 때문에 소자의 면적을 증가시키게 되고, 한쪽 방향에서 구동되기 때문에 신호선의 폭주로 워드라인 디코더의 폭이 증가하게 되는 단점을 해결하고자 한다.
3. 발명의 해결 방법의 요지
메모리 셀 어레이의 양측에 NMOS 트랜지스터로만 구성된 제 1 디코딩부와 PMOS 트랜지스터로만 구성된 제 2 디코딩부로 디코더를 구성하므로써 레이아웃 면적을 줄일 수 있고, 워드라인 콘트롤을 단순화할 수 있다.

Description

플래쉬 메모리 장치의 워드라인 디코더
본 발명은 플래쉬 메모리 장치의 워드라인 디코더(word line decoder)에 관한 것으로, 특히 메모리 셀 어레이의 양측에 NMOS 트랜지스터로만 구성된 제 1 디코딩부와 PMOS 트랜지스터로만 구성된 제 2 디코딩부로 디코더를 설치하므로써 레이아웃 면적을 줄일 수 있고, 워드라인 콘트롤을 단순화할 수 있는 플래쉬 메모리 장치의 워드라인 디코더에 관한 것이다.
워그라인 디코더는 메모리 셀 어레이에 대해 프로그램(program), 소거(erase) 및 독출(read)을 실시하기 위해 워드라인을 선택하기 위한 것이다.
도 1은 종래의 플래쉬 메모리 장치의 워드라인 디코더(2)의 상세 구성도로서, 메모리 셀 어레이(1)의 하나의 워드라인에 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)와 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)가 래치 구조를 이루고 있다. 이를 하나의 래치 구조를 예로 좀더 상세히 설명하면 다음과 같다.
제 1 PMOS 트랜지스터(P1)의 게이트 단자에는 인버터(도시않됨)를 통해 반전된 리셋 신호(XRSTb)가 인가된다. 리셋 신호는 독출(read) 동작을 수행할 때와 프로그램(program) 동작을 수행할 때 하이 상태로 인가된다. 제 1 NMOS 트랜지스터(N1)의 게이트 단자에는 제 1 프리디코더(도시않됨)의 제 1 신호(XPREA<0>)가 입력되고, 소오스 단자에는 제 2 프리디코더(도시않됨)의 제 1 신호(XPREB<0>)가 입력된다. 제 1 및 제 2 프리디코더는 다수의 어드레스 신호를 입력하고, 이를 코딩하여 다수의 신호를 출력한다. 제 1, 제 2 및 제 3 PMOS 트랜지스터(P1, P2 내지 P3)의 각각의 소오스 단자는 프로그램 전압, 독출 전압 또는 접지 전압을 공급하는 제 2 전원(VPP)과 연결된다. 또한, 제 2 NMOS 트랜지스터(N2)의 소오스 단자는 접지 전압 또는 소거시 음전압(negative voltage)을 공급하는 제 1 전원(VEE)과 연결된다. 제 3 PMOS 트랜지스터(P3)의 드레인 단자와 제 2 NMOS 트랜지스터(N2)의 드레인 단자는 제 2 노드(Q2)에 접속된다. 제 2 PMOS 트랜지스터(P2)의 게이트 단자는 제 2 노드(Q2)와 접속되고, 제 3 PMOS 트랜지스터의 게이트 단자와 제 2 NMOS 트랜지스터(N2)의 게이트 단자는 각각 제 1 노드(Q1)에 접속된다. 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2) 각각의 드레인 단자와 제 1 NMOS 트랜지스터(N1)의 드레인 단자는 제 1 노드(Q1)에 접속된다. 제 2 노드(Q2)의 전위에 의해 워드라인이 선택된다. 여기서, 제 1 내지 제 3 PMOS 트랜지스터(P1 내지 P3)와 제 1 NMOS 트랜지스터(N1)는 고전압 트랜지스터이며, 제 2 NMOS 트랜지스터(N2)는 트리플 웰 트랜지스터이다.
상기와 같이 구성되는 종래의 워드라인 디코더는 하나의 워드라인을 선택하기 위해 하나의 고전압 NMOS 트랜지스터와 트리플 NMOS 트랜지스터, 그리고 세 개의 고전압 PMOS 트랜지스터를 하나의 래치 단위로 구성한다. 그런데, NMOS 트랜지스터와 PMOS 트랜지스터의 웰을 분리시켜야 하므로 각 웰 사이에 공간이 필요하게 되기 때문에 소자의 면적을 증가시키게 된다. 또한 한쪽 방향에서 구동되기 때문에 신호선의 폭주로 워드라인 디코더의 폭이 증가하게 된다.
따라서, 본 발명은 소자의 면적을 줄일 수 있으며, 하나의 워드라인을 선택하기 위한 게이트의 수도 줄일 수 있는 플래쉬 메모리 장치의 워드라인 디코더를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 제 1 및 제 2 제어 신호에 따라 워드라인을 선택하여 제 1 전압을 메모리 셀 어레이에 공급하기 위한 NMOS 트랜지스터로 구성된 제 1 디코딩부와, 상기 제 1 및 제 2 제어 신호에 따라 상기 워드라인을 선택하여 제 2 전압을 메모리 셀 어레이에 공급하기 위한 PMOS 트랜지스터로 구성된 제 2 디코딩부로 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치의 워드라인 디코더의 상세 구성도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더의 블록도.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더의 하나의 블록에 대한 상세 구성도.
<도면의 주요 부분에 대한 부호 설명>
1, 41: 메모리 셀 어레이 2 : 워드라인 디코더
11 내지 1M : 제 1 내지 제 M 디코딩 블록
21 내지 2N : 제 1 내지 제 N 스위칭 수단
31 : 제 1 디코딩부 51 : 제 2 디코딩부
P1 내지 P3 : 제 1 내지 제 3 PMOS 트랜지스터
N1 및 N2 : 제 1 및 제 2 NMOS 트랜지스터
Q1 및 Q2 : 제 1 및 제 2 노드
P11 내지 P1n : 제 1 PMOS 트래지스터
P21 내지 P2m : 제 2 PMOS 트랜지스터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더의 블록도로서, 다수의 디코딩 블록(11 내지 1M)과 디코딩 블록을 선택하여 제 1 전압(VEE)을 공급하기 위한 스위칭 수단(21 내지 2N)으로 구성된다.
디코딩 블록(11 내지 1M)에는 다수의 제 1 프리디코더 출력 신호(XPREA)와 이의 반전 신호(XPREA'), 다수의 제 2 프리디코더 출력 신호(XPREB)와 이의 반전 신호(XPREB') 및 제 2 전원(VPP)이 공급된다. 스위칭 수단(21 내지 2N)에는 다수의 블록 선택 신호(BLOCK) 및 제 1 전원(VEE)이 공급되어 선택된 블록에 대해 제 1 전압을 공급한다.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더의 상세 구성도로서, 도 2에서 하나의 디코딩 블록을 예로 설명하기 위한 것이다.
본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더는 셀 어레이(42) 양측에 NMOS 트랜지스터로만 구성된 제 1 디코딩부(31)와 PMOS 트랜지스터로만 구성된 제 2 디코딩부(51)로 구성된다.
먼저, NMOS 트랜지스터로만 구성된 제 1 디코딩부(31)의 상세 구성을 살펴보면, 하나의 워드라인에 두 개의 NMOS 트랜지스터가 접속된다. 즉, 제 1 NMOS 트랜지스터(N11)는 제 2 프리디코더(도시않됨)로부터 출력되어 반전된 제 1 신호(XPREB'<0>)가 게이트 단자와 접속되고, 접지 전압과 소거시 음전압(negative voltage)을 공급하는 제 1 전원(VEE)이 소오스 단자와 접속된다. 제 2 NMOS 트랜지스터(N21)는 제 1 프리디코더(도시않됨)로부터 출력되어 반전된 제 1 신호(XPREA'<0>)가 게이트 단자와 접속되고, 제 1 전원(VEE)이 소오스 단자와 접속된다. 또한 제 1 및 제 2 NMOS 트랜지스터의 드레인 단자는 각각 접속되어 하나의 워드라인을 선택하게 된다.
다음, PMOS 트랜지스터로만 구성된 제 2 디코딩부(51)의 상세 구성을 살펴 보면, 제 1 PMOS 트랜지스터(P11)가 하나의 워드라인에 접속되고, 다수의 워드라인에 각각 접속된 다수의 제 1 PMOS 트랜지스터(P11 내지 P1n)가 하나의 단위를 이루고, 각각의 소오스 단자가 제 2 PMOS 트랜지스터(P21)와 접속된다. 즉, 제 1 PMOS 트랜지스터(P11)의 게이트 단자는 제 1 프리디코더(도시않됨)로부터 출력된 제 1 신호(XPREA<0>)와 접속되고, 드레인 단자는 워드라인과 접속된다. 제 2 PMOS 트랜지스터(P21)의 게이트 단자는 제 2 프리디코더(도시않됨)로부터 출력된 제 1 신호(XPREB<0>)와 접속되고, 소오스 단자는 프로그램 전압, 독출 전압 또는 접지 전압을 출력하는 제 2 전원(VPP)과 접속되며, 드레인 단자는 제 1 PMOS 트랜지스터(P11)의 소오스 단자와 접속된다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 장치의 워드라인 디코더의 동작 방법을 각 모드에 공급되는 신호의 상태를 나타내는 [표 1]을 참조하여 설명하기로 한다.
소거 모드에서 플래쉬 메모리 장치는 블록 단위로 소거를 실시하기 때문에 도 2에 도시된 스위칭 수단에 의해 블록을 선택한다. 선택된 블록에는 제 1 전원(VEE)이 -8V로 인가되고, 반전된 제 2 프리디코더 출력 신호(XPREB')가 VCC로 공급되며, 제 2 전원(VPP)은 0V로 공급된다. VCC로 공급되는 반전된 제 2 프리디코더 출력 신호(XPREB')에 의해 PMOS 트랜지스터로 구성된 제 2 디코딩부(51)의 제 2 PMOS 트랜지스터(P21 내지 P2m)를 턴오프시켜 제 2 전원(VPP)의 공급을 차단시킨다. 한편, NMOS 트랜지스터로 구성된 제 1 디코딩부(31)에는 -8V의 제 1 전원(VEE)이 공급되고, 반전된 제 2 프리디코더 출력 신호(XPREB')가 VCC상태로 제 1 NMOS 트랜지스터(N11 내지 N1r)의 게이트 단자로 입력되어 제 1 NMOS 트랜지스터(N11 내지 N1r)를 턴온시킨다. 제 2 NMOS 트랜지스터(N21 내지 N2r)의 게이트 단자에는 0V의 반전된 제 1 프리디코더 출력 신호(XPREA')가 입력되어 이들을 턴오프시킨다. 따라서, 턴온된 제 1 NMOS 트랜지스터(N11 내지 N1r)를 통해 -8V의 제 1 전압이 모든 워드라인을 통해 공급되어 메모리 셀 어레이를 소거시킨다.
반면에 선택되지 않은 블록은 제 1 전원(VEE)이 0V로 공급되기 때문에 데이터의 소거는 이루어지지 않는다.
프로그램 모드의 경우 바이트 단위로 프로그램이 이루어진다. 선택된 워드라인은 제 1 전원(VEE)이 0V이고, 반전된 제 1 프리디코더 출력 신호(XPREA') 및 반전된 제 2 프리디코더 출력 신호(XPREB')가 0V로 인가된다. 따라서, 제 1 디코딩부(31)의 모든 NMOS 트랜지스터를 턴오프시켜 메모리 셀 어레이의 전류가 접지 단자로 흐르는 것을 막아준다. 또한, 제 2 전원(VPP)은 8V로 인가되고, 제 1 프리디코더 출력 신호(XPREA) 및 제 2 프리디코더 출력 신호(XPREB)가 모두 0V로 인가된다. 따라서, 제 2 디코딩부의 모든 PMOS 트랜지스터를 턴온시켜 8V의 제 2 전원(VPP)이 메모리 셀 어레이로 인가되어 메모리 셀 어레이를 프로그램시킨다.
선택되지 않은 워드라인은 제 1 전원(VEE)이 0V이고, 반전된 제 1 또는 제 2 프리디코더 출력 신호(XPREA' 또는 XPREB')가 VCC로 인가되어 제 1 디코딩부의 제 1 NMOS 트랜지스터 또는 제 2 NMOS 트랜지스터를 턴온시켜 메모리 셀 어레이의 전위를 접지 단자로 디스차지시킨다. 한편, 제 2 디코딩부(51)로 8V의 제 1 또는 제 2 프리디코더 출력 신호(XPREA 또는 XPREB)가 인가되고, 제 2 전원(VPP)에 의해 8V의 전압이 공급된다. 따라서, 8V의 제 1 또는 제 2 프리디코더 출력 신호(XPREA 또는 XPREB)에 의해 모든 PMOS 트랜지스터가 턴오프되어 제 2 전원(VPP)에 의한 전압이 메모리 셀 어레이로 공급되는 것을 막아주어 프로그램되는 것을 방지할 수 있다.
독출 모드인 경우 상기 프로그램 모드의 경우와 동일하게 동작하지만, 제 2 전원(VPP), 제 1 또는 제 2 프리디코더 출력 신호(XPREA 또는 XPREB)는 8V로 인가되는 대신에 독출 전압이 인가된다.
VEE VPP XPREA XPREB XPREA' XPREB'
소거 SELECT -8V 0V 0V × 0V VCC
UNSELECT 0V 0V × × × VCC
프로그램 SELECT 0V 8V 0V 0V 0V 0V
UNSELECT 0V 8V × 8V × VCC
0V 8V 8V 0V VCC 0V
독출 SELECT 0V 독출 전압 0V 0V 0V 0V
UNSELECT 0V 독출 전압 × 독출 전압 × VCC
0V 독출 전압 독출 전압 0V VCC 0V
상술한 바와 같이 본 발명에 의하면 메모리 셀 어레이를 사이에 두고 NMOS 트랜지스터로만 구성된 제 1 디코딩부와 PMOS 트랜지스터로만 구성된 제 2 디코딩부로 디코더를 분리하여 구성한다. 따라서, 종래의 PMOS 트랜지스터 및 NMOS 트랜지스터를 래치 구조로 형성하여 각각의 트랜지스터의 웰을 분리하기 위한 스페이스를 줄일 수 있고, 하나의 워드라인을 선택하기 위한 게이트의 수도 줄일 수 있다. 또한, 게이트 수의 감소로 게이트간의 신호의 왕래가 줄어들어 워드라인 콘트롤을 단순화할 수 있다.

Claims (5)

  1. 제 1 및 제 2 제어 신호에 따라 워드라인을 선택하여 제 1 전압을 메모리 셀 어레이에 공급하기 위한 NMOS 트랜지스터로 구성된 제 1 디코딩부와,
    상기 제 1 및 제 2 제어 신호에 따라 상기 워드라인을 선택하여 제 2 전압을 메모리 셀 어레이에 공급하기 위한 PMOS 트랜지스터로 구성된 제 2 디코딩부로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 워드라인 디코더.
  2. 제 1 항에 있어서, 상기 제 1 디코딩부는 상기 제 2 제어 신호에 따라 제 1 전압을 메모리 셀 어레이에 공급하기 위한 제 1 NMOS 트랜지스터와,
    상기 제 1 제어 신호에 따라 상기 제 1 전압을 메모리 셀 어레이에 공급하기 위한 제 2 NMOS 트랜지스터로 이루어지되, 상기 제 1 및 제 2 NMOS 트랜지스터의 드레인 단자는 하나의 워드라인과 서로 접속되는 것을 특징으로 하는 플래쉬 메모리 장치의 워드라인 디코더.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 전압은 접지 전압 또는 소거시 공급하는 음전압인 것을 특징으로 하는 플래쉬 메모리 장치의 워드라인 디코더.
  4. 제 1 항에 있어서, 상기 제 2 디코딩부는 다수의 제 1 제어 신호에 따라 동작되며 드레인 단자가 워드라인에 각각 접속된 다수의 제 1 PMOS 트랜지스터와,
    상기 제 2 제어 신호에 따라 동작되며 소오스 단자를 통해 입력되는 제 2 전압을 상기 선택된 제 2 PMOS 트랜지스터를 통해 워드라인에 공급하기 위한 제 2 PMOS 트랜지스터로 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 워드라인 디코더.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 제 1 전압은 프로그램 전압, 독출 전압 또는 접지 전압중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 장치의 워드라인 디코더.
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* Cited by examiner, † Cited by third party
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US7397681B2 (en) 2005-03-24 2008-07-08 Samsung Electronics Co., Ltd. Nonvolatile memory devices having enhanced bit line and/or word line driving capability

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