JP3180003B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置の低消
費電力化技術、特に読出し動作時に使用するセンス回路
に関する。

【０００２】

【従来の技術】従来から、半導体記憶装置のうちで不揮
発性メモリはマイクロコンピュータシステムの読出し専
用メモリ（以下「ＲＯＭ」と略称する）として制御プロ
グラムや固定データの格納などに広く使用されている。
不揮発性メモリには多くの種類があり、使用目的に応じ
て選択される。代表的な不揮発性メモリの一つに、ＥＰ
ＲＯＭ（Erasaple Programmable ＲＯＭ）がある。Ｅ
ＰＲＯＭは、ユーザ側でデータの書込みが可能であるけ
れども、データの消去は紫外線の照射によって行う。全
メモリアレイの内容が一括して消去されるので、データ
を書換えるたびにＥＰＲＯＭを実装されている配線基盤
から抜取ってプログラムを行う必要がある。このような
ＥＰＲＯＭはメモリセル面積が小さく、大容量化に適し
ている。しかしながら、紫外線消去のために紫外線透過
窓付きパッケージを必要として高価になり、プログラマ
またはライタなどと呼ばれる書込み装置によってデータ
の書込みを行うために、書込み時にシステムの基盤から
取外す必要があり、手間がかかるなどの問題がある。

【０００３】一方、電気的に消去可能なＥＥＰＲＯＭ
（Electrically ErasableProgrammable ＲＯＭ）は、
使用しているシステム内で電気的に書換えが可能である
けれども、メモリセル面積がＥＰＲＯＭの１．５から２
倍程度と大きくなり、値段が高く大容量化は困難であ
る。そこで最近では、両者の中間的な半導体記憶装置と
して、フラッシュメモリ、またはフラッシュＥＥＰＲＯ
Ｍと呼ばれるものが開発されている。このフラッシュメ
モリは、チップ全体、またはセクタあるいはブロックと
呼ばれる一定の領域のメモリセルを一括して電気的に消
去する機能を有する不揮発性半導体記憶装置であり、メ
モリセル面積はＥＰＲＯＭと同程度の値を実現すること
ができる。

【０００４】図５は、典型的なフラッシュメモリの構成
を示す。ビット線Ｂ１，Ｂ２，…とワード線Ｗ１，Ｗ
２，…との交点に、記憶素子１，２，３，４，…が配置
され、メモリマトリクスを構成する。各記憶素子１〜４
は、浮遊ゲート型電界効果トランジスタ構造を有してお
り、１素子で１ビットの記憶素子を構成することがで
き、高集積化に優れている。各記憶素子１〜４は、ワー
ド線Ｗ１，Ｗ２，…に接続される制御ゲート電極５、デ
ータを記憶する浮遊ゲート電極６、共通接続されるソー
ス電極７およびビット線Ｂ１，Ｂ２，…に接続されるド
レイン電極８を有する。

【０００５】各記憶素子１〜４へのデータの書込みは、
制御ゲート電極５に１２Ｖ、ドレイン電極８に７Ｖ、ソ
ース電極７に０Ｖをそれぞれ印加し、ドレイン接合近傍
で発生させたホットエレクトロンを浮遊ゲート電極５に
注入することによって行う。書込みによって、記憶素子
１〜４の制御ゲート電極６からみた閾値電圧は高くな
る。一方、消去は制御ゲート電極５を接地し、ソース電
極７に約１２Ｖの正の高電圧を印加し、浮遊ゲート電極
６とソース電極７との間に高電界を発生させ、薄いゲー
ト酸化膜を通したトンネル現象を利用し、浮遊ゲート電
極６に蓄積された電子をソース電極７側に引抜くことに
よって行う。消去によって制御ゲート電極５からみた閾
値電圧は低くなる。記憶素子が選択トランジスタを有し
ていないので、閾値電圧が負になる過剰消去は致命的な
不良となる。過剰消去されていると、制御ゲート電圧が
ＯＶの非選択状態でもドレイン電流が流れ、選択状態と
の区別がつかなくなるからである。

【０００６】また、読出しはソース電極７に０Ｖ、ドレ
イン電極８に１Ｖ程度の低電圧を印加し、制御ゲート電
極５には約５Ｖ程度の電源電圧を印加し、このときドレ
イン電極８とソース電極７との間のチャネルに流れる電
流の大小が記憶されているデータの「１」と「０」とに
対応することを利用して行う。ドレイン電圧を低電圧に
するのは、寄生的な弱い書込み動作であるソフトライト
を避けるためである。

【０００７】このような記憶素子１〜４では、書込みを
ドレイン側、消去をソース側で行うので、接合プロファ
イルはそれぞれの動作に適するように個別に最適化する
ことが望ましい。たとえば図６に示すように、ソース電
極７側とドレイン電極８側とは非対称構造となってお
り、ドレイン接合では書込み効率を高めるために電界集
中型プロファイルを用い、ソース接合では高電圧が印加
可能な電界緩和型プロファイルを採用する。

【０００８】消去時にソース電極７に高電圧を印加する
方法は、ソース接合の耐圧を高めなければならないの
で、ソース電極７側を微細化しにくいこと、およびソー
ス電極近傍でホットホールが発生し、その一部がトンネ
ル絶縁膜中にトラップされ、記憶セルの信頼性が低下す
るなどの問題がある。そこで、他の消去方法として、制
御ゲート電極５に約−１０Ｖの負電圧、ソース電極７に
約５Ｖの電源電圧をそれぞれ印加し、トンネル電流によ
って消去する方法がある。この方法の利点の一つは、消
去時にソース電極７に印加する電圧が低いので、ソース
電極７側の接合耐圧が低くてもよくなり、記憶セルのゲ
ート長を短縮することが可能となることである。

【０００９】ソース電極７に高電界を加える消去方法で
は、バンド間トンネル電流が流れ、その電流値はチップ
全体で数ｍＡにも達し、昇圧回路の使用が困難になる。
したがって、従来は消去用の高電圧Ｖｐｐをチップ外部
から供給している。負ゲート消去方法では、ソース電極
７に５Ｖまたは３Ｖの電源電圧Ｖｃｃを供給することが
可能になるので、単一電源化が比較的容易となるという
利点がある。書込みにホットエレクトロンを用いる方法
では、書込み時に１セル当たり約１ｍＡ流れるので、従
来のＥＥＰＲＯＭと同様に、ＦＭトンネル電流を用いて
書込み時に１セル当たりに流れる電流を少なくするフラ
ッシュメモリもある。

【００１０】半導体プロセスの微細化や、電池駆動の携
帯型機器の普及とともに、動作電源の低電圧化が要望さ
れている。そのため、５Ｖ単一動作ではなく、３．３Ｖ
単一動作品の要求や開発も活発化している。３．３Ｖの
電源電圧Ｖｃｃで読出す場合は、現状のフラッシュＥＥ
ＰＲＯＭでは、ワード線につながる制御ゲート電極５に
電源電圧であるＶｃｃ＝３．３Ｖあるいは高速化や動作
マージン拡大のため内部昇圧した約５Ｖを印加してい
る。

【００１１】このような不揮発性半導体記憶装置では、
記憶は不揮発性であるけれども、短時間での書込みと読
出しとが可能なランダムアクセスメモリ（以下「ＲＡ
Ｍ」と略称する）に比べて、多くの動作状態を有する。
動作状態としては、たとえば書込み、ブロック消去、全
チップ一括消去、状態レジスタの読出し等がある。多数
の動作状態を外部制御信号の組合わせに対応させると、
従来のＥＰＲＯＭやＥＥＰＲＯＭにあるチップイネーブ
ル（／ＣＥ）、ライトイネーブル（／ＷＥ）、アウトイ
ネーブル（／ＯＥ）などの制御信号では足りなくなり、
新しい制御信号を追加する必要が生じる。なお、「／」
は負論理であることを示し、図面上のバー記号に対応す
るものとする。その結果、必要な外部端子の数が増加し
たり使い勝手が悪くなるので、制御信号線を増加するこ
となく、コマンド方式によって動作状態の切換えを行う
方法が考案され、主流になっている。このような不揮発
性半導体記憶装置では、ユーザが入力したコマンドは、
コマンド・ステート・マシーン（以下「ＣＳＭ」と略称
する）と呼ばれるコマンドを認識する回路に入り、ライ
ト・ステート・マシーン（以下「ＷＳＭ」と略称する）
がコマンドに対応した消去や書込みなどの動作を実行す
る。

【００１２】通常、半導体記憶装置には、利用目的に応
じて、出力するデータの幅が８ｂｉｔや１６ｂｉｔなど
として設定されている。このデータ幅は、そのチップ固
有の値が初めから設定される場合や、出力データ幅制御
信号であるｂｙｔｅ信号などに応じて可変である場合が
ある。従来の半導体記憶装置では、ビット線のデータを
外部に出力するセンスアンプはこのデータ幅に応じて必
要な数だけ配置されている。すなわちデータの幅が８ｂ
ｉｔ固定の場合は８個のセンスアンプ、データの幅が１
６ｂｉｔ固定の場合は１６個のセンスアンプがそれぞろ
え配置されている。出力データ幅制御信号に応じてデー
タの幅が可変である場合は、たとえばデータ幅が８ｂｉ
ｔと１６ｂｉｔで切換えられ、１６個のセンスアンプを
配置する。データ幅が１６ｂｉｔの時は１６個のセンス
アンプを、データ幅が８ｂｉｔの時にも１６個全てのセ
ンスアンプを動作させる。この場合、動作する必要のな
いセンスアンプまで電流が流れることになる。また、こ
のセンスアンプを用いて、書込みの際に内需回路で自動
的にベリファイを行う手法が、たとえば特開平３−１２
５３９９号公報などに開示されている。この先行技術で
は、動作させるセンスアンプの数の制御については示さ
れていない。

【００１３】図７は、たとえば１６個のセンスアンプ１
１，１２，…，２５，２６を有する場合の構成を示す。
図８は、各センスアンプ１１，１２，…，２５，２６の
回路構成を示す。センス回路イネーブル信号ＳＥＮは、
各センスアンプ１１，１２，…，２５，２６を動作状態
とする時に高電位となる信号である。この図８に示すト
ランジスタ３１はＮチャネルＭＯＳトランジスタであ
り、ゲート入力のイネーブル信号ＥＮが高電位の時にＯ
Ｎ状態となり、センスアンプ１１，１２，…，２５，２
６が動作状態となる。イネーブル信号ＥＮが低電位の時
には、トランジスタ３１がＯＦＦ状態となり、センスア
ンプ１１，１２，…，２５，２６は動作しなくなる。１
６個のセンスアンプ１１，１２，…，２５，２６全ての
イネーブル信号ＥＮにセンス回路イネーブル信号ＳＥＮ
が入力されているので、センス回路イネーブル信号ＳＥ
Ｎが高電位の場合にはセンスアンプ１１，１２，…，２
５，２６の全てのＮチャネルＭＯＳトランジスタ３１が
同時にＯＮ状態となり、センスアンプ１１〜２６の全て
が同時に動作する。ＮチャネルＭＯＳトランジスタ３
２，３３は差動対を構成し、ＰチャネルＭＯＳトランジ
スタ３４，３５はカレントミラー回路を構成する。

【００１４】

【発明が解決しようとする課題】従来からの不揮発性メ
モリでは、データ幅が初めから設定されている場合も、
ＢＹＴＥ信号などの出力データ幅制御信号に応じて可変
である場合も、同様の構成のセンス回路を用いている。
したがって、データ幅が８ｂｉｔと１６ｂｉｔで切換え
可能な場合でも、動作する必要がないセンスアンプまで
動作することとなり、必要がない電流が流れて消費電力
が増大する。たとえば特開平４−２５８０２２号公報に
は、複数選択されたメモリセルの出力をセンスし、これ
によって得られるセンス結果を基に論理処理を行い、所
定のデータ幅に対応した出力データを得る構成が開示さ
れているけれども、非選択のメモリセルに対応するセン
スアンプも動作するので、必要のない電流が流れて消費
電力が大きくなる問題がある。

【００１５】本発明の目的は、読出し動作時の読出し電
流を最小限にして消費電力を低減することができる半導
体記憶装置を提供することである。

【００１６】

【課題を解決するための手段】本発明は、予め定める最
大ビット数のデータ幅で記憶素子がマトリクス状に配置
され、最大ビット数と同数のセンスアンプを有する半導
体記憶装置において、外部出力用のデータ幅を最大ビッ
ト数以内の範囲で設定する幅設定手段と、幅設定手段か
らの出力に応答して、設定されたデータ幅に対応するセ
ンスアンプのみを動作させる制御手段とを含み、更に、
外部出力用とは異なる内部出力用の読出し動作の機能を
備え、前記制御手段は、内部出力用の読出し動作の際
に、全部のセンスアンプを動作させることを特徴とする
半導体記憶装置である。また、本発明の前記記憶素子
は、データを記憶する浮遊ゲート電極と、データの書込
みおよび読出しを制御する制御ゲート電極と、共通接続
されるソース電極と、読出し時にデータを出力するドレ
イン電極とを備える浮遊ゲート型電界効果トランジスタ
構造を有し、前記センスアンプは、選択された記憶素子
のドレイン電極からの出力電圧と、予め設定される基準
電圧とを比較し、比較結果に従う論理値を出力すること
を特徴とする。

【００１７】

【作用】本発明に従えば、センス回路は最大ビット数と
同数のセンスアンプから成り、外部出力用のデータ幅
は、幅設定手段に最大ビット数以内の範囲で設定可能で
あり、制御手段は設定されたデータ幅に対応するセンス
アンプのみを動作させる。センス回路が最大ビット数に
対応するセンスアンプを有していても、動作するセンス
アンプの数が外部出力用のデータ幅に対応しているの
で、不必要なセンスアンプを動作させることはなく、消
費電力の低減を図ることができる。

【００１８】さらに本発明に従えば、半導体記憶装置に
は外部出力用とは異なる内部出力用の読出し動作の機能
が備えられ、内部出力用の読出し動作の際には制御手段
によって全部のセンスアンプが動作させられるので、内
部読出し動作の機能を高速度で実行することができる。
一般にはこのような内部出力用の読出し動作は、たとえ
ばベリファイ機能など、書込み時に書込まれたデータの
内容を確認するための動作であり、その頻度は小さく、
通常のＲＯＭとしての外部読出し動作時には消費電力を
充分に低減することができる。

【００１９】また本発明に従えば、浮遊ゲート型電界効
果トランジスタ構造を記憶素子とするフラッシュＥＥＰ
ＲＯＭの出力データ幅を可変にし、最大データ幅以内で
使用するときには消費電力の低減を図ることができる。

【００２０】

【実施例】図１は、本発明の一実施例による不揮発性メ
モリの概略的な構成を示す。入出力バッファ４０を介し
て、外部データバスに接続される。メモリアレイ４１
は、図５に示したような浮遊ゲート型電界効果トランジ
スタを記憶素子として用いるメモリセル４１ａとＹ選択
回路４１ｂとを含み、フラッシュＥＥＰＲＯＭとして構
成される。メモリアレイ４１は、１６ビットのデータ幅
を有し、８ビットずつのセンス回路４２，４３でビット
線のデータが読取られる。不揮発性メモリの動作は、制
御回路４４によって制御される。メモリアレイ４１を内
部読出ししてベリファイ動作を行う時には、データ入力
レジスタ４５に比較用のデータを一時的に記憶する。制
御回路４４内には、外部から与えられるコマンドを記憶
するコマンドレジスタ４６および記憶されたコマンドに
応じて制御信号を発生する書込み消去動作回路４７が含
まれる。アドレスレジスタ４８には、アドレスＡ０〜Ａ
ｎが与えられ、デコーダ４９の行デコーダ４９ａおよび
列デコーダ４９ｂによってデコードされ、メモリアレイ
４１を選択する。最下位アドレスＡ０は、スイッチ回路
５０に与えられる。書込み消去動作回路４７によって発
生される制御信号ＲＵＮ，ＳＥＮ，ＢＹＴＥは、スイッ
チ回路５０に与えられる。

【００２１】図２は、図１の実施例のスイッチ回路５０
およびセンス回路４２，４３の構成を示す。スイッチ回
路５０には、Ａ０，ＢＹＴＥ，ＲＵＮ，ＳＥＮなどの制
御信号が入力される。スイッチ回路４０からは、センス
回路４２用に第１のイネーブル信号ＥＮ１が発生され、
スイッチ４３用に第２のイネーブル信号ＥＮ２が発生さ
れる。センス回路４２内には、ビット線Ｂ１，…，Ｂ８
をそれぞれセンスするためのセンスアンプ５１，…，５
８が含まれる。センスアンプ４３内にはビット線Ｂ９，
…，Ｂ１６をそれぞれセンスするセンスアンプ５９，
…，６６がそれぞれ含まれる。各センスアンプ５１，
…，５８，５９，…，６６には、基準レベルであるＬｒ
ｅｆが共通に与えられる。

【００２２】図３は、図２のスイッチ回路４０の内部構
成を示す。スイッチ回路４０には、ＮＡＮＤゲート７
１，７２、ＡＮＤゲート７３，７４およびインバータ７
５，７６が含まれ、制御信号Ａ０，ＢＹＴＥ，ＲＵＮ，
ＳＥＮに応じて、出力信号ＥＮ１，ＥＮ２を次の表１の
ように発生する。ここで「Ｌ」はローレベル、「Ｈ」は
ハイレベル、「Ｘ」はレベルに無関係であることをそれ
ぞれ示す。

【００２３】

【表１】

【００２４】次に本実施例の動作について説明する。デ
ータ幅８ｂｉｔで読出し動作を行う場合は、データ幅制
御信号ＢＹＴＥがハイレベル、最下位アドレス信号Ａ０
がローレベル、内部状態信号ＲＵＮがローレベルとな
り、センスアンプ制御信号ＥＮ１はハイレベル、ＥＮ２
はローレベルとなる。これによって、センスアンプ５１
〜５８の８個を動作させて外部読出し動作が行われる。
データ幅１６ｂｉｔで読出し動作を行う場合には、デー
タ幅制御信号ＢＹＴＥをローレベル、最下位アドレス信
号Ａ０をハイレベル、内部状態信号ＲＵＮをローレベル
として、センスアンプ制御信号ＥＮ１はハイレベル、Ｅ
Ｎ２もハイレベルとする。これによって全てのセンスア
ンプ５１〜６６が動作する。以上のように８ｂｉｔで読
出し動作を行う場合には、消費電力を最小限にするた
め、必要のないセンスアンプ５９〜６６は動作させな
い。

【００２５】また読出したデータを外部へ出力しないベ
リファイなどの第２の読出し動作時には、内部状態信号
ＲＵＮをハイレベルとすれば、データ幅制御信号ＢＹＴ
Ｅおよび最下位アドレス信号Ａ０がハイレベルあるいは
ローレベルのいずれであっても関係なく、つまりデータ
幅が８ｂｉｔであっても１６ｂｉｔであっても関係な
く、全てのセンスアンプ５１〜６６を動作させて効率的
で高速な第２の読出し動作を行う。

【００２６】図４は、本発明の他の実施例として、デー
タ幅は８ｂｉｔ固定とし、センスアンプ８１〜９６を１
６個配置したセンス回路の構成を示す。スイッチ回路８
０および各センスアンプ８１〜９６の内部構成は、前述
の実施例のスイッチ回路５０およびセンスアンプ５１〜
６６と同様とする。本実施例では、外部読出し動作を行
うときにはセンスアンプ８１〜８８の８個のみを動作さ
せて必要のないセンスアンプ８９〜９６は動作させず、
消費電力を最小限にする。ベリファイなどの第２の読出
し動作時には１６個全てのセンスアンプ８１〜９６を動
作させて効率的で高速な第２の読出し動作を行う。この
ように固定されたデータ幅以上のセンスアンプを配置し
て、読出し時には固定されたデータ幅に対応した数のセ
ンスアンプを動作させ、ベリファイなどの第２の読出し
時には全てのセンスアンプを動作させることによっても
消費電力の低減と必要な場合の高速動作とを期待するこ
とができる。

【００２７】以上の説明では、半導体記憶装置として、
フラッシュＥＥＰＲＯＭ等の不揮発性メモリに本発明を
適用しているけれども、揮発性のスタティックＲＡＭや
ダイナミックＲＡＭにも適用して消費電力の削減を図る
ことができる。アプリケーションによって、出力データ
幅を８ｂｉｔとを、最大の出力データ幅１６ｂｉｔ以下
の出力データ幅のみの使用に限定された場合でも、たと
えばベリファイ時には半導体記憶素子よりデータを外部
に出力しないので、最大の出力データ幅に対応したセン
スアンプを動作させ、効率的で高速な第２の読出し動作
を実現することができる。

【００２８】

【発明の効果】以上のように本発明によれば、出力用の
読出し動作時には外部出力用のデータ幅の変更に伴うビ
ット数の変化に対応して、それと同数のセンスアンプの
みをセンス回路のうちで動作させることができる。不要
なセンスアンプを動作させないので、読出しに必要な電
流を最小限にして消費電力を低減することができる。

【００２９】さらに本発明によれば、読出したデータを
外部に出力しないベリファイなど、外部出力用とは異な
る内部出力用の読出し機能の動作時には、全てのセンス
アンプを動作させて効率的で高速の読出しを実現するこ
とができる。

【００３０】また本発明によれば、浮遊ゲート型電界効
果トランジスタを記憶素子として用いるフラッシュＥＥ
ＰＲＯＭなどの出力データ幅を可変にして、最大ビット
数以下の出力データ幅で動作させるときには、消費電力
の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の概略的な電気的構成を示す
ブロック図である。

【図２】図１の実施例のスイッチ回路５０およびセンス
回路４２，４３に関連する構成を示すブロック図であ
る。

【図３】図２のスイッチ回路５０の論理的構成を示すブ
ロック図である。

【図４】本発明の他の実施例によるスイッチ回路８０お
よびセンスアンプ８１〜９６の構成を示すブロック図で
ある。

【図５】不揮発性メモリのメモリマトリクスの構成の一
部を示す電気回路図である。

【図６】不揮発性メモリのメモリセルの構成を示す簡略
化した断面図である。

【図７】従来のセンス回路の構成を示すブロック図であ
る。

【図８】従来のセンスアンプの構成を示す電気回路図で
ある。

【符号の説明】

４１ メモリアレイ ４１ａ メモリセル ４２，４３ センス回路 ４４ 制御回路 ４５ データ入力レジスタ ４６ コマンドレジスタ ４７ 書込み消去動作回路 ５０，８０ スイッチ回路 ５１〜６６，８１〜９６ センスアンプ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 予め定める最大ビット数のデータ幅で記
   憶素子がマトリクス状に配置され、最大ビット数と同数
   のセンスアンプを有する半導体記憶装置において、 外部出力用のデータ幅を最大ビット数以内の範囲で設定
   する幅設定手段と、 幅設定手段からの出力に応答して、設定されたデータ幅
   に対応するセンスアンプのみを動作させる制御手段とを
   含み、更に、 外部出力用とは異なる内部出力用の読出し動作の
   機能を備え、前記 制御手段は、内部出力用の読出し動作の際に、全部
   のセンスアンプを動作させることを特徴とする半導体記
   憶装置。
2. 【請求項２】 前記記憶素子は、データを記憶する浮遊
   ゲート電極と、データの書込みおよび読出しを制御する
   制御ゲート電極と、共通接続されるソース電極と、読出
   し時にデータを出力するドレイン電極とを備える浮遊ゲ
   ート型電界効果トランジスタ構造を有し、 前記センスアンプは、選択された記憶素子のドレイン電
   極からの出力電圧と、予め設定される基準電圧とを比較
   し、比較結果に従う論理値を出力することを特徴とする
   請求項１記載の半導体記憶装置。