JPH04258022A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04258022A JPH04258022A JP3019569A JP1956991A JPH04258022A JP H04258022 A JPH04258022 A JP H04258022A JP 3019569 A JP3019569 A JP 3019569A JP 1956991 A JP1956991 A JP 1956991A JP H04258022 A JPH04258022 A JP H04258022A
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- memory cell
- memory cells
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000010586 diagram Methods 0.000 description 7
- 238000012790 confirmation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
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- 238000003860 storage Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプログラマブル・ロジッ
ク・デバイス（ＰＬＤ）の積項等に適用して好適な多重
選択される複数の不揮発性半導体メモリセルを設けてな
る半導体集積回路装置に関する。
ク・デバイス（ＰＬＤ）の積項等に適用して好適な多重
選択される複数の不揮発性半導体メモリセルを設けてな
る半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路装置とし
て図４にその要部を示すようなものが提案されている。 図中、ＷＬ１〜ＷＬｎはワード線、１１〜１ｎはＥＰＲ
ＯＭセル、２は電源線、３は電流センス型のセンスアン
プ、４はｐＭＯＳトランジスタ（以下、ｐＭＯＳという
）、５はｎＭＯＳトランジスタ（以下、ｎＭＯＳという
）、６はインバータ・アンプ、７は出力アンプ、８は出
力端子であり、この半導体集積回路装置は、ＥＰＲＯＭ
セル１１〜１ｎの全部又は一部を多重選択し、この多重
選択したＥＰＲＯＭセルの記憶内容のＡＮＤ値を得よう
とするものであって、ＰＬＤの積項等に広く使用されて
いるものである。
て図４にその要部を示すようなものが提案されている。 図中、ＷＬ１〜ＷＬｎはワード線、１１〜１ｎはＥＰＲ
ＯＭセル、２は電源線、３は電流センス型のセンスアン
プ、４はｐＭＯＳトランジスタ（以下、ｐＭＯＳという
）、５はｎＭＯＳトランジスタ（以下、ｎＭＯＳという
）、６はインバータ・アンプ、７は出力アンプ、８は出
力端子であり、この半導体集積回路装置は、ＥＰＲＯＭ
セル１１〜１ｎの全部又は一部を多重選択し、この多重
選択したＥＰＲＯＭセルの記憶内容のＡＮＤ値を得よう
とするものであって、ＰＬＤの積項等に広く使用されて
いるものである。
【０００３】ここに、例えば、ＥＰＲＯＭセル１１〜１
ｎの全てに書込みが行われている場合において、これら
ＥＰＲＯＭセル１１〜１ｎが多重選択された場合、ＥＰ
ＲＯＭセル１１〜１ｎのドレイン・ソース間には小電流
しか流れないので、ｐＭＯＳ４のドレインとｎＭＯＳ５
のドレインとの接続点であるノード９のレベルはＨレベ
ルとなり、この結果、出力端子８に得られる出力もＨレ
ベルとなる。また、例えば、ＥＰＲＯＭセル１２〜１ｎ
には書込みが行われており、ＥＰＲＯＭセル１１には書
込みが行われていない場合においてＥＰＲＯＭセル１１
〜１ｎが多重選択された場合には、ＥＰＲＯＭセル１２
〜１ｎのドレイン・ソース間には小電流しか流れないが
、ＥＰＲＯＭセル１１のドレイン・ソース間には大電流
が流れるので、ノード９のレベルはＬレベルとなり、こ
の結果、出力端子８に得られる出力もＬレベルとなる。
ｎの全てに書込みが行われている場合において、これら
ＥＰＲＯＭセル１１〜１ｎが多重選択された場合、ＥＰ
ＲＯＭセル１１〜１ｎのドレイン・ソース間には小電流
しか流れないので、ｐＭＯＳ４のドレインとｎＭＯＳ５
のドレインとの接続点であるノード９のレベルはＨレベ
ルとなり、この結果、出力端子８に得られる出力もＨレ
ベルとなる。また、例えば、ＥＰＲＯＭセル１２〜１ｎ
には書込みが行われており、ＥＰＲＯＭセル１１には書
込みが行われていない場合においてＥＰＲＯＭセル１１
〜１ｎが多重選択された場合には、ＥＰＲＯＭセル１２
〜１ｎのドレイン・ソース間には小電流しか流れないが
、ＥＰＲＯＭセル１１のドレイン・ソース間には大電流
が流れるので、ノード９のレベルはＬレベルとなり、こ
の結果、出力端子８に得られる出力もＬレベルとなる。
【０００４】
【発明が解決しようとする課題】ここに、ＥＰＲＯＭセ
ル１１〜１ｎの全てに書込みが行われている場合におい
て、これらＥＰＲＯＭセル１１〜１ｎが多重選択された
場合に、出力としてＨレベルを得るためには、センスア
ンプ３に流れるスレッショルド電流をＩｔｈ、書込みが
行われている場合におけるＥＰＲＯＭセルのドレイン・
ソース電流をＩｓｗとした場合、Ｉｔｈ＞ｎ×Ｉｓｗな
る条件が必要となる。
ル１１〜１ｎの全てに書込みが行われている場合におい
て、これらＥＰＲＯＭセル１１〜１ｎが多重選択された
場合に、出力としてＨレベルを得るためには、センスア
ンプ３に流れるスレッショルド電流をＩｔｈ、書込みが
行われている場合におけるＥＰＲＯＭセルのドレイン・
ソース電流をＩｓｗとした場合、Ｉｔｈ＞ｎ×Ｉｓｗな
る条件が必要となる。
【０００５】しかしながら、ＥＰＲＯＭセル１１〜１ｎ
の数が多くなると、たとえスレッショルド電流Ｉｔｈを
大きくしても、このＩｔｈ＞ｎ×Ｉｓｗなる条件を満た
すことが困難となる。この場合、ＥＰＲＯＭセル１１〜
１ｎに対する書込みを深くし、Ｉｓｗ＝０とすることに
よってＩｔｈ＞ｎ×Ｉｓｗを満たすことが可能となる。 しかしながら、これを行う場合にはＥＰＲＯＭセル１１
〜１ｎを特殊な構造にしなければならず、製造工程数が
増加するという問題点や、専用の書込み確認回路が必要
となる等の問題点があった。
の数が多くなると、たとえスレッショルド電流Ｉｔｈを
大きくしても、このＩｔｈ＞ｎ×Ｉｓｗなる条件を満た
すことが困難となる。この場合、ＥＰＲＯＭセル１１〜
１ｎに対する書込みを深くし、Ｉｓｗ＝０とすることに
よってＩｔｈ＞ｎ×Ｉｓｗを満たすことが可能となる。 しかしながら、これを行う場合にはＥＰＲＯＭセル１１
〜１ｎを特殊な構造にしなければならず、製造工程数が
増加するという問題点や、専用の書込み確認回路が必要
となる等の問題点があった。
【０００６】本発明は、かかる点に鑑み、多重選択され
る複数の不揮発性半導体メモリセルを設け、多重選択さ
れた不揮発性半導体メモリセルの記憶内容について一定
の処理を行うようになされた半導体集積回路装置につき
、従来構造の不揮発性半導体メモリセルを使用する場合
においても、メモリセルの数を増加することができるよ
うにすることを目的とする。
る複数の不揮発性半導体メモリセルを設け、多重選択さ
れた不揮発性半導体メモリセルの記憶内容について一定
の処理を行うようになされた半導体集積回路装置につき
、従来構造の不揮発性半導体メモリセルを使用する場合
においても、メモリセルの数を増加することができるよ
うにすることを目的とする。
【０００７】
【課題を解決するための手段】図１は本発明の原理説明
図であって、本発明による半導体集積回路装置は、多重
選択される複数の不揮発性半導体メモリセル１０１〜１
０ｎと、これら複数の不揮発性半導体メモリセル１０１
〜１０ｎのそれぞれに対応して設けられた複数のセンス
アンプ１１１〜１１ｎと、これら複数のセンスアンプ１
１１〜１１ｎの出力について一定の論理処理を行う論理
ゲート１２又は前記複数のセンスアンプ１１１〜１１ｎ
の出力に対応したアナログ量を読み出すアナログ量読出
し回路１３とを具備して構成される。
図であって、本発明による半導体集積回路装置は、多重
選択される複数の不揮発性半導体メモリセル１０１〜１
０ｎと、これら複数の不揮発性半導体メモリセル１０１
〜１０ｎのそれぞれに対応して設けられた複数のセンス
アンプ１１１〜１１ｎと、これら複数のセンスアンプ１
１１〜１１ｎの出力について一定の論理処理を行う論理
ゲート１２又は前記複数のセンスアンプ１１１〜１１ｎ
の出力に対応したアナログ量を読み出すアナログ量読出
し回路１３とを具備して構成される。
【０００８】
【作用】かかる本発明においては、不揮発性半導体メモ
リセル１０１〜１０ｎのそれぞれに対応してセンスアン
プ１１１〜１１ｎを設けるようにしているので、センス
アンプ１１１〜１１ｎに流れるスレッショルド電流をＩ
ｔｈ、書込みが行われている場合における不揮発性半導
体メモリセル１０１〜１０ｎに流れる電流をＩｓｗとし
た場合には、ＩｔｈとＩｓｗは、各センスアンプ１１１
〜１１ｎにおいてＩｔｈ＞Ｉｓｗなる条件を満たせば十
分である。
リセル１０１〜１０ｎのそれぞれに対応してセンスアン
プ１１１〜１１ｎを設けるようにしているので、センス
アンプ１１１〜１１ｎに流れるスレッショルド電流をＩ
ｔｈ、書込みが行われている場合における不揮発性半導
体メモリセル１０１〜１０ｎに流れる電流をＩｓｗとし
た場合には、ＩｔｈとＩｓｗは、各センスアンプ１１１
〜１１ｎにおいてＩｔｈ＞Ｉｓｗなる条件を満たせば十
分である。
【０００９】
【実施例】以下、図２及び図３を参照して、本発明の第
１実施例及び第２実施例について説明する。なお、図２
において、図４に対応する部分には同一符号を付し、そ
の重複説明は省略する。
１実施例及び第２実施例について説明する。なお、図２
において、図４に対応する部分には同一符号を付し、そ
の重複説明は省略する。
【００１０】第１実施例・・図２
図２は本発明の第１実施例の要部を示す回路図であり、
図中、１４１〜１４ｎはそれぞれＥＰＲＯＭセル１１〜
１ｎに対応して設けられたセンスアンプであって、１５
１〜１５ｎはｐＭＯＳ、１６１〜１６ｎはｎＭＯＳであ
る。
図中、１４１〜１４ｎはそれぞれＥＰＲＯＭセル１１〜
１ｎに対応して設けられたセンスアンプであって、１５
１〜１５ｎはｐＭＯＳ、１６１〜１６ｎはｎＭＯＳであ
る。
【００１１】また、１７はｐＭＯＳ１５１〜１５ｎに供
給すべきバイアス電圧ＶＢ１とｎＭＯＳ１６１〜１６ｎ
に供給すべきバイアス電圧ＶＢ２とを発生するバイアス
電圧発生回路である。なお、バイアス電圧ＶＢ１は、Ｅ
ＰＲＯＭセル１１〜１ｎを流れる読出し電流がＥＰＲＯ
Ｍセル１１〜１ｎに書込みが行われている場合の読出し
電流とＥＰＲＯＭセル１１〜１ｎに書込みが行われてい
ない場合の読出し電流との境近傍にあるとき、ｐＭＯＳ
１５１〜１５ｎが飽和領域で動作するような電圧である
ことが好適である。
給すべきバイアス電圧ＶＢ１とｎＭＯＳ１６１〜１６ｎ
に供給すべきバイアス電圧ＶＢ２とを発生するバイアス
電圧発生回路である。なお、バイアス電圧ＶＢ１は、Ｅ
ＰＲＯＭセル１１〜１ｎを流れる読出し電流がＥＰＲＯ
Ｍセル１１〜１ｎに書込みが行われている場合の読出し
電流とＥＰＲＯＭセル１１〜１ｎに書込みが行われてい
ない場合の読出し電流との境近傍にあるとき、ｐＭＯＳ
１５１〜１５ｎが飽和領域で動作するような電圧である
ことが好適である。
【００１２】また、バイアス電圧ＶＢ２は、ｎＭＯＳ１
６１〜１６ｎとＥＰＲＯＭセル１１〜１ｎとの間の電圧
が０〜１．５［Ｖ］の範囲にあり、かつ、ＥＰＲＯＭセ
ル１１〜１ｎを流れる読出し電流がＥＰＲＯＭセル１１
〜１ｎに書込みが行われている場合の読出し電流とＥＰ
ＲＯＭセル１１〜１ｎに書込みが行われていない場合の
読出し電流との境近傍にあるとき、ｎＭＯＳ１６１〜１
６ｎが飽和領域で動作するような電圧が好適である。
６１〜１６ｎとＥＰＲＯＭセル１１〜１ｎとの間の電圧
が０〜１．５［Ｖ］の範囲にあり、かつ、ＥＰＲＯＭセ
ル１１〜１ｎを流れる読出し電流がＥＰＲＯＭセル１１
〜１ｎに書込みが行われている場合の読出し電流とＥＰ
ＲＯＭセル１１〜１ｎに書込みが行われていない場合の
読出し電流との境近傍にあるとき、ｎＭＯＳ１６１〜１
６ｎが飽和領域で動作するような電圧が好適である。
【００１３】また、１８１〜１８ｎはインバータ・アン
プ、１９１〜１９ｎ、２０はｎＭＯＳ、２１はｐＭＯＳ
であって、これらインバータ・アンプ１８１〜１８ｎと
、ｎＭＯＳ１９１〜１９ｎ、２０と、ｐＭＯＳ２１とで
ＡＮＤ回路が構成されている。また、２２は、このＡＮ
Ｄ回路の出力をラッチするラッチ回路である。
プ、１９１〜１９ｎ、２０はｎＭＯＳ、２１はｐＭＯＳ
であって、これらインバータ・アンプ１８１〜１８ｎと
、ｎＭＯＳ１９１〜１９ｎ、２０と、ｐＭＯＳ２１とで
ＡＮＤ回路が構成されている。また、２２は、このＡＮ
Ｄ回路の出力をラッチするラッチ回路である。
【００１４】また、ＶＰＰは書込み電圧、２３１〜２３
ｎは書込み制御信号Ｗに制御されて書込み電圧ＶＰＰを
ＥＰＲＯＭセル１１〜１ｎのドレインに供給するための
高耐圧のｎＭＯＳ、２４１〜２４ｎは、読出し時、ＥＰ
ＲＯＭセル１１〜１ｎのドレイン電圧を所定の低電圧に
設定すると共に、書込み時、ｎＭＯＳ１６１〜１６ｎと
ＥＰＲＯＭセル１１〜１ｎとの接続を遮断するための高
耐圧のｎＭＯＳである。なお、Ｖｅｒｉｆｙは書込みを
確認するモードを設定するための信号である。
ｎは書込み制御信号Ｗに制御されて書込み電圧ＶＰＰを
ＥＰＲＯＭセル１１〜１ｎのドレインに供給するための
高耐圧のｎＭＯＳ、２４１〜２４ｎは、読出し時、ＥＰ
ＲＯＭセル１１〜１ｎのドレイン電圧を所定の低電圧に
設定すると共に、書込み時、ｎＭＯＳ１６１〜１６ｎと
ＥＰＲＯＭセル１１〜１ｎとの接続を遮断するための高
耐圧のｎＭＯＳである。なお、Ｖｅｒｉｆｙは書込みを
確認するモードを設定するための信号である。
【００１５】この第１実施例においては、ＥＰＲＯＭセ
ル１１〜１ｎの全てに書込みが行われている場合におい
て、これらＥＰＲＯＭセル１１〜１ｎが多重選択された
場合、出力としてＨレベルを得るためには、センスアン
プ１４１〜１４ｎに流れるスレッショルド電流をＩｔｈ
、書込みが行われている場合におけるＥＰＲＯＭセル１
１〜１ｎのドレイン・ソース電流をＩｓｗとした場合に
、各センスアンプ１４１〜１４ｎにおいて、Ｉｔｈ＞Ｉ
ｓｗなる条件を満たせば十分である。
ル１１〜１ｎの全てに書込みが行われている場合におい
て、これらＥＰＲＯＭセル１１〜１ｎが多重選択された
場合、出力としてＨレベルを得るためには、センスアン
プ１４１〜１４ｎに流れるスレッショルド電流をＩｔｈ
、書込みが行われている場合におけるＥＰＲＯＭセル１
１〜１ｎのドレイン・ソース電流をＩｓｗとした場合に
、各センスアンプ１４１〜１４ｎにおいて、Ｉｔｈ＞Ｉ
ｓｗなる条件を満たせば十分である。
【００１６】したがって、この第１実施例によれば、Ｅ
ＰＲＯＭセル１１〜１ｎを特殊な構造にし、書込みを深
くして、Ｉｓｗ＝０とする必要がなく、この結果、製造
工程数を増加させることなく、また、専用の書込み確認
回路を設けることもなく、従来構造のままでＥＰＲＯＭ
セル１１〜１ｎの数を増加することができる。
ＰＲＯＭセル１１〜１ｎを特殊な構造にし、書込みを深
くして、Ｉｓｗ＝０とする必要がなく、この結果、製造
工程数を増加させることなく、また、専用の書込み確認
回路を設けることもなく、従来構造のままでＥＰＲＯＭ
セル１１〜１ｎの数を増加することができる。
【００１７】第２実施例・・図３
図３は本発明の第２実施例の要部を示す回路図であって
、この第２実施例は、不揮発性半導体メモリセルとして
ＥＥＰＲＯＭセルを設けた例であり、例えば、ニューロ
コンピュータに使用される。
、この第２実施例は、不揮発性半導体メモリセルとして
ＥＥＰＲＯＭセルを設けた例であり、例えば、ニューロ
コンピュータに使用される。
【００１８】図中、２５１〜２５ｎはＥＥＰＲＯＭセル
、２６１〜２６ｎはセンスアンプであって、２７１〜２
７ｎはｐＭＯＳ、２８１〜２８ｎは高耐圧のｎＭＯＳで
ある。また、２９１〜２９ｎはインバータ・アンプ、３
０１〜３０ｎはｐＭＯＳ、３１１〜３１ｎは電流スイッ
チであり、３２１〜３２ｎ及び３３１〜３３ｎはｎＭＯ
Ｓである。なお、ｎＭＯＳ３３１〜３３ｎは、そのサイ
ズを１対２対・・・対２ｎ−１とされている。即ち、ｎ
ＭＯＳ３２１〜３２ｎがＯＮとされた場合、電流スイッ
チ３１１〜３１ｎに１対２対・・対２ｎ−１の電流が流
れるように形成されている。また、ｐＭＯＳ３０１〜３
０ｎは信号φＲバーに制御されて出力を読み出すタイミ
ングを設定するためのものである。
、２６１〜２６ｎはセンスアンプであって、２７１〜２
７ｎはｐＭＯＳ、２８１〜２８ｎは高耐圧のｎＭＯＳで
ある。また、２９１〜２９ｎはインバータ・アンプ、３
０１〜３０ｎはｐＭＯＳ、３１１〜３１ｎは電流スイッ
チであり、３２１〜３２ｎ及び３３１〜３３ｎはｎＭＯ
Ｓである。なお、ｎＭＯＳ３３１〜３３ｎは、そのサイ
ズを１対２対・・・対２ｎ−１とされている。即ち、ｎ
ＭＯＳ３２１〜３２ｎがＯＮとされた場合、電流スイッ
チ３１１〜３１ｎに１対２対・・対２ｎ−１の電流が流
れるように形成されている。また、ｐＭＯＳ３０１〜３
０ｎは信号φＲバーに制御されて出力を読み出すタイミ
ングを設定するためのものである。
【００１９】また、３４１〜３４ｎは、読出し時、ＥＥ
ＰＲＯＭセル２５１〜２５ｎのドレイン電圧を所定の低
電圧に設定するための高耐圧のｎＭＯＳ、３５１〜３５
ｎはＥＥＰＲＯＭセル２５１〜２５ｎのコントロールゲ
ートに、読出し時、選択電圧、例えば５［Ｖ］又は非選
択電圧、例えば０［Ｖ］を供給し、書込み時、例えば１
２．５［Ｖ］を供給し、消去時には、０［Ｖ］を供給す
るための高耐圧のｎＭＯＳである。
ＰＲＯＭセル２５１〜２５ｎのドレイン電圧を所定の低
電圧に設定するための高耐圧のｎＭＯＳ、３５１〜３５
ｎはＥＥＰＲＯＭセル２５１〜２５ｎのコントロールゲ
ートに、読出し時、選択電圧、例えば５［Ｖ］又は非選
択電圧、例えば０［Ｖ］を供給し、書込み時、例えば１
２．５［Ｖ］を供給し、消去時には、０［Ｖ］を供給す
るための高耐圧のｎＭＯＳである。
【００２０】また、３６１〜３６ｎは書込み制御信号Ｗ
によって制御されてＥＥＰＲＯＭセル２５１〜２５ｎの
ドレインに対して、書込み時は、０［Ｖ］を供給し、消
去時には１２．５［Ｖ］を供給するための高耐圧のｎＭ
ＯＳ、３７１〜３７ｎは、読出し制御信号Ｒに制御され
て、読み出し時、ＥＥＰＲＯＭセル２５１〜２５ｎのソ
ースを接地し、読出しを可能とするためのｎＭＯＳであ
る。
によって制御されてＥＥＰＲＯＭセル２５１〜２５ｎの
ドレインに対して、書込み時は、０［Ｖ］を供給し、消
去時には１２．５［Ｖ］を供給するための高耐圧のｎＭ
ＯＳ、３７１〜３７ｎは、読出し制御信号Ｒに制御され
て、読み出し時、ＥＥＰＲＯＭセル２５１〜２５ｎのソ
ースを接地し、読出しを可能とするためのｎＭＯＳであ
る。
【００２１】かかる第２実施例においては、ｎビット分
解能のアナログ量を読出すことができるが、ここに、例
えば、ＥＥＰＲＯＭセル２５１〜２５ｎの全てに書込み
が行われている場合において、これらＥＥＰＲＯＭセル
２５１〜２５ｎが多重選択された場合に、対応したアナ
ログ量を出力として得るためには、センスアンプ２６１
〜２６ｎに流れるスレッショルド電流をＩｔｈ、書込み
が行われている場合におけるＥＥＰＲＯＭセル２５１〜
２５ｎのドレイン・ソース電流をＩｓｗとした場合、各
センスアンプ２６１〜２６ｎにおいて、Ｉｔｈ＞Ｉｓｗ
なる条件を満たせば十分である。
解能のアナログ量を読出すことができるが、ここに、例
えば、ＥＥＰＲＯＭセル２５１〜２５ｎの全てに書込み
が行われている場合において、これらＥＥＰＲＯＭセル
２５１〜２５ｎが多重選択された場合に、対応したアナ
ログ量を出力として得るためには、センスアンプ２６１
〜２６ｎに流れるスレッショルド電流をＩｔｈ、書込み
が行われている場合におけるＥＥＰＲＯＭセル２５１〜
２５ｎのドレイン・ソース電流をＩｓｗとした場合、各
センスアンプ２６１〜２６ｎにおいて、Ｉｔｈ＞Ｉｓｗ
なる条件を満たせば十分である。
【００２２】したがって、この第２実施例によれば、Ｅ
ＥＰＲＯＭセル２５１〜２５ｎを特殊な構造にし、書込
みを深くして、Ｉｓｗ＝０とする必要がなく、この結果
、製造工程数を増加させることなく、また、専用の書込
み確認回路を設けることもなく、従来構造のままでＥＥ
ＰＲＯＭセル２５１〜２５ｎの数を増加することができ
る。
ＥＰＲＯＭセル２５１〜２５ｎを特殊な構造にし、書込
みを深くして、Ｉｓｗ＝０とする必要がなく、この結果
、製造工程数を増加させることなく、また、専用の書込
み確認回路を設けることもなく、従来構造のままでＥＥ
ＰＲＯＭセル２５１〜２５ｎの数を増加することができ
る。
【００２３】
【発明の効果】以上のように、本発明によれば、不揮発
性半導体メモリセルのそれぞれに対応してセンスアンプ
を設けるようにしているので、センスアンプに流れるス
レッショルド電流をＩｔｈ、書込みが行われている場合
における不揮発性半導体メモリセルに流れる電流をＩｓ
ｗとした場合には、ＩｔｈとＩｓｗは、各センスアンプ
においてＩｔｈ＞Ｉｓｗなる条件を満たせば十分である
。したがって、従来構造のままで不揮発性半導体メモリ
セルを増加することができる。
性半導体メモリセルのそれぞれに対応してセンスアンプ
を設けるようにしているので、センスアンプに流れるス
レッショルド電流をＩｔｈ、書込みが行われている場合
における不揮発性半導体メモリセルに流れる電流をＩｓ
ｗとした場合には、ＩｔｈとＩｓｗは、各センスアンプ
においてＩｔｈ＞Ｉｓｗなる条件を満たせば十分である
。したがって、従来構造のままで不揮発性半導体メモリ
セルを増加することができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す回路図である
。
。
【図３】本発明の第２実施例の要部を示す回路図である
。
。
【図４】従来の半導体集積回路装置の要部を示す回路図
である。
である。
１０１〜１０ｎ 不揮発性半導体メモリセル１１１〜
１１ｎ センスアンプ １２ 論理ゲート １３ アナログ量読出し回路
１１ｎ センスアンプ １２ 論理ゲート １３ アナログ量読出し回路
Claims (5)
- 【請求項１】多重選択される複数の不揮発性半導体メモ
リセル（１０１〜１０ｎ）と、該複数の不揮発性半導体
メモリセル（１０１〜１０ｎ）のそれぞれに対応して設
けられた複数のセンスアンプ（１１１〜１１ｎ）と、該
複数のセンスアンプ（１１１〜１１ｎ）の出力について
一定の論理処理を行う論理ゲート（１２）とを具備して
構成されていることを特徴とする半導体集積回路装置。 - 【請求項２】多重選択される複数の不揮発性半導体メモ
リセル（１０１〜１０ｎ）と、該複数の不揮発性半導体
メモリセル（１０１〜１０ｎ）のそれぞれに対応して設
けられた複数のセンスアンプ（１１１〜１１ｎ）と、該
複数のセンスアンプ（１１１〜１１ｎ）の出力に対応し
たアナログ量を読み出すアナログ量読出し回路（１３）
とを具備して構成されていることを特徴とする半導体集
積回路装置。 - 【請求項３】前記センスアンプは、一方の電源と前記不
揮発性半導体メモリセルとの間にｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとの直列回路を設け、前記ｐＭ
ＯＳトランジスタと前記ｎＭＯＳトランジスタとの接続
点に出力を得るように構成されていることを特徴とする
請求項１又は２記載の半導体集積回路装置。 - 【請求項４】前記ｐＭＯＳトランジスタに供給されるバ
イアス電圧は、前記不揮発性半導体メモリセルを流れる
読出し電流が前記不揮発性半導体メモリセルに書込みが
行われている場合の読出し電流と前記不揮発性半導体メ
モリセルに書込みが行われていない場合の読出し電流と
の境近傍にあるとき、前記ｐＭＯＳトランジスタが飽和
領域で動作するような電圧であることを特徴とする請求
項３記載の半導体集積回路装置。 - 【請求項５】前記ｎＭＯＳトランジスタに供給されるバ
イアス電圧は、前記ｎＭＯＳトランジスタと前記不揮発
性半導体メモリセルとの接続点の電圧が０〜１．５［Ｖ
］の範囲にあり、かつ、前記不揮発性半導体メモリセル
を流れる読出し電流が前記不揮発性半導体メモリセルに
書込みが行われている場合の読出し電流と前記不揮発性
半導体メモリセルに書込みが行われていない場合の読出
し電流との境近傍にあるとき、前記ｎＭＯＳトランジス
タが飽和領域で動作するような電圧であることを特徴と
する請求項３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019569A JPH04258022A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019569A JPH04258022A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258022A true JPH04258022A (ja) | 1992-09-14 |
Family
ID=12002925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019569A Withdrawn JPH04258022A (ja) | 1991-02-13 | 1991-02-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708603A (en) * | 1995-06-19 | 1998-01-13 | Sharp Kabushiki Kaisha | Semiconductor memory device |
-
1991
- 1991-02-13 JP JP3019569A patent/JPH04258022A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708603A (en) * | 1995-06-19 | 1998-01-13 | Sharp Kabushiki Kaisha | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |