KR100420574B1 - 반도체집적회로장치 - Google Patents

Abstract

소망의 내부전압에 의해 높게 된 승압전압을 형성하는 차지펌프회로와 기준전압에 의거해서 복수종류의 분압전압을 형성하는 분압회로와, 상기 차지펌프회로의 출력전압이 상기 분압전압 중 특정의 전압을 n배로 한 전압과, 소정의 분압전압을 가산함에 의해 소망의 내부전압으로 되도록 차지펌프회로를 간헐적으로 동작시키는 제어회로를 설치한다.

Description

반도체 집적회로장치

본 발명은, 반도체 집적회로장치에 관한, 복수종류의 내부전압을 가진 일괄소거형 불휘발성 기억장치(후레쉬 EEPROM : ElectricaL1y Erasable and programmable Read only memory)와 같은 반도체 집적회로장치에 이용하는 유효한 기술에 관한 것이다.

전기적 일괄소거형 EEPROM은 칩에 형성된 메모리셀의 전체를 일괄하여, 또는 칩에 형성된 메모리셀 중, 어느 하나의 묶음의 메모리셀군을 일괄하여 전기적으로 소거하는 기능을 가진 불휘발성 기억장치이다. 이와 같은 일괄소거형 EEPROM에 관해서는 예를들면, "IEEE International Solid-State Circuits Conference", 152 ~ 153페이지, 1987년의 "IEEE International Solid-State Circuits Conference", 76,77페이지, "IEEE, J. Solid-State Circuits", Vol. 23(1988) 1157 ~ 1163페이지에 기재되어 있다.

본출원인은 콘트롤게이트와 플로팅게이트를 구비한 기억트랜지스터로서 기록동작도 터널전류에 의해 행하도록 함과 동시에, 종래와는 역으로 플로팅게이트에 전하를 주입하는 것에 의해 문턱치(threshold) 전압을 워드선의 선택레벨보다 높게되도록 하여 소거동작을 행하는 기억트랜지스터를 개발했다. 이 구성에서, 기억트랜지스터에 대한 소거동작은 그 문턱치 전압이 워드선의 선택레벨에 대해서 높게 되는 것이므로, 종래와 같이 플로팅게이트의 전하를 기판측으로 뽑아내서 문턱치 전압을 낮게하는 기억트랜지스터와 같이, 과소거에 의해 디플리션(depletion)모드로 되어서 워드선이 비선택레벨인데도 관계없이 온 상태로 되어버리는 것에 의해 다른 메모리셀을 판독불능으로 해버리지 않는다.

그러나, 터널전류에 의해 기록동작을 행하는 것으로는 판독동작에 의해 터널전류가 발생해서 오소거가 되어버리는 일이 없도록, 판독시에 기억트랜지스터의 드레인에 주어진 전압을 극력 낮게할 필요가 있는 등과 같이 동작전압의 설정을 고정도로 할 필요가 있다. 그 때문에, 반도체 집적회로에 많은 종류의 전압을 형성하는 회로가 필요하게 된다.

본 발명의 목적은 고정도로 효율이 좋은 복수 종류의 내부전압을 형성할 수 있는 전원회로를 구비한 반도체 집적회로장치를 제공하는 것이다.

본 발명의 다른 목적은 효율좋게 기록 및 소거가 가능한 일괄소거형 불휘발성 기억회로를 구비한 반도체 집적회로장치를 제공하는 것이다.

본 발명 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부된 도면에서 명확하게 된다.

본원에서 개시된 발명중 대표적인 것의 개요를 간단히 설명하면, 아래와 같다. 즉, 소망의 내부전압에 의해 높게된 승압전압(boost)을 형성하는 차지펌프회로와, 기준전압에 의거해서 복수 종류의 분압전압을 형성하는 분압회로와, 상기 차지펌프회로의 출력전압은 상기 분압전압 중 특성의 전압을 n배로 한 전압과, 소정의분압전압이 가산되어서 되는 소망의 내부전압으로 되도록 상기 차지펌프회로를 간헐적으로 동작시키는 제어회로를 설치한다.

상기의 수단에 의하면, 기준전압을 n배로 한 전압과, 그것을 분압해서 형성되게 되는 미조정용의 전압을 조합하는 것이므로 안정한 임의의 전압을 효율좋게 형성할 수 있다.

본 발명은 첨부된 도면을 참조하는 예로해서 더 자세히 기술된다.

제19도에는 본 발명에 관한 일괄소거형 불휘발성기억장치(이 이후 후레쉬메모리로 칭한다)의 일실시예의 개략블럭도를 나타내고 있다. 발명의 이해를 용이하게 하기 위하여, 메모리어레이(MAR)부분에 대해서는 복수의 메모리셀의 회로구성이 대표로해서 예시적으로 나타나 있다. 동도면의 각회로블럭 및 회로소자는 공지의 반도체 집적회로의 제조기술에 의해, 단결정 실리콘과 같은 1개의 반도체기판 상에 형성된다.

본 발명의 후레쉬메모리는 2개의 전원단자 VCCT와 GNDT를 가진다. 단자(GNDT)는 회로의 기준전압(GND)(예를들면 0V)이 공급되며, 단자(VCCT)는 회로의 기준전압보다 높은 전원전압(VCC)(예를들면 3V)이 공급된다. 본 발명의 후레쉬메모리는 이 2개의 전압(VCC,GND)을 기초로 복수종류의 내부전압을 고정도로 생성한다.

동도면에서, X어드레스신호(AX)는 X어드레스버퍼(XADB)로 입력된다. 이 X어드레스버퍼(XADB)에 입력된 어드레스신호는 X디코더(XDC)에 의해 해독된다. 워드선(WLil ~ WLim)은 m개의 메모리셀로 되는 블럭에 대응해서 설치된 워드선 선택구동회로(WDBi)에 의해 선택된다. 상기 메모리블럭의 메모리셀(Mil ~ Mim)의 공통화된 드레인측은 선택 MOSFET(Qdi)를 통해서 데이터선(DLj)에 접속된다. 상기 메모리셀(Mil ~ Mim)의 공통화된 소스측은 선택 MOSFET(Qsi)를 통해서 공통 소스선(CSL)에 접속된다. 상기 선택 MOSFET(Qdi, Qsi)의 게이트에는 메인워드선 선택구동회로(SDCBi)에 의해 선택신호가 공급된다.

워드선선택 구동회로(WDBi)는 기록동작, 소거동작 및 판독동작의 각각에서, 선택 MOSFET의 게이트에 접속되는 메인워드선(WDi)와 메모리셀의 콘트롤게이트에 접속되는 워드선(WLil∼WLim)의 전위가 각각이므로, 각각의 동작모드에 대응한 전압의 선택/비선택 레벨을 출력하는 출력회로를 갖는 것이다.

메모리어레이(MAR)는 상기와 같이 워드선과 데이터선의 교점에 기억트랜지스터가 설치된다. 단, 데이터선(DLj)은 선택 MOSFET(Qdi)을 통해서 복수의 메모리셀(Mil~Mim)의 드레인에 접속된다. 같은 모양으로, 이들 1개의 블럭을 구성하는 메모리셀(MIl∼Mim)의 소스는 선택 MOSFET(Qsi)를 통해서 소스선(CSL)에 접속된다.

데이터선은 센스랫치(SL)에 접속된다. 이 센스랫치(SL)는 데이터선의 하이레벨과 로 레벨을 판독해서 센스함과 동시에, 그것을 랫치하는 기능을 모두를 가지게 된다. 이 센스 랫치(SL)는 특별히 제한하지 않으나, 센스앰프는 공지의 다이나믹형 RAM에 이용되도륵 한 CMOS센스앰프와 유사의 회로가 이용된다. 즉, 센스앰프는 입력과 출력이 교차 접속된 한쌍의 CMOS인버터회로와 복수로되는 CMOS인버터회로에 동작전압과 회로의 접지전압을 공급하는 파워스위치로 구성된다.

센스랫치(SL)은 라이트데이터를 유지하는 레지스터로서도 이용된다. 즉, 컬럼 스위치를 통해서 입출력선에 접속되어서 판독동작 때에는 컬럼 스위치에 의해 선택되는 것이, 입출력선을 통해서 직렬로 앰프(SA)와 데이터출력회로(DOB)로 전달되어 입출력단자(I/O)에서 출력된다. 기록동작시에는 입출력단자(I/O)에서 직렬로 입력된 기록데이터가 입력버퍼(DIB)를 통해서 입출력선으로 전달되며, 컬럼 스위치를 통해서 데이터선에 대응된 랫치회로로서의 센스랫치(SL)에 입력되고, 모든 데이터의 입력이 종료하면, 일제히 대응하는 데이터선에 전달되어서 기록동작이 행해진다.

컬럼 스위치는 Y어드레스신호(AY)를 수신하는 Y어드레스버퍼(YADB)의 출력신호를 수신하는 Y디코더(YDCB)에 의해 해독되며, 여기서 형성된 선택신호에 의해 센스앰프의 입출력노드를 입출력선에 접속시킨다. 컬럼 디코더는 특별히 제한하지 않으나, 어드레스카운터를 가지고, 상기 Y어드레스신호에 의해 초기치가 설정되며, 시리얼클럭(SC)을 계수해서 연속적인 Y어드레스를 발생시켜서 컬럼 스위치의 선택신호를 형성한다. 상기 시리얼로 입력되는 기록데이터는 상기 시리얼클럭에 동기해서 입력되며, 시리얼로 출력되는 판독데이터는 상기 시리얼클럭에 동기해서 출력된다.

제어회로(CNT)는 칩인에이블신호(/CE)(본 명세서에서는 "/"에 의해, 로레벨이 액티브 레벨인것을 의미하는 "-" 표시를 나타내고 있다. 단, 도면에서는 종래의 표기방법에 따라서 상기 "-" 신호는 신호명을 나타내는 알파벳 문자 위에 횡선을 그어서 나타내고 있다.), 출력 인에이블신호(/OE), 라이트인에이블신호(/WE) 및 시리얼크럭(SC)을 수신해서 내부동작에 필요한 각종 타이밍신호를 발생시킨다.

동도면에서, 전압발생회로(VPS)는 상기 메모리셀의 소거, 기록 및 판독동작에 필요한 전압을 발생시킨다. 즉, 워드선선택구동회로(WDBi)에 대해서는 전압(VEG, VEV, VWG 및 VWV)을 공급하고, 메인워드선 선택구동회로(SDCBi)에는 전압(VWS)을 공급한다. 그리고, 센스랫치(SL)에는 전압(VWD)을, 소스선 전압공급회로(SVC)에는 전압(VED)을 공급한다.

제20도에는, 본 발명에 관한 후레쉬 메모리셀의 동작을 설명하기 위한 바이어스 도면이 나타나 있다. (A)에는 소거상태가 나타나 있다. 후레쉬 메모리는 스택게이트구조로 된다. 단, 플로팅 게이트와 반도체 기판 사이의 게이트절연막은 터널전류를 흘리도록 얇은 산화막(8.5nm)으로 구성된다. 말하자면, 플로팅게이트와 콘트롤게이트 사이의 게이트산화막은 플로팅게이트와 반도체기판 사이의 게이트산화막에 비해서 두꺼운 두께(15nm)로 되어있다. 소거동작에서는 콘트롤 게이트에 VEG가 인가되며, 소스영역과 기판에는 VDE가 인가된다. 이것에 의해, 기판과 플로팅게이트 사이에 터널전류가 흐르는 고전계가 발생하여, 기판측에서 플로팅 게이트를 향해서 전자가 주입된다. 이것에 의해 기억 MOSFET는 소거상태 일때에는 워드선의 선택레벨에 대해서 오프상태로 된다. 또한, 드레인 영역은 오픈(open)상태로 되며, 실질적인 기판으로서의 nWEL1영역은 전원전압(VCC)이 공급되어, 본래의 기판 p-SUB에는 0V의 회로의 접지전위(GND)가 공급된다.

상기 제19도의 메모리어레이(MAR)에서 메모리셀(Mil ~ Mim)과 같이 복수개의 메모리셀이 1블럭으로 되어서 드레인 영역과 소스영역이 공통화된다. 메모리셀의공통화된 드레인영역과 데이터선(DLj)과의 사이에는 선택 MOSFET(Qdi)가 설치된다. 드레인 영역측의 선택 MOSFET(Qdi)는 상기 소거동작일 때에는 게이트에 0V가 인가되는 것에 의해 오프상태로 된다. 이것에 의해, 메모리셀(Mil ~ Mim)의 드레인 영역은 전부 오픈상태로 된다. 소스영역측의 선택 MOSFET(Qsi)는 소거동작일 때에는 게이트에 하이레벨("H")이 인가되는 것에 의해 온상태로 된다. 그러므로, 메모리셀의 공통화된 소스영역과 기판 p-WEL1 영역에는 상기 전압(VED)이 공급된다.

상기와 같이 메모리셀을 블럭으로 나누어서, 각각에 선택 MOSFET를 통해서 데이터선에 접속하거나, 공통소스선에 접속하는 구성에 의해, 비선택의 메모리셀에 대한 스트레스를 경감시킬 수 있다. 즉, 워드선이 선택되어, 데이터선이 비선택상태로 된 메모리셀과, 역으로 워드선이 비선택상태로 되어, 데이터선이 선택상태로된 것에 의해 기록 또는 소거동작에서 데이터를 유지해야할 메모리셀에 상기 기록 또는 소거용 전압이 인가되는 것을 방지하는 것이다. 이 구성에서는 상기 블럭 내의 소수의 메모리셀에서 상기와 같은 스트레스가 걸릴 뿐이다.

상기 소거동작에서는 상기와 같이 기판 p-WEL1 영역에 VED(-4V)와 같은 마이너스전압을 인가하고, 워드선에 +l2V와 같은 선택전압(VEG)을 공급한다. 이것에 의해, 워드선 단위로의 일괄소거동작이 행해진다. 이 실시예에서는 하나의 워드선을 1 섹터와 같은 기억단위로 된다. l섹터는 특별히 제한되지 않으나, 512바이트로 구성된다. 즉, 1개의 워드선(물리적으로 1개라는 의미는 아니다)에는 512×8=약 4k의 메모리셀이 접속된다. 이 경우, 메모리어레이를 8개 설치하도록 하면, 1개의 워드선에는 512개의 메모리셀이 할당되므로서 비교적 작은 전류구동능력 밖에 갖지 않는 워드드라이버를 이용해서도 워드선의 선택동작을 고속으로 할 수 있다.

제20(B)도에는 소거 베리파이(verify) 상태가 나타나 있다. 콘트롤게이트에 VEV가 인가되며, n-WEL1영역에 VCC가 인가되고, 드레인에 VDL이 인가된다. 그리고, 소스영역, p-WEL1영역과 기판에는 회로의 접지전위가 공급된다. 상기 전압(VEV)에 대해서 드레인전류(ID)가 흐른다면, 그 문턱치 전압이 전압(VEV) 이하로 판정되어서 소거부족이 된다. 그러므로, 상기 (A)의 소거동작을 재차 행하도록 해서 소거상태에서의 문턱치 전압이 VEV보다 크게 되도록 된다.

제20(C)도에는 판독상태가 나타나 있다. 콘트롤게이트와 n-WEL1영역에 VCC가 인가되며, 드레인에 VDL이 인가된다. 그리고, 소스영역, p-WEL1영역과 기판에는 회로의 접지전위가 공급된다. 상기 전압(VCC)에 대해서 드레인전류(ID)가 흐른다면, 기록상태로 판정되며, 트레인전류(ID)가 흐르지 않는다면 소거상태로 된다. 이때, 드레인에는 전압(VDL)이 공급된다. 이 전압(VDL)은 1V 정도의 낮은 전위로 되며, 판독전압(VDL)과 선택전압(VCC)에 의해 터널전류가 흘러서 소프트라이트가 행해지지 않도록 된다.

제21(A)도에는 기록상태가 나타나 있다. 콘트롤게이트에 VWG가 인가되며, 드레인영역에 VWD가 인가된다. 기록을 행하지 않는 경우에는 드레인영역에는 0V가 인가된다. 상기 콘트롤게이트의 전압(VWD)은 -9.5V로 되며, 드레인전압의 전압(VWD)은 4.5V로 된다. 이것에 의해, 플로팅게이트와 드레인영역과의 사이에 터널전류가 흐르는 고전계가 발생하여, 플로팅게이트에서 드레인영역을 향해서 전자가 방출된다, 비선택 워드선은 VCC(+3V)로 되어있고, 상기 드레인 영역이 공통화된 비선택메모리셀의 드레인전압(WVD)이 공급되어 있어도 터널전류가 흐르지 않도록 되어 있다.

제21(B)도에는 기록 베리파이 상태(verify state)가 나타나 있다. 콘트롤게이트에 VWV가 인가되며, 드레인영역에 VDL이 인가된다. 그리고, 소스영역, p-WEL1영역과 기판에는 회로의 접지전위가 공급된다. 상기 전압(VWV)에 대해서 드레인전류(ID)가 흐르지 않는다면 그 문턱치 전압이 전압(VWV)이상으로 판정되어서 기록부족으로 된다. 그러므로, 상기 (A)의 기록동작을 재차 행하도록 해서, 기록상태에서의 문턱치 전압이 VWV보다 적게 되도록 된다. 이와 같은 기록 베리파이와 기록동작을 반복해서 행하도록 하는 것에 의해 과잉기록에 의한 디플리션 모드화를 방지한다.

제1도에는 본 발명에 관한 전압발생회로(VPS)의 일실시예의 블럭도가 나타나 있다. 이 실시예에서는 상기와 같은 메모리셀의 소거, 기록 및 판독동작을 위해 필요로 되는 많은종류의 전압을 고정도로, 효율좋게 형성하기 위해 다음과 같은 구성으로 된다.

기준전압발생회로에서는 후술하는 바와 같은 MOSFET의 문턱치 전압에 대응한 고정도의 기준전압 VR(예를들면, 0.7V)를 발생시킨다. 이 기준전압(VR)을 프로세스 변동을 보상해서 소망의 전압을 얻기 위해 트리밍 회로(1)가 설치된다. 이 트리밍회로(1)는 후술하는 바와같은 휴즈수단을 구비해있고, 기준전압(VR)을 형성하는 MOSFET를 선택적으로 병렬접속시키는 것에 의해 등가적인 채널폭(L)을 조정하는 것에 의해, 기준전압(VR)에 대해서 ±1%의 정도에서의 미조정을 행하도록 한다.

기준전압(VR)은 분압회로에 공급되어서 기준전압(VR)을 중심으로해서 플러스 및 마이너스로 분압된 많은 종류의 전압(VRCj, VRSi)이 형성된다. 이 분압회로는 기준전압(VR) 그것을 분압하는 것이 아니고, 후술하는 바와 같이 기준전압(VR)을 중심으로해서, ±0.1V 단위로 전압을 형성한다. 상기 분압전압 그것도 트리밍회로(2)에 의해 트리밍되어서 프로세스 변동에 대해서 상기 0.1V 단위의 전압으로 설정된다. 상기 분압전압(VRCj)는 전원전압(VCC)을 기준으로 한 전압이고, VCC를 기준으로 해서 -0.1 ~ -2.0V의 범위에서 0.1 단위의 전압을 형성한다. 상기 분압전압(VRSi)는 회로의 접지전위를 기준으로 해서 0.1 ~ 2.0V의 범위에서 0.1V 단위의 전압을 형성한다.

상기 회로의 접지전위를 기준으로 한 전압(VRSi)중 전압(VEG)를 형성하기 위해 필요로 되는 복수개의 전압(VRSI)이 셀렉터(1)로 입력된다. 이 셀렉터(1)는 트리밍회로(3)에 의해 지정된 하나를 선택해서 승압회로로 공급한다. 승압회로에서는 후술하는 바와 같이 차지펌프회로의 출력전압이, 상기 선택된 하나의 전압(VRSI)이 n배로 된 전압과, 상기 전압(VRSi)중에서 하나 VRSk가 결선에 의해 선택되게 되는 전압이 가산되는 출력전압(VEG)으로 되도록 간헐적으로 동작된다. 셀렉터(1)는 회로의 간소화를 위해 상기 분압회로로 형성된 다수의 전압(VRSi) 중에서 상기 전압(VEG)을 형성하는데에 필요한 적은 전압에 선택한 전압(VRSI)을 이용하도록 한 것이다. 이것에 의해 셀렉터(1) 및 트리밍회로(3)를 필요최소의 회로로 구성할 수 있다.

전압(VED)은 상기 분압전압(VRCj) 중에서 얻어진 하나를 n배로 한 전압으로분압전압(VRSi) 중에서 선택된 하나를 가산하는 것에 의해 형성된다. 이들의 각 분압전압의 선택은 결선에 의해 행해진다. 전압(VEV)도, 상기와 같게 분압전압(VRSk)과 그 n배 승압전압에 분압전압(VRSI)을 가산해서 형성된다.

전압(VWD,VWG,VWV,VWS)도 기본적으로는 상기 분압전압의 조합에 의해 형성된다. 단, 이들의 전압을 형성하는데 사용되는 분압전압(VRSk)은 회로의 간소화를 위하여 상기 분압전압(VRSi) 중에서 선택된 복수의 전압을 셀렉터(2)에 의해 지정된 전압으로 된다. 이 셀렉터(2)는 트리밍회로(4)에 의해 형성된 선택신호에 의해 하나의 전압을 선택해서 출력시킨다.

여기에서, 각 전압을 형성하기 위한 배율 n은 각각에서 따로따로인 것, 및 결선에 의해 선택되어서 각 전압발생회로에 입력되는 전압(VRSk,SRSI)도 각각의 출력전압에 응해서 선택되는 것이라는 것은 말할 필요도 없다.

전압(VEG,VED,VEV,VWD,VWG,VWV,VWS)을 형성하는 각 승압회로 및 강압회로는 제어회로(CNT)에서 공급되는 선택신호(PSE)에 의해 승압동작 및 강압동작을 실행한다. 결국, 선택신호(PSE)가 공급되는 승압회로 또는 강압회로만이 승압동작 또는 강압동작을 실행한다.

제2도에는 상기 기준전압 발생회로의 일실시예의 회로도가 나타나 있다. 동도면에서, 채널부분에서 게이트로 향하도록 한 화살표가 부가된 MOSFET는 N채널형 MOSFET이고, 그것과 역방향의 화살표가 부가된 MOSFET는 P채널형 MOSFET이다.

상기 화살표가 생략되고, 채널부분이 까맣게 칠해진 MOSFET(Q3)는 N채널형 디플리션 모드의 MOSFET로 된다. 이 MOSFET(Q3)에 흐르는 전류(I2)는 다이오드 형태로 된 P채널형MOSFET(Q6)로 흐르도록 된다. 이 P채널형 MOSFET(Q6)와 전류미러 형태로 된 P채널형MOSFET(Q5)로 흐르는 미러전류(I1)는 다이오드 형태로 된 N채널형 MOSFET(Q1)로 공급된다.

상기 MOSFET(Q6)와 전류미러 형태로 된 MOSFET(Q8,Q9)에 의해 상기 전류(I2,I1)가 형성되어서, 전류(I2)는 MOSFET(Q4)로 흐르고, 전류(I1)는 MOSFET(Q2)로 흐르도록 한다. 그리고, 이 MOSFET(Q2)의 소스측에는 P채널형 MOSFET(Q7) 및 N채널형 MOSFET(Q10,Q11)로 되는 전류미러를 통해서 상기 전류(I1)가 흐르게 된다. 상기 MOSFET(Q4)는 소스가 접지전위에 접속되고, 게이트와 드레인이 공통화되어서 다이오드 구성으로 된다. 이 MOSFET(Q4)의 공통화된 게이트와 드레인은 MOSFET(Q2)의 게이트와 접속되며, MOSFET(Q2)의 소스에서 기준전압(VR)을 얻는 것이다.

기준전압(VR)은 MOSFET(Q4)의 게이트, 소스간 전압(VGS4)과 MOSFET(Q2)의 게이트, 소스간 전압(VGS2)과의 차전압(VGS4 ∼ VGS2)으로해서 출력된다.

각 MOSFET(Q1∼Q4)는 포화영역에서 동작되는 것으로 해서, 전류(I1,I2)에 관해, 다음식(1)과 (2)가 성립된다.

I1 = (1/2) x(W1/L1) x βn x (VGS1 - Vth1)²

= (1/2) x(W2/L2) x βn x (VGS2 - Vth2)² ………… ( 1 )

I2 = (1/2) x(W3/L3) x βn x (VGS3 - Vth3)²

= (1/2) x(W4/L4) x βn x (VGS4 - Vth4)² ………… ( 2 )

여기에서, W1/L1 ~ W4/L4는 MOSFET(Q1 ~ Q4)의 채널폭(W)과 채널길이(L)와의사이즈비이고, βn는 N채널형 MOSFET의 채널 도전율이다. VGS1 ~ VGS4는 MOSFET(Q1 ~ Q4)의 게이트와 소스간의 전압이고, Vth1 ~ Vth4는 MOSFET(Q1 ~ Q4)의 문턱치 전압이다.

이 회로에서, MOSFET(Q2,Q4)의 문턱치 전압은 Vth2 = Vth4와 같이 같게 설정하고, 사이즈비를 다음식(3)과 같이 설정한다.

α : 1 = W1/L1 : W2/L2 = W3/L3 : W4/L14 ………… ( 3)

상기와 같은 조건에서는, 기준전압(VR)은 다음 식(4)에 의해 구해진다.

VR = VGS4 - VGS2 = α½ x (Vth1-Vth3) ………… ( 4 )

이 식(4)에서 분명한 바와 같이, 기준전압(VR)은 사이즈비(α)와 MOSFET(Q1,Q3)의 문턱치 전압차(Vth1 ~ Vth3)에 의해 구할 수 있다. 바꾸어 말하면, MOSFET(Q1,Q3)의 문턱치 전압을 이온주입등에 의해 달라지게 할때 그 프로세스 변동분을 사이즈비(α)의 조정에 의해 보정하는 것이다. 이 때문에 MOSFET(Q1,Q2 및 Q3,Q4)는 다음과 같이 형성된다.

일반적으로 MOSFET의 채널길이(L)는 같고, 채널폭(W)을 바꾸는 것으로 MOSFET의 콘덕턴스가 설정된다. 그러므로, MOSFET(Q2,Q4)의 실질적인 사이즈인 채널폭(W2,W4)을 1로 설정하면, MOSFET(Q1,Q3)의 사이즈를 조정해서, 소망의 기준전압(V₀)으로 되도록 하는 것이다. 이 때문에, 동도면에서는 MOSFET(Q1,Q3)는 한개의 MOSFET로 나타내고 있으나, 실제로는 반도체 기판상에는 복수개의 MOSFET가 형성되어 있고, 상기 제1도의 트리밍회로(1)을 구성하는 휴즈 등의 프로그램수단에 의해형성된 제어전압에 의해 스위치 제어되는 스위치 MOSFET에의해 병렬상태로 되는 MOSFET의 수가 절환되어진다.

(Vth1 ~ Vth3)의 프로세스변동을 보정하는 경우에는 이 프로세스 변동은 미소이므로, MOSFET(Q1,Q3)는 MOSFET(Q2,Q4)보다 조금 적은 채널폭(W1,W3)을 가진 고정 MOSFET와, 프로세스변동 분을 보정하는 미소한 채널폭을 가진 복수의 조정용 MOSFET를 형성해 놓고, 상기 휴즈수단 등에 의해 제어신호에 의해 고정 MOSFET에 병렬형태로 되는 조정용 MOSFET의 수를 설정하면 좋다.

상기 식(4)은 (Vth1 ∼ Vth3)와 같은 차전압을 α½로 증폭시킬 수 있는 것을 나타내고 있다. 그러므로 MOSFET(Q1,Q3)의 채널폭을 MOSFET(Q2,Q4)에 비해서 α 배로 크게 설정하는 것에 의해 α½로 증폭된 기준전압(VR)을 얻을 수 있다. 이 경우에는 기본으로 되는 α배의 사이즈로 된 고정 MOSFET에, 상기 프로세스변동을 보정하는 작은 사이즈의 MOSFET가 상기 트리밍 회로(1)을 구성하는 휴즈 수단 등과 같은 프로그램소자에 의해 형성된 제어신호에의해 선택적으로 병렬상태로 접속되도록 하면 좋다.

제3도는 상기 분압회로의 일실시예의 회로도가 나타나 있다. 동도면에서 MOSFET에 부착된 회로기호는 도면이 보기 어려워지는 것을 방지하기 위해 상기 제2도의 것과 일부 중복되어 있으나, 각각은 별개의 회로기능을 가진 것으로 이해하기 바란다. 이것은 다른 회로도에 있어서도 같다.

N채널형 MOSFET(Q5)는 게이트와 드레인이 접속되는 것에 의해 다이오드형태로 된다. 이 MOSFET(Q5)에 대해서 게이트가 공통접속된 N채널형 MOSFET(Q6)가 설치된다. 상기 MOSFET(Q5)에 대해서 Q5는 사이즈(W/L)가 크게 형성되어서, 사이즈비에 대응된 전류 증폭작용을 갖게 된다.

상기 MOSFET(Q5)의 소스 및 드레인에는 전류미러회로를 구성하는 P채널형 MOSFET(Q2,Q1)및 N채널형 MOSFET(Q9,Q7)에 의한 전류(11)를 흘리는 전류원이 설치된다. MOSFET(Q6)의 소스는 상기 사이즈비애 대응한 전류(IR)를 흘리는 정전류원이 설치되며, 드레인에는 상기 전류미러회로를 구성하는 MOSFET(Q2)가 설치된다.

상기 제2도의 기준전압발생회로에 의해 형성된 기준전압(VR)은 상기 MOSFET(Q5)의 소스로 공급된다. MOSFET(Q6)의 소스(노드N1)에서 출력전압(VN1)을 얻는다. 상기와 같이 MOSFET(Q5,Q6)의 사이즈비(W5/15:W6/L6)를 전류비 I1:IR로 하는 것에 의해, 양 MOSFET(Q5,Q6)의 게이트, 소스간 전압이 같게 되고, VR = VN1으로 할 수 있다. 이것에 의해, 입력기준전압(VR)과 같은 전압을 출력하는 출력전압원(VN1)을 얻을 수 있다.

전류미러 회로에 의해 MOSFET(Q4)에서 전류(IR)를 흘리도록 해서, 그것을 저항소자로서 작용되는 직렬형태의 디플리션형 MOSFET로 공급한다. 이들 디플리션형 MOSFET는 게이트와 드레인이 공통 접속되어 있다. 그리고, MOSFET(Q3,Q8,Q9)에 의해 MOSFET(Q6)로 전류(IR)를 흘리도록 하면, MOSFET(Q6)의 출력노드(N1)와, k개의 직렬디플리션형 MOSFET회로에서는 전류가 흐르지 않게 되어, k개의 MOSFET에는 기준전압(VR)을 인가할 수 있다.

이것에 의해, k개의 MOSFET에서 각각 분압전압을 출력시키는 것에 의해, VR/k의 스텝에서의 분압전압을 얻을 수 있다. 그리고, 상기 기준전압(VR)을 기준으로 해서, 전원전압측에도 상기 VR/k의 스텝으로, 높게 되는 레벨쉬프트된 전압을 얻을 수 있다. 상기 직렬 MOSFET의 전체수의 수를 j로 하면, 최대전압(j/k)은 VR과 같이 된다. 이 직렬 MOSFET의 수를 가변으로 하는 것에 의해 복수의 분압전압을 전체로서 동시에 조정할 수 있다. 상기 제1도의 트리밍회로(2)는 상기 직렬 MOSFET의 수 k를 조정하는 것이다.

상기와 같이해서 형성된 전류(IR)는 전류미러 MOSFET(Q10)를 통해서 전원전압(VCC)측에 직렬형태로 된 상기와 같은 디플리션형 MOSFET에 흘리게 된다. 이것에 의해, 전원전압(VCC)을 기준으로한 분압전압(VRCj)을 얻을 수 있다.

제4도에는 전원회로의 일실시예의 회로도가 나타나 있다. 이 회로는 제1도의 전압(VEG)등과 같이 플러스측의 전압을 형성하는 것이다. 차지펌프회로는 m단으로되며 출력전압(V0)이 소망의 출력전압보다 약간 높게 되는 승압전압을 형성한다. 이러한 차지펌프회로에는 게이트회로를 통해서 발진회로(OSC)에 의해 형성된 펄스가 공급된다. 이 게이트회로를 다음의 전압비교회로(CMP)의 출력에 의해 제어함으로써, 상기 차지펌프회로를 간헐적으로 동작시킬 수 있다.

특별히 제한하지 않으나, 발진회로(OSC)는 제어신호(PSE)에 의해 동작의 제어가 행해진다. 예를들면, 이러한 전압발생회로가 탑재되는 상기 일괄소거형 EEPROM이 스탠바이모드와 판독모드때와 같이 이러한 출력전압(V0)을 필요로하지 않는 모드에서는 선택신호(PSE)에 의해 발진회로 자신의 동작도 정지되는 것에 의해 저소비전력으로 된다.

상기 차지펌프 회로의 출력단자와 회로의 접지전위와의 사이에는, 전체로 n개의 다이오드형태의 P채널형 MOSFET와 하나의 P채널형 MOSFET가 직렬형태로 접속된다. 상기 다이오드형태의 MOSFET 중, 회로의 접지전위 측에 설치된 MOSFET의 소스전압은, 전압비교회로(CMP)의 반전입력(-)으로 공급된다. 이 전압비교회로(CMP)의 비반전입력(+)에는, 상기 기준전압(VR1)이 인가된다. 이 기준전압(VR1)은 상기 분압회로에 의해 형성된 전압 중, 트리밍회로에 의해 하나가 선택된 것, 혹은 회로 결선에 의해 선택된 하나로 된다. 이 전압(VR1)은 상기 다이오드형태의 MOSFET의 문턱치 전압 이상의 전압으로 된다. 상기 하나의 MOSFET의 게이트에는 미조정용의 전압(VR2)이 인가된다. 이 전압(VR2)은, n개의 MOSFET에 의해 n단으로 설정된 전압에 대해서, 상기 분압회로에 의해 형성된 미조정용 전압이다. 이 미조정용의 전압(VR2)은 상기 회로의 접지전위측의 MOSFET의 동작전압을 확보할 필요에서, 전압(VR1)보다 높은 전압으로 된다. 결국, 제3도에서, 회로의 접지전위에서 보면, k개 이상의 MOSFET에 의해 형성된 분압전압으로 된다.

상기 다이오드 형태의 직렬 MOSFET에 전류가 흐르지 않는 상태에서는, 전압비교회로(CMP)의 출력신호가 하이레벨로 되며, 게이트회로를 통해서 발진회로(OSC)의 발진펄스가 차지펌프회로로 전달되어서 승압동작을 개시한다. 이 승압전압에 의해, 상기 다이오드열로 전류가 흘러서, 접지전위측의 MOSFET의 소스전압이 상기 전압(VR1)에 달하면, 전압비교회로(CMP)의 출력이 반전해서 게이트회로를 폐쇄해 버린다. 이것에 의해, 차지펌핑동작이 정지해서 그 상태를 유지한다. 이때, 상기 접지전위측의 MOSFET의 소스와 게이트간 전압은 상기 기준전압(VR1)과 같다. 그러므로, 상기 전압(VR2)이 게이트에 인가되어서 MOSFET를 포함해서 n개의 MOSFET에는같은 전류가 흐르므로, 그 게이트와 소스간 전압이 같게되며, n배의 전압(VR1)으로 된다. 그리고, 하나의 MOSFET의 게이트에는 미조정용의 전압(VR2)이 인가되고 있으므로, 그것을 기준으로 해서 상기 n개의 MOSFET의 게이트, 소스간전압이 겹쳐쌓여서 되는 n×VR1+VR2와 같은 전압을 얻을 수 있다. 도면에는, *를 가지고 ×를 나타내고 있다. 결국 차지펌프회로는 출력전압(V0)이 n×VR1+VR2로 되면 차지펌프작용을 정지하며, 그것보다 내려가면 차지펌프동작을 행한다고 하는 간헐적인 동작에 의해 n×VR1+VR2와 같은 전압을 형성하는 것이다.

제5도에는 별도의 전원회로의 일실시예의 회로도가 나타나 있다. 이 회로는 제1도의 전압(VWG)등과 같이 마이너스측의 전압을 형성하는 것이다. 차지펌프회로는, 상기와 같이 복수단으로 되며 출력전압(V0)이 소망의 출력전압보다 절대치적으로 약간 높게 되는 승압전압을 형성한다. 이러한 차지펌프회로에는 게이트회로를 통해서 발진회로(OSC)에 의해 형성된 펄스가 공급된다. 이 게이트 회로를 다음 전압비교회로(CMP)의 출력에 의해 제어하는 것에 의해, 상기 차지펌프회로를 간헐적으로 동작시킬 수 있다.

상기 차지펌프회로의 출력단자와 회로의 접지전위와의 사이에는, 전체 n개의 다이오드 형태의 N채널형 MOSFET와 하나의 N채널형 MOSFET가 직렬형태로 접속된다. 상기 다이오드형태의 MOSFET 중, 전원전압(VCC)측에 설치된 MOSFET의 소스전압은 전압비교회로(CMP)의 비반전입력(+)으로 공급된다. 이 전압비교회로(CMP)의 반전입력(-)에는 상기 기준전압(VR1)이 인가된다. 이 기준전압(VR1)은 상기 분압회로에 의해 형성된 전압 중 트리밍 회로에 의해 하나가 선택된 것 또는 회로결선에 의해선택된 하나로 된다. 이 전압(VR1)은 전원전압(VCC)을 기준으로 했을 때의 상기 다이오드 형태의 MOSFET의 문턱치 전압이상의 전압으로 된다. 상기 하나의 MOSFET의 게이트에는 미조정용의 전압(VR2)이 인가된다. 이 전압(VR2)은 n개의 MOSFET에 의해 n단으로 설정된 전압에 대해서, 상기 분압회로에 의해 형성된 미조정용의 전압이다. 이 실시예회로에 있어서도, 상기 제4도의 회로와 같은 원리에 의해, 상기와 같이 전원전압(VCC)를 기준으로 해서, n×(VR1-VCC)와 미조정용의 전압(VR2)이 가산된 전압을 형성할 수 있다.

제6도에는 또다른 전원전압의 일실시예의 회로도가 나타나 있다. 이 실시예에서는 입력전압(VR)을 그대로 출력시키는 임피던스 변환회로의 예이고, 제1도의 전압(VWV)을 형성하는 회로에 이용된다. 차동회로로 되는 전압비교회로(CMP)의 반전입력(-)에 입력전압(VR)을 공급하고, 그 출력전압을 N채널형의 출력 MOSFET의 게이트로 공급하며, 그 소스에서 출력전압(V0)을 얻음과 동시에 비반전입력(+)으로 귀환시키는 것이다. 이 구성에 의해, 출력전압(V0)과 입력전압(VR)이 일치하도록 출력 MOSFET의 게이트전압이 제어되어서 이러한 소스휄로워 형태의 출력 MOSFET에 의해 임피이던스변환이 행해진다.

제7도에는 제1도의 셀렉터제어회로, 트리밍회로와 셀렉터회로의 일실시예의 회로도가 나타나 있다. 셀렉터제어회로는 트리밍회로를 지정하는 기능과, 의사적으로 휴즈절단신호를 입력하는 기능을 모두 가지도록 된 전극(TM0,TM1,TM2)이 설치된다. 이들의 전극(TM0 ~TM2)에는 흑삼각으로 나타낸 바와 같이 풀다운 저항이 설치되는 것에 의해, 정상적으로는 로레벨로 되어 있다.

상기 전극(TM0 ~ TM2)에서 입력되는 셀렉터 지정신호는 랫치회로(LTC)에 입력된다. 이들의 랫치회로(LTC)는 전극(TMCLk)에서 공급되는 신호가 로(Low)레벨일 때에 제8도에 구체적회로가 나타나있는 바와 같이, 입력단자(D)의 신호를 통과하고, 상기 신호가 하이레벨일 때에 상기 입력된 신호를 유지(hole)한다.

결국, 프로빙(probing)공정 등에서 전극(TMCLk)을 로레벨로 해놓고서, 전극(TMO ~TM2)에 의해 최대 6개까지의 셀렉터 회로를 지정하는 신호를 공급하고, 전극(TMCLk)을 하이레벨로 해서 그것을 랫치회로(LTC)로 유지시킨다. 상기 3비트의 신호에 의해 최대 8개의 셀렉터 회로를 지정할 수 있으나, 전비트 0는 전부리셋트 상태로 되며, 전비트 1는 홀드상태로 의사트리밍을 금지하기 위해 이용된다.

제10도의 타이밍도에 나타내는 바와 같이, TMCLK의 상승에 의해 트리밍(trimming) 회로를 지정하는 휴즈디코더 선택 어드레스(TM0 ~ TM2)를 랫치회로(LTC)에 입력된다. 이것에 의해, 셀렉터 제어회로가 하나의 트리밍 회로를 선택하기 위한 선택신호를 형성하고, 상기신호(TM0 ~ TM2)로 되는 의사절단신호를 휴즈회로(FUS)에 입력해서 그곳에 설치된 랫치회로로 유지시킨다. 이후, TMCLK를 로레벨로해서, 다음의 휴즈디코더 선택어드레스를 입력하고, 그것을 랫치회로로 유지시켜 놓고서, 그것에 대응된 절단정보를 입력한다. 리셋트단자(RST)에 공급되는 리셋트신호/RESET가 로레벨에서 하이레벨로 변화하면, 신호 RSTONB가 일정기간 로레벨로 되며, 이때 절단되어서 휴즈정보가 랫치된다. 전원 투입시에서, 내부신호/RESET가 로레벨로 되기 때문에, 회로내부의 초기설정이 행해진다.

제9도에는 휴즈회로의 일실시예의 회로도가 나타나 있다.

전원전압(VCC)측에 휴즈(F)가 설치된다. 이 휴즈 F의 타단측에는 의사절단용 P채널형 MOSFET(Q1)와 통상동작용의 P채널형 MOSFET(Q2)가 병렬형태로 설치된다. 이들의 MOSFET(Q1,Q2)의 타다측에는 P채널형 MOSFET(Q3,Q4)의 소스가 접속된다. 이 MOSFET(Q3,Q4)의 드레인에는 N채널형 MOSFET(Q5,Q6)의 드레인이 접속된다. 이들의 MOSFET(Q3∼Q6)의 드레인은 공통접속되어서 출력노드로 된다. N채널형 MOSFET(Q5,Q6)와 회로의 접지전위와의 사이에는 고저항소자로서 작용하는 N채널형 MOSFET(Q7)가 설치된다. 이 MOSFET(Q7)의 게이트에는 정상적으로 전원전압(VCC)이 공급되어 있다.

휴즈(F)의 절단의 유무를 판독하는 타이밍펄스(ST)는 N채널형 MOSFET(Q5)의 게이트와 상기 P채널형 MOSFET(Q2)의 게이트로 공급된다. 또, 타이밍펄스(ST)는 도시하지 않는 인버터회로를 통해 반전된 신호(SB)로서 P채널형 MOSFET(Q3)의 게이트로 공급된다. 상기 출력노드의 전위는 인버터회로(N1)로 입력된다. 이 인버터회로(N1)의 출력신호는, 한편에서 P채널형 MOSFET(Q4)의 게이트로 귀환되며, 다른 편에서 N채널형 MOSFET(Q6)의 게이트로 귀환된다. 상기 인버터회로(N1)의 출력신호는 종열형태의 인버터회로(N2,N3)로 공급되며, 인버터회로(N2)에서 신호(DT)가 출력되며, 인버터회로(N3)의 출력에서 반전신호(DB)가 출력된다.

타이밍펄스(ST)가 하이레벨로 되면, MOSFET(Q5,Q3)가 온상태로 되며, MOSFET(Q2)가 오프상태로 된다. 이때, 의사절단신호(P)는 로레벨로 되어 있고, NOSFET(Q1)는 온상태로 되어 있다. 만약 휴즈(F)가 절단되어 있지 않으면, 휴즈(F)의 저항치에 비해서 MOSFET(Q5)의 저항치가 크게 되어 있으므로, 하이레벨의 신호가 인버터회로(IV2)로 입력된다. 인버터회로(N1)의 출력신호는 로레벨로 되며, P채널형 MOSFET(Q3)를 온상태로 시킴으로써 랫치가 걸린다. 이때, 인버터회로(N1)의 로레벨의 출력신호에 의해, N채널형 MOSFET(Q6)가 오프상태로 되어서 휴즈(F)에 직류전류가 흐르는 것을 방지한다. 타이밍펄스(ST)는 상기의 판독이 종료하면 로레벨로 되어 있고, MOSFET(Q3,Q5)는 모두 오프상태로 되어 있다.

타이밍펄스(ST)가 하이레벨일때, 만약 휴즈(F)가 절단되어 있으며, 온상태의 MOSFET(Q7)에 의해 로레벨의 신호가 인버터회로(N1)로 입력된다. 이것에 의해, 인버터회로(N1)의 출력신호가 하이레벨으로 되고, N채널형 MOSFET(Q5)가 온상태로 되어서 랫치가 걸린다. 인버터회로(N1)의 하이레벨의 출력신호에 의해 P채널형 MOSFET(Q4)가 오프상태로 된다. 만약, 휴즈(F)가 절단되어 있음에도 불구하고 큰 저항치를 가지고 리이크 전류를 흘리는 경우라도 상기 MOSFET(Q3)의 오프상태에 의해 저소비전력으로 할 수 있다.

의사절단상태로 할때에는 신호(P)가 하이레벨로 된다. 이것에 의해, 휴즈(F)를 절단시키지 않는 상태에서도, 전류패스가 형성되지 않으므로 상기 절단상태와 같도록 인버터회로(N1)의 입력을 로레벨로 설정하고, 그것을 유지시킬 수 있다.

제11도에는 본 발명에 관한 전압발생회로의 다른 일실시예의 블럭도가 나타나 있다. 이 실시예에서는 수명시험용을 행하기 위해 전원전압(VCC)의 상승에 비례한 높은 전압을 발생시켜서 초기불량을 밝혀지게 행하는 것이다. 이 경우, 메모리셀의 데이터기록, 소거를 위해 콘트롤게이트와 채널간, 콘트롤게이트와 드레인간의 상대적 전압은 통상동작시와 같게 할 필요에서, 각 전압 중 전원전압(VCC)에 비례해서 높게되는 전압과 전원전압에 무관계하게 일정의 전압으로 되는 것으로 된다.

이 실시예에서는 전압발생회로(VPS')는 상기 제1도의 기준전압발생회로에 수명시험시의 기준전압발생회로가 새롭게 부가된다. 전압변환회로는 전원전압(VCC)을 기준으로 한 전압(VRBC)을 형성한다. 셀렉터(3)는 상기 전원전압(VCC)을 기준으로해서 형성된 분압전압(VRCj)중 적은 수로 선택 되는 분압전압(VRCk)을 트리밍회로(5)에 의해 선택해서 전압변환회로로 공급한다.

상기 전압변환회로는 제12도에 구체적 회로도가 나타나있는 바와 같이, 결선에 의해 선택된 기준전압(VRSk)이 게이트로 공급된 N채널형 MOSFET와 그것에 n개 직렬 접속되게 되는 다이오드 형태의 N채널형 MOSFET와 그 타단과 전원전압(VCC)과의 사이에 설치되며, 상기 셀렉터(3)를 통해서 입력된 전압(VRCk)이 게이트에 인가된 MOSFET로 구성된다. 이들 MOSFET는 전부가 동일사이즈로 된다. 전압변환회로는 상기 회로의 접지전위측에 설치된 MOSFET의 드레인에서 출력전압(VRBC)을 송출한다.

이 전압변환회로의 동작은 다음과 같다. 기준전압(VRSk)이 게이트와 소스에 인가되는 MOSFET에 의해 기준전류가 흐르고, 그것이 다른 직렬형태의 MOSFET에도 흐르므로, n개의 다이오드 형태의 MOSFET의 게이트와 소스간전압은 상기 기준전압(VRSk)과 같게 된다. 그리고, 전원전압측의 MOSFET의 게이트에는 전원전압(VCC)에 추종해서 변화하는 기준전압(VRCk)이 인가되어 있으므로 그것을 기준으로해서 n+l개분의 MOSFET의 게이트, 소스간 전압에 의해 레벨쉬프트된 전압이 출력된다. 여기에서, 상기 각 MOSFET에는 상기 기준전압(VRSk)이 게이트와 소스사이에 인가된 MOSFET에 의해 형성된 같은 전류가 흐르므로 출력전압(VRCB)은 VCC-(n+1)×VRSk-VRCk의 전압으로 된다.

제11도에서, 상기 전원전압(VCC)의 변화에 추종해서 변화하는 전압(VRBC)은 비교회로로 공급된다. 이 비교회로의 다른쪽의 입력에는 기준전압(VRSk)이 인가되어 있다. 이 비교회로는 통상의 의미에서의 전압 비교동작을 행하는 것이 아니고, 상기 2개의 전압 중 어느쪽인가 높은 쪽 전압을 선택하여 출력시킨다.

제13도에는 상기 비교회로의 일실시예의 회로도가 나타나 있다. 이 회로는 2개의 차동형태로 된 N채널형 MOSFET(Q1,Q2)의 게이트에 소스 상기전압(VRSk, VRBC)이 공급된다. 그리고, 상기 MOSFET(Q1,Q2)와 소스가 공통화된 N채널형 MOSFET(Q3)가 설치되며, 그 게이트와 드레인이 공통화되어서 정전류원(I2)이 흐르도록 된다. 이들의 MOSFET(Q1∼Q3)는 같은 사이즈로 된다. 상기 MOSFET(Q1~Q3)의 공통화된 소스에는 정전류원(13)이 설치된다. 이 정전류원(I3)의 전류는 상기 정전류원(I2)의 전류의 2배 전류가 되도록 설정되어 있다. 이들의 정전류원(I2,I3)은 기준으로 되는 전류원을 전류 미러회로를 이용해서 그 MOSFET의 사이즈비에 의해 상기와 같은 전류비로 되도록 한다.

VRSk> VRBC일 때에는 MOSFET(Q1)가 온상태로 된다. 그러므로 MOSFET(Q1,Q3)에 같은 전류(I2)가 흐른다. 이것에 의해, MOSFET(Q1)의 게이트에 인가된 전압(VRSk)이 MOSFET(Q1)의 게이트, 소스 및 MOSFET(Q3)의 소스, 게이트를 통해서 출력된다. 상기와는 역으로 VRSk<VRBC의 일 때에는 MOSFET(Q2)가 온상태로 된다. 그러므로, MOSFET(Q2,Q3)에 같은 전류(I2)가 흐른다. 이것에 의해, MOSFET(Q2)의게이트에 인가된 전압(VRBC)이 MOSFET(Q2)의 게이트, 소스 및 MOSFET(Q3)의 소스, 게이트를 통해서 출력된다. 이와 같이 해서, 출력전압(VRBS)은 상기 2개의 전압(VRSk, VRBC)중 높은 쪽의 전압과 같게 된다.

제11도에서, 상기와 같은 비교회로의 출력전압(VRBS)은, 분압회로로 공급된다. 이 분압회로에 의해 비교회로의 출력전압(VRBS)을 기준으로 한 복수종류의 분압전압(VRBm)이 형성된다.

제14도에는 상기 분압회로의 일실시예의 회로도가 나타나 있다. 이 실시예에서도, 상기 제3도의 분압회로와 같게, 디플리션형 MOSFET를 저항소자로서 이용한다. 결국, 게이트와 드레인이 접속된 디플리션형 MOSFET를 직렬 형태로 접속해서, 그 거의 중간점에 상기 기준전압(VRBS)을 인가한다. 그리고, 상기 직렬회로의 양단에는 정전류원(IR)을 설치한다. 이것에 의해 제3도의 분압회로와 같게, 기준전압(VRBS)을 중심으로해서 트리밍회로(2)에 의해 조정된 분압전압(VRBm)을 얻을 수 있다.

제11도에서는 상기 제1도의 분압전압(VRSi, VRSI)에 대신해서 상기 분압전압(VRBm)을 이용해서 전압(VEG, VED, VEV, VWD, VWV)이 형성된다. 이것에 의해, 이들의 각 전압은 수명시험을 위해 전원전압(VCC)을 일정치 이상으로 높게 하면, 전원전압(VCC)에 대응해서 높게되는 기준전압(VRBC)에 의거해서 변화하는 전압으로 된다.

제15도와 제16도에는 전압특성도가 나타나있다. (A)에는 기준전압(VR)의 전압특성도가 나타나 있고, 동작전압 이상에서는 전원전압(VCC)의 상승에 관계없이일정의 전압으로 된다. (B)에는 이러한 기준전압(VR)에 의거해서 형성된 분압전압(VRSi)의 전압특성이 나타나있다. 이 분압전압(VRSi)은 회로의 접지전위에 대응해서 일정하게 되는 복수로 되는 전압으로 된다. 제16도에는, 상기 기준전압(VR)에 의거해서 형성된 분압전압(VRCj)의 특성도가 나타나 있다. 이 분압전압(VRCj)은 전원전압(VCC)에 대응해서 일정하게 되는 복수로 되는 전압으로 된다.

제17도에는 제11도의 수명시험시의 기준전압 발생회로의 전압특성도가 나타나 있다. (A)에서, 전압(VRBC)은 전원전압(VCC)이 동작전압에 달하면 그것에 대응해서 변화한다. 이것에 대해서, 상기 기준전압(VRSk)이 일정의 전압이므로 전원전압(VCC)의 상승에 의해 전위관계가 역전하는 전후에서, 출력되는 기준전압(VRBS)은 VRSk에서 VRBC로 절환된다. (B)에서는 상기와 같은 기준전압(VRBS)의 절환에 의해, 분압전압(VRBm)이 어떤 전압을 경계로 일정전압에서 전원전압 VCC에 의존된 전압으로 절환된다.

제18도에는 제11도의 전압발생회로를 이용한 일괄소거형 EEPROM(후레쉬 메모리)의 동작을 설명하기 위한 전압특성도가 나타나 있다. 전원전압(VCC)이 비교적 낮은 동작 보증범위에서는 각 전압은 전원전압의 변화에 대해서 일정한 관계를 유지하도록 설정되어 있다.

전원전압(VCC)을 상기 동작 보증범위를 넘어서 크게하여, 시험범위에 들어가면 전원전압(VCC)의 상승에 비례해서 각 전압은 높게 된다. 이때, 기록시의 데이터선전압(VWD) 및 콘트롤 게이트의 전위(VWG)는 일정하게 유지된다. 이 이유는 기록시의 메모리셀 게이트 전압(VWG)이 일정하기 때문에, VWD를 일정하게 하지 않으면 기록시전압이 일정하게 유지되지 않기 때문이다. 이것에 대해서, 소거용의 전압은 VEG와 VED를 전원전압(VCC)에 대해서 상대적 관계를 일정하게 유지하고, 동작보증범위와 같은 전압에 의해 소거 동작을 행하도록 된다.

표 1

상기 표1에는 각 전원의 전압치의 구체적인 수치가 나타나 있다. 기준전압(VR₁,VR₂,n)은 제4도 및 제5도의 기준전압과 직렬 MOSFET의 단수에 대응하고 있다. 전원전압(VCC)의 3 ~ 3.6은, 3.0V ~ 3.6V의 의미이다.

상기의 실시예에서 얻어지는 작용효과는 아래와 같다. 즉,

(1) 소망의 내부전압에 의해 높게 된 상승전압을 형성하는 차지펌프회로를, 기준전압에 의거해서 형성된 복수종류의 분압전압 중 특정의 전압을 n배로 한 전압과, 소정의 분압전압을 가산되어 되는 소망의 내부전압으로 되도록 간헐적으로 동작시키는 것에 의해 안정된 임의의 전압을 효율 좋게 형성할 수 있다는 효과가 얻어진다.

(2) 상기 2개의 전압이 가산되게 되는 소망의 내부전압을 형성하는 회로로서 상기 차지펌프회로의 출력단자와 회로의 접지전위 또는 전원전압과의 사이에 설치된 n개의 다이오드형태로 된 MOSFET에, 상기 조정용의 분압전압이 게이트에 인가된 MOSFET를 설치함과 동시에, 다이오드 형태로 되어서 되는 MOSFET를 직렬로 삽입하고, 그 드레인 전압과 기준전압이 일치하도록 차지펌프회로를 간헐적으로 동작시키는 것에 의해, 다이오드형태의 MOSFET와 전압비교회로라는 간단한 구성에 의해 임의의 전압을 형성할 수 있다는 효과가 얻어진다.

(3) 상기 전압발생회로는 차지펌프회로를 간헐적으로 동작시키는 것에 의해 소망의 전원전압을 얻는 것이기 때문에 저소비전력으로 할 수 있다는 효과가 얻어진다.

(4) 인헨스먼트형 MOSFET와 디플리션형 MOSFET와의 문턱치 전압차를 이용해서 형성함과 동시에, 양 MOSFET의 사이즈비에 의해 미조정을 행하는 것에 의해, 프로세스변동에 대해서 고정도로 소망의 기준전압을 얻을 수 있다는 효과가 얻어진다.

(5) 상기 전압비교회로에 입력된 기준전압은 상기 분압회로에 의해 형성된 분압전압 중 휴즈의 절단의 유무에 의해 형성된 선택신호에 의해 선택된 것이 전달되도록 하는 것에 의해, 프로세스 변동을 포함해서 소망의 전압을 고정도로 얻을 수 있다는 효과가 얻어진다.

(6) 상기 기준전압은 전원전압을 기준으로 한 수명시험용의 기준전압발행회로를 포함하는 것으로 하고, 전원전압이 소정의 전압이상으로 되었을 때에는 수명시험용의 기준전압으로 절환하도록 하는 것에 의해, 초기불량의 밝힘을 효율 좋게 행하도록 할 수 있다는 효과가 얻어진다.

(7) 콘트롤 게이트와 기판 사이에서의 상대적인 전위관계에 의해 터널절연막을 통해서 기판측에서 플로팅게이트에 전하를 주입해서 소거동작을 행하고, 상기 콘트롤 게이트와 드레인과의 상대적인 전위관계에 의해 상기 터널 절연막을 통해서 플로팅 게이트에서 드레인측으로 전하를 방출시켜 기록동작을 행하도록 한 기억 트랜지스터를 이용해서 되는 일괄소거형 불휘발성 기억회로에 대해서, 이러한 기억트랜지스터에 기록, 소거 및 판독동작을 위하여 필요로 되는 복수의 전압을 형성하는 전원회로로서, 소망의 내부전압에 의해 높게된 승압전압을 형성하는 차지펌프회로를 기준전압에 의거해서 형성된 복수종류의 분압전압 중 특정의 전압을 n배로 한 전압과, 소정의 분압전압을 가산되어서 된 소망의 내부전압으로 되도록 간헐적으로 동작시키는 것에 의해, 많은 종류로 되는 전압을 안정적으로 효율좋게 형성할 수 있다는 효과가 얻어진다.

(8) 상기 기준전압으로서 전원전압을 기준으로 한 수명시험용의 기준전압발생회로를 구비하고, 전원전압이 소정의 전압이상으로 되었을 때에는 수명시험용의 기준전압으로 절환되며, 이러한 수명시험에서의 소거시 및 기록시의 메모리셀 인가전압은 상기 전원전압을 기준으로 해서 상대적 변화시켜서 일정전압으로 하는 것에 의해, 가속시험을 행하면서 기록과 소거가 가능하게 된다는 효과가 얻어진다.

이상 본 발명자에 의해 완성된 발명을 실시예에 의거해 구체적으로 설명했으나, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능하다. 예를들면, 차지펌프회로를 간헐적으로 동작시키는 제어회로는 상기와 같은 기준전압에 의거해서 출력전압이 소망의 전압으로 되도록 제어하는 것이면 아무것이어도 좋다. 일괄소거형 불휘발성 기억장치의 기억 MOSFET의 구성은 상기와 같이 터널전류로, 소거와 제거가 행해지도록 하면 좋다.

본 발명은 많은 종류의 내부전압을 필요로 하는 각종 반도체 집적회로장치에 넓게 이용할 수 있다.

본원에서 개시된 발명중 대표적인 것에 의해 얻어진 효과를 간단히 설명하면, 아래와 같다. 즉, 소망의 내부전압에 의해 높게된 승압전압을 형성하는 차지펌프회로를 기준전압에 의거해서 형성된 복수종류의 분압전압 중 특정의 전압을 n배로 한 전압과, 소정의 분압전압을 가산되게 되는 소망의 내부전압으로 되도록 간헐적으로 동작시키는 것에 의해, 안정된 임의의 전압을 효율좋게 형성할 수 있다.

상기 2개의 전압이 가산되게 되는 소망의 내부전압을 형성하는 회로로서, 상기 차지펌프회로의 출력단자와 회로의 접지전위 또는 전원전압과의 사이에 설치된 n개의 다이오드형태로 된 MOSFET에 상기 조정용의 분압전압이 게이트로 인가된 MOSFET를 설치함과 동시에, 다이오드 형태로 되게 되는 MOSFET를 직렬로 삽입하고, 그 드레인전압과 기준전압이 일치하도록 차지펌프회로를 간헐적으로 동작시키는 것에 의해 다이오드형태의 MOSFET와 전압비교회로라고 하는 간단한 구성에 의해 임의의 전압을 형성할 수 있다.

상기 전압발생회로는 차지펌프회로를 간헐적으로 동작시키는 것에 의해 소망의 전원전압을 얻은 것이기 때문에 저소비전력으로 할 수 있다.

인헨스먼트형 MOSFET와 디플리션형 MOSFET와의 문턱치 전압차를 이용해서 형성함과 동시에, 양 MOSFET의 사이즈비에 의해 미조정을 행하는 것에 의해, 프로세스 변동에 대해서 고정도로 소망의 기준전압을 얻을 수 있다.

상기 전압비교회로로 입력되는 기준전압은 상기 분압회로에 의해 형성된 분압전압 중 휴즈의 절단유무에 의해 형성된 선택신호에 의해 선택된 것이 전달되도록 하는 것에 의해 프로세스 변동을 포함해서 소망의 전압을 고정도으로 얻을 수 있다.

상기 기준전압을 전원전압을 기준으로 한 수명시험용의 기준전압발생회로를 포함하는 것으로 해서, 전원전압이 소정의 전압 이상으로 될 때에는 수명시험용의 기준전압으로 절환하도록 하는 것에 의해, 초기불량의 밝힘을 효율 좋게 행하도록 할 수 있다.

콘트롤게이트와 기판과의 사이에서의 상대적인 전위관계에 의해 터널절연막을 통해서 기판측에서 플로팅게이트로 전하를 주입해서 소거동작을 행하고, 상기 콘트롤게이트와 드레인과의 상대적인 전위관계에 의해 상기 터널절연막을 통해서 플로팅게이트에서 드레인측으로 전하를 방출시켜 기록동작을 행하도록 한 메모리셀을 이용해서 되는 일괄소거형 불휘발성 기억회로에 대해서, 이러한 메모리셀의 기록, 소거 및 판독동작을 위하여 필요로 하는 복수의 전압을 형성하는 전원회로로서, 소망의 내부전압에 의해 높게된 승압전압을 형성하는 차지펌프회로를 기준전압에 의거해서 형성된 복수종류의 분압전압 중 특정의 전압을 n배로 한 전압과, 소정의 분압전압을 가산되어서 되는 소망의 내부전압으로 되도록 간헐적으로 동작시키는 것에 의해, 많은 종류로 되는 전압을 안정적으로 효율 좋게 형성할 수 있다.

상기 기준전압으로서 전원전압을 기준으로 한 수명시험용의 기준전압발생회로를 구비하여, 전원전압이 소정의 전압이상으로 될 때에는 수명시험용의 기준전압으로 절환되어서, 이러한 수명시험에서의 소거시 및 기록시의 메모리셀 인가전압은 상기 전원전압을 기준으로 해서 상대적 변화시켜서 일정전압으로 하는 것에 의해 가속시험을 행하면서, 기록과 소거가 가능하게 된다.

제 1 도는 본 발명에 관한 전압발생회로의 일실시예를 나타내는 블럭도,

제 2 도는 제1도의 기준전압발생회로의 일실시예를 나타내는 회로도,

제 3 도는 제1도의 분압회로의 일실시예를 나타내는 회로도,

제 4 도는 제1도의 전원회로의 일실시예를 나타내는 회로도,

제 5 도는 제1도의 다른 전원회로의 일실시예를 나타내는 회로도,

제 6 도는 제1도와 또다른 전원회로의 일실시예를 나타내는 회로도,

제 7 도는 제1도의 셀렉터제어회로, 트리밍회로와 셀렉터회로의 일실시예를 나타내는 회로도,

제 8 도는 제7도의 랫치회로의 일실시예를 나타내는 회로도,

제 9도는 제7도의 휴즈회로의 일실시예를 나타내는 회로도,

제 10 도는 제7도의 동작을 설명하기 위한 타이밍도,

제 11 도는 본 발명에 관한 전압발생회로의 다른 일실시예를 나타내는 블럭도,

제 12 도는 상기 제11도의 전압변환회로의 일실시예를 나타내는 회로도,

제 13 도는 제11도의 비교회로의 일실시예를 나타내는 회로도,

제 14 도는 제11도의 분압회로의 일실시예를 나타내는 회로도,

제 15(A) 도 및 제 15(B) 도는 본 발명을 설명하기 위한 전압특성도,

제 16 도는 본 발명을 설명하기 위한 다른전압특성도,

제 17(A) 도 및 제 17(B) 도는 본 발명을 설명하기 위한 또다른 전압특성도,

제 18 도는 본 발명에 관한 일괄소거형 불휘발성기억장치의 동작을 설명하기 위한 전압특성도,

제 19 도는 본 발명에 관한 일괄소거형 불휘발성기억장치의 일실시예를 나타내는 개략블럭도,

제 20(A),(B),(C) 도는 제19도의 기억트랜지스터의 동작을 설명하기 위한 소자단면도,

제 21(A) 도 및 제 21(B) 도는 제19도의 기억트랜지스터의 다른 동작을 설명하기 위한 소자단면도이다.

**도면의 주요부분에 대한 부호의 설명**

Q1∼Q11...MOSFET, OSC...발진회로,

CMP... 전압비교회로, LTC...랫치회로,

FUS...휴즈회로, AX...X어드레스신호,

XADB...X어드레스버퍼, AY...Y어드레스신호,

YADB...Y어드레스버퍼, MAR...메모리어레이,

SL...센스랫치, WDBi...워드선선택구동회로,

SDCBi... 메인워드선선택구동회로, SA...증폭회로,

DOB...데이터출력회로, DIB...데이터입력회로.

SVC...소스전압공급회로, CNT...제어회로,

VPS...전압발생회로.

Claims (15)

1. 기준전압을 발생하는 기준전압 발생회로,

   상기 기준전압에 의거하여 복수의 분압전압을 형성하는 전압 분압회로와,

   상기 복수의 분압전압 중의 제1 분압전압 및 제2 분압전압을 받아, 상기 제1 분압전압에 n배하여 얻어진 전압에, 전압 미세 조정을 위한 상기 제2 분압전압을 더한 소망의 내부전압을 출력하는 전원공급회로를 가지며,

   상기 전원공급회로는,

   차지펌프회로,

   상기 차지펌프회로의 출력단자와 접지전위 및 전원전압의 한쪽의 사이에 배치되어, 각각이 다이오드 접속되는 n단 제1 MOSFET,

   상기 접지전위 및 전원전압의 한쪽에 결합된 제2 MOSFET의 드레인 혹은 소스전압과 상기 제1 분압전압을 받는 전압비교기와,

   상기 전압비교기의 출력전압에 의해 상기 차지펌프회로로 공급되어야 할 입력펄스를 제한하는 게이트회로를 가지며,

   상기 n단 제1 MOSFET중의 하나의 MOSFET의 게이트에는 상기 제2 분압전압이 공급되는 반도체 집적회로장치.
2. 제 1항에 있어서,

   상기 제2 MOSFET도 또는 다이오드 접속되고, 상기 n단 제1 MOSFET와 직렬로접속되는 반도체 집적회로장치.
3. 제 2 항에 있어서,

   상기 제2 MOSFET는 상기 n단 제1 MOSFET와 상기 접지전위 및 전원전압의 한쪽과 직렬로 접속되는 반도체 집적회로장치.
4. 제 1 항에 있어서.

   상기 기준전압 발생회로는 인핸스먼트(enhancement)MOSFET와 디플리션(depletion)MOSFET의 사이의 문턱치 전압차(差)에 기초하여 상기 기준전압을 발생하며,

   상기 기준전압 발생회로는 인핸스먼트(enhancement)MOSFET와 디플리션(depletion)MOSFET의 사이즈 비(比)에 기초하여 미세 조정이 가능한 반도체 집적회로장치.
5. 제 1 항에 있어서,

   상기 전압비교기에 공급되어야 할 상기 제2 전압은, 상기 전압 분압회로에 의해 형성된 상기 복수의 분압전압 중에서, 퓨즈 절단의 유무에 따라 형성된 선택신호에 의해 선택되는 반도체 집적회로장치.
6. 제 1 항에 있어서,

   수명시험의 동안, 상기 복수의 분압전압보다도 높은 복수의 테스트 분압전압을 발생하는 제2 기준전압회로를 더 가지는 반도체 집적회로장치.
7. 복수의 워드선과 복수의 데이터선과의 각 교점에 배치되는 복수의 메모리셀, 상기 복수의 메모리셀의 각각은 컨트롤 게이트와 플로팅 게이트를 가지며,

   상기 복수의 메모리셀은 컨트롤 게이트와 기판과의 사이에서의 전위관계에 의해 터널절연막을 통해 기판으로부터 플로팅 게이트로 전하를 주입함으로써 소거가 행해지고, 컨트롤게이트와 드레인과의 사이에서의 전위관계에 의해 터널 절연막을 통해 플로팅 게이트로부터 드레인에 전하를 방출함으로써 기록이 행해지며,

   상기 복수의 메모리셀에의 기록, 소거 및 판독 동작을 위해 이용되는 복수의 전압을 형성하는 전원회로를 가지고,

   상기 전원회로는,

   기준전압을 발생하는 기준전압 발생회로,

   상기 기준전압에 기초하여 복수의 분압전압을 형성하는 전압 분압회로,

   상기 복수의 분압전압 중의 제1 분압전압 및 제2 분압전압을 받아, 상기 제1 분압전압을 n배 한 전압에, 상기 제2 분압전압을 가산하여 소망의 내부전압을 출력하는 전압공급회로를 가지며,

   상기 전압공급회로는,

   차지 펌프회로와,

   상기 차지펌프회로의 출력단자와 접지전위 및 전원전압의 한쪽의 사이에 배치되며, 각각이 다이오드 접속되는 n단 제1 MOSFET,

   상기 접지전위 및 전원전압의 한쪽에 결합된 제2 MOSFET의 드레인 혹은 소스전압과 상기 제1 분압전압을 받는 전압비교기와,

   상기 전압비교기의 출력전압에 따라 상기 차지펌프회로에 공급되어야 할 입력펄스를 제한하는 게이트회로를 가지고,

   상기 n단 제1 MOSFET 중 하나의 MOSFET의 게이트에는 상기 제2 분압전압이 공급되는 플래시메모리.
8. 제 7 항에 있어서,

   수명시험의 동안, 상기 복수의 분압전압보다도 높은 복수의 테스트 분압전압을 발생하는 제2 기준전압회로를 더 가지는 플래시메모리.
9. 복수의 워드선,

   복수의 데이터선,

   복수의 메모리셀, 상기 복수의 메모리셀의 각각은 플로팅 게이트 와 제1 확산층영역과 제2확산층영역과 콘트롤 게이트를 가지고, 데이터에 대응하는 문턱치를 가지며, 상기 복수의 워드선 중의 대응하는 워드선과 콘트롤 게이트가 결합되며, 상기 복수의 데이터선 중의 대응하는 데이터선에 제1 확산층영역이 결합되며,

   기준전압을 발생하는 기준전압 발생회로,

   상기 기준전압에 의거하여 복수의 분압전압을 생성하는 분압회로,

   차지펌프회로,

   전압비교기, 상기 전압비교기의 한쪽의 입력단자에는 상기 분압회로에서 생성된 제1분압전압이 공급되고,

   n개의 제1 트랜지스터, 상기 n개의 제1 트랜지스터의 각각은 다이오드형태로 직렬로 접속되며, 상기 n개의 제1 트랜지스터는 상기 차지 펌프회로의 출력단자와 상기 전압비교기의 다른 입력단자에 결합되며,

   상기 전압비교기의 출력전압에 응답하여 상기 차지펌프회로에 공급되어야 할 입력펄스를 제어하는 게이트회로를 가지며,

   상기 n개의 제1 트랜지스터 중의 하나의 트랜지스터의 콘트롤 게이트에는 상기분압회로에서 생성된 제2 분압전압이 공급되는 불휘발성 기억장치.
10. 제 9 항에 있어서,

    상기 전압비교기의 다른 쪽의 입력단자와 접지전위 및 전원전압의 한쪽에 결합되는 제2 트랜지스터를 가지는 불휘발성 기억장치.
11. 제 10 항에 있어서,

    상기 제2 트랜지스터의 소스전압이, 상기 전압비교기의 상기 입력단자의 한쪽에 받고 있는 상기 제1 전압에 도달할 때, 상기 게이트회로는 상기 입력펄스의 공급을 정지하는 불휘발성기억장치.
12. 제 11 항에 있어서,

    수명시험의 동안, 상기 복수의 분압전압보다도 높은 복수의 테스트 분압 기준전압을 발생하는 제2 기준전압회로를 더 가지는 불휘발성 기억장치.
13. 제 12 항에 있어서,

    상기 n개의 제1 트랜지스터와 상기 제2 트랜지스터는 MOSFET인 불휘발성 기억장치.
14. 제 13 항에 있어서,

    상기 차지펌프회로의 상기 출력단자로부터 출력된 승압전압은, 문턱치 전압을 변화시켜야 할 메모리셀이 결합되는 워드선에 공급되는 불휘발성 기억장치.
15. 제 13 항에 있어서,

    상기 차지펌프회로의 상기 출력단자로부터 출력된 승압전압은, 문턱치 전압을 변화시켜야 할 메모리셀이 결합되는 데이터선에 공급되는 불휘발성 기억장치.