JP2003524279A - フラッシュメモリ読み出しモード用のワード線ドライバ - Google Patents

Abstract

(57)【要約】 本発明は、読み出しモードにおいて所定の電圧をワード線電圧として複数のワード線（１８）に供給するワード線電圧調整方法及びシステムを開示する。電源電圧（Ｖｃｃ）は、該電源電圧よりも低い所定の電圧を提供するワード線ドライバ回路（１６）により調整され且つ温度補償される。ワード線ドライバ回路（１６）は、読み出し動作が開始された時に活性化回路（１２）によって活性化される。読み出し動作の期間中、ワード線ドライバ回路（１６）は、電源電圧（Ｖｃｃ）が変動し且つワード線ドライバ回路（１６）から供給されるプロセス負荷が変動している間も上記所定の電圧を維持する。

Description

【発明の詳細な説明】

（技術分野） 本発明は、総括的には不揮発性メモリ装置に関し、より詳細には、電気的に消
去及びプログラム可能なフラッシュ型読み出し専用メモリ（ＥＥＰＲＯＭ）装置
におけるワード線電圧を調整する方法及びシステムに関する。

【０００１】 （背景技術） フラッシュメモリは、継続的な電力供給が無い状態で情報を記憶し、かつ、極
めてコンパクトな形態で構成することができるため、人気のあるメモリ記憶装置
である。フラッシュメモリは、典型的には、シリコン基板に複数のフローティン
グゲート・トランジスタを形成することによって構成される。フローティングゲ
ート・トランジスタは、コントロールゲート電極から薄い誘電体層で分離された
フローティングゲートとして知られる個別のゲート電極に電荷を蓄えることがで
きる。一般的に言うと、フローティングゲートに電荷を蓄えることによってデー
タが不揮発性メモリ装置に記憶される。

【０００２】 フラッシュＥＥＰＲＯＭ装置では、電子は、フローティングゲート電極とその
下に位置する基板との間に配置されたトンネル酸化物層として知られる薄い誘電
体層を通してフローティングゲート電極に転送される。典型的には、電子の移動
は、チャネル・ホットエレクトロン（「ＣＨＥ」）注入又はファウラー−ノルト
ハイム・トンネリングによって行われる。いずれの電子移動メカニズムにおいて
も、電圧はコントロールゲート電極によってフローティングゲート電極に結合さ
れる。コントロールゲート電極は、フローティングゲート電極に容量的に結合さ
れ、その結果、コントロールゲート電極に印加された電圧が、フローティングゲ
ート電極に結合される。１つのタイプの装置においては、コントロールゲート電
極は、フローティングゲート電極の上方に位置し、且つ薄い誘電体層を介して該
フローティングゲート電極から分離された多結晶シリコン・ゲート電極である。
別のタイプの装置においては、フローティングゲート電極は、半導体基板内のド
ープ領域である。

【０００３】 フラッシュメモリは、フラッシュ型トランジスタのロウとコラムによって構成
され、各トランジスタは、コントロールゲート、ドレイン及びソースを含むセル
と呼ばれている。ワード線デコーダは、メモリ装置の各セクタ内のトランジスタ
のロウに動作電圧を提供し、典型的にはセクタ内の各トランジスタのコントロー
ルゲートに接続されている。ビット線デコーダは、トランジスタの各コラムに動
作電圧を提供し、典型的には各コラムのトランジスタのドレインに接続されてい
る。一般に、トランジスタのソースは、共通のソース線に結合され、ソース線コ
ントローラによって制御される。

【０００４】 典型的には、セルは、コントロールゲートに所定の電圧を印加し、ドレインに
第２の所定の電圧を印加し、且つソースを接地することによってプログラミング
される。これによって、チャネル・ホットエレクトロンがドレイン空乏領域から
フローティングゲートに注入される。フラッシュメモリ装置において、いくつか
の方法でセルを消去することができる。１つの構成において、セルは、ソースに
所定の電圧を印加し、コントロールゲートを接地し、ドレインをフローティング
状態とすることによって消去される。これによって、プログラミング中にフロー
ティングゲートに注入された電子は、ファウラー−ノルトハイム・トンネリング
によってフローティングゲートから薄いトンネル酸化物層を介してソースに放出
される。

【０００５】 典型的には、セルは、読み出し動作の期間中、ワード線を介してコントロール
ゲートに所定の電圧を印加し、ドレインに接続されたビット線に第２の所定の電
圧を印加し、ソースを接地し、且つビット線電流を検出することによって読み出
される。セルがプログラミングされ、スレッショルド電圧が相対的にハイの場合
に、ビット線電流はゼロ又は相対的にローになる。セルがプログラミングも消去
もされていない場合には、スレッショルド電圧は相対的にローになり、コントロ
ールゲート上の所定の電圧がチャネルを強化し、ビット線電流が相対的にハイに
なる。

【０００６】 読み出し動作の期間中、ワード線に印加された電圧が所定の電圧の範囲内にな
いときに問題が生じることが知られている。ワード線デコーダに印加される電圧
が高すぎると、そのワード線上のセルが物理的に損傷を受けたり、セルのスレッ
ショルド電圧に外乱が生じたりすることがある。さらに、印加する電圧が高すぎ
ると、セル内にデータ保持障害を引き起こすこともある。また、ワード線上の電
圧が高いと、所定のワード線上のセルの耐久性が影響を受けることもある。ワー
ド線電圧が低すぎると、ワード線上のセルを適切に読み取るためのビット線電流
が不十分になることがある。

【０００７】 読み出し動作においてワード線に電圧を供給する現在知られている方法は、フ
ラッシュメモリ用の電源の供給電圧（Ｖｃｃ）を使用する方法である。フラッシ
ュメモリ技術が進歩し、より微細な技術が開発されたため（例えば、０．２５μ
ｍプロセス）、読み出し動作においてワード線に供給することができる許容電圧
が小さくなっている。従って、フラッシュメモリを動作させるために必要な電源
電圧（Ｖｃｃ）を、前述のような高いワード線電圧に関連した問題に経験するこ
となくワード線に直接印加することができなくなっている。

【０００８】 フラッシュメモリの動作温度が変化するために、読み出し動作を行うのに必要
なワード線電圧の印加には別の問題が生じることが知られている。フラッシュメ
モリの動作温度が変化すると、それに応じて読み出し動作のときにワード線電圧
が変動することがある。技術の進歩により、読み出し動作を行うために必要なワ
ード線上の電圧の範囲が狭くなっている。読み出しモードでワード線電圧を提供
する現在知られている方法では、読み出し動作の時にフラッシュメモリにアクセ
スする際の高速性能を提供しておらず、そのためメモリ装置のアクセス時間が遅
くなっている。

【０００９】 このため、マイクロチップの更なる小型化に起因して、読み出し動作の時に電
源電圧（Ｖｃｃ）よりも低い温度補償された所定の出力電圧を提供するワード線
電圧調整方法が必要となっている。

【００１０】 （発明の開示） 本発明は、フラッシュメモリの更なる小型化によって生じた問題を解消するフ
ラッシュメモリ内のワード線電圧調整の方法及びシステムを開示する。好適なフ
ラッシュメモリは、読み出し動作において複数のワード線に印加することができ
る所定の温度補償されたワード線電圧を提供するために電源電圧（Ｖｃｃ）を調
整するワード線ドライバ回路を含む。ワード線ドライバ回路は、電源電圧（Ｖｃ
ｃ）で使用可能な電圧の大きさを、フラッシュメモリの読み出し動作を行うため
に使用できるレベルに低減することができる。

【００１１】 本発明は、フラッシュメモリ装置が読み出しモードのときに所定の読み出し電
圧を供給する方法を開示する。本発明の好適な実施形態において、ステートマシ
ンが受け取った制御信号に応答して、活性化回路によって複数の制御信号が生成
される。この制御信号は、制御信号に応答して電源電圧接続線を使用して所定の
読み出し電圧を生成するワード線ドライバ回路に導かれる。好適な実施形態にお
いて、ワード線ドライバ回路は、ワード線ドライバ回路との電源電圧接続線上に
現れている電圧の大きさから電圧レベルを低減する。低減した後、所定の読み出
し電圧が、読み出し動作においてフラッシュメモリ装置内の少なくとも１つのワ
ード線に供給される。

【００１２】 本発明の好適な実施形態において、ワード線ドライバ回路は、一連の抵抗器群
及び電流ミラーを使用して所定の読み出し電圧を生成する。ワード線ドライバ回
路は、所定の読み出し電圧を許容可能なレベルに維持するために、電源電圧接続
線の電圧レベルの変動を調整する。現在の好適な実施形態において、所定の読み
出し電圧は、電源電圧接続線の電圧レベルが約４．５〜５．５Ｖで動作している
とき約３．７〜４．５Ｖに維持される。ワード線ドライバ回路は、活性化回路が
ステートマシンによって活性化されてから１０ナノ秒以内に、電源電圧接続線の
電圧を所定の読み出し電圧に調整する。

【００１３】 本発明のもう１つの実施形態は、読み出しモードで動作しているメモリ装置の
電源電圧を調整する方法を開示する。この実施形態では、電源電圧は、フラッシ
ュメモリ装置のワード線ドライバ回路に供給される。ワード線ドライバ回路は、
メモリ装置が読み出しモードのときに活性化回路により活性化される。活性化さ
れた後、電源電圧は、ワード線ドライバ回路によって所定の読み出し電圧に調整
される。所定の読み出し電圧が所定のレベルに調整された後、所定の読み出し電
圧は、フラッシュメモリ装置内の少なくとも１つのワード線に供給される。

【００１４】 本発明のもう１つの好適な実施形態は、フラッシュメモリ装置において読み出
しモードで使用されるワード線電圧調整システムを開示する。この電圧調整シス
テムは、ステートマシンに電気的に接続された活性化回路を含む。このステート
マシンは、複数の制御線を使用して活性化回路に接続された複数の制御信号で活
性化回路を制御する。ワード線ドライバ回路は、活性化回路に電気的に接続され
ている。ワード線ドライバ回路は、活性化回路からの信号に応答して、電源電圧
接続線の電圧を所定の読み出し電圧に調整する。少なくとも１つのワード線は、
読み出しモードにおいて所定の読み出し電圧を少なくとも１つのワード線に提供
するワード線ドライバ回路に電気的に接続される。

【００１５】 本発明の好適な実施形態は、読み出しモードにおいてフラッシュメモリ装置内
のワード線に所定の読み出し電圧を高速且つ正確に提供する方法及びシステムを
開示する。本発明は、０．２５μｍトランジスタ・サイズなどの縮小されたトラ
ンジスタ・サイズ、及びワード線内のメモリセルを構成するトランジスタがその
ようなメモリセルに記憶されたデータに障害を発生させる可能性のある電圧レベ
ルにさらされることにより生じる問題を克服する。本発明は、フラッシュメモリ
装置内のワード線に活性化の１０ナノ秒以内に、ワード線上のメモリセルに記憶
されたデータに障害を発生させることのない低い所定の読み出し電圧を提供する
ことができるワード線ドライバ回路を開示する。従って、本発明は、フラッシュ
メモリ装置において読み出しモードでワード線にハイの電圧レベルを印加するこ
とによって生じた問題を解決する。

【００１６】 本発明の上述した特徴及び利点並びに他の特徴及び利点は、添付図面と関連し
て参照される以下の本発明の好適な実施形態の詳細な記述を考慮することによっ
て明らかになるであろう。

【００１７】 （発明を実施するための形態） 以下に、本発明の例示的な実施形態を、特定の構成に関連して説明する。当業
者は、特許請求の範囲から逸脱せずにこの特定の構成に様々な変更及び修正を行
うことができることを理解されよう。本発明は、任意のタイプのメモリ装置に使
用することができるが、本発明の好適な実施形態は、フラッシュメモリ用に設計
されている。すべての電気的パラメータは単なる例として示されており、他の電
気的パラメータを使用して様々なメモリ装置に使用されるように修正することが
できる。例えば、好適な実施形態において、電源電圧（Ｖｃｃ）は、５．０Ｖと
考えられているが、代替として、３．３Ｖ、１．８Ｖ、または他の電源電圧でも
よい。異なる電源電圧が選択される場合、当該技術分野で知られている様々な電
源電圧に対応するように様々な動作レベルが修正される。さらに、当業者に理解
されるように、電源電圧（Ｖｃｃ）は、負荷や他の様々な動作パラメータによっ
て動作中に電圧範囲の間で変動することがある。

【００１８】 図１は、本発明の実施形態を実現する好適なフラッシュメモリ１０の一部分を
示す。フラッシュメモリ１０は、ワード線活性化回路１２、電源電圧接続線（Ｖ
ｃｃ）１４、ワード線ドライバ回路１６及び複数のワード線１８を含む。本発明
の好適な実施形態において、ワード線活性化回路１２は、ワード線ドライバ回路
１６に電気的に接続されている。また、電源電圧接続線（Ｖｃｃ）１４は、ワー
ド線ドライバ回路１６に電気的に接続され、読み出し動作においてワード線１８
に印加される電気エネルギーをワード線ドライバ回路１６を供給する。ワード線
ドライバ回路１６は、フラッシュメモリ１０内のワード線１８に電気的に接続さ
れている。前述したように、ワード線ドライバ回路１６は、フラッシュメモリ１
０の読み出し動作中に各ワード線１８に印加される所定の読み出し電圧を生成す
るために使用される。

【００１９】 本発明の好適な実施形態において、フラッシュメモリ１０が読み出し動作を行
っているとき、ワード線活性化回路１２は、ステートマシン（図示せず）から制
御信号を受け取る。当該技術分野において知られているように、ステートマシン
は、ステートマシンが受け取った命令セットに応答してフラッシュメモリの全体
の動作を制御するために使用される。好適な実施形態では、フラッシュメモリ１
０において読み出し動作が行われるときに、ステートマシンが、ワード線活性化
回路１２に導かれる所定の制御信号を生成することだけを理解されたい。

【００２０】 ワード線活性化回路１２は、ステートマシンから制御信号を受け取ると、ワー
ド線ドライバ回路１６に送られる所定の電気信号を生成する。本発明の好適な実
施形態において、ワード線ドライバ回路１６は、電圧値が４．５Ｖ〜５．５Ｖに
変化することがある電源電圧接続線（Ｖｃｃ）１４に電気的に接続される。前述
したように、当業者は、動作中、負荷の状態ならびに他の様々な動作パラメータ
によって電源電圧接続線（Ｖｃｃ）１４の電圧レベルが変動することがあること
を理解されよう。

【００２１】 ワード線ドライバ回路１６は、動作中、電源電圧（Ｖｃｃ）１４を、好適な実
施形態では３．７Ｖ〜４．５Ｖの所定の読み出しスレッショルド電圧レベルに低
減する。前述したように、ワード線ドライバ回路１６は、フラッシュメモリ１０
内の各ワード線１８に電気的に接続されている。特に、ワード線ドライバ回路１
６の出力をワード線１８に電気的に接続するために読み出し電圧出力線（ＶＰＸ
Ｇ）２０が使用される。ワード線ドライバ回路１６の読み出し電圧出力線（ＶＰ
ＸＧ）２０上に生成される所定の読み出しスレッショルド電圧レベルは、電源電
圧接続線（Ｖｃｃ）１４上に現れている電圧よりも低い電圧を呈示する。読み出
し電圧出力線（ＶＰＸＧ）２０上で使用可能な読み出しスレッショルド電圧の大
きさは、フラッシュメモリ１０が読み出し動作を行っているときに、コアセルを
破損させることなくワード線１８に導入するのに適切な電圧レベルである。本発
明の好適な実施形態では、ワード線１８の電圧レベルは、電源電圧接続線（Ｖｃ
ｃ）１４上で使用可能な電源電圧（Ｖｃｃ）が変動する際に、ワード線ドライバ
回路１６によって最適な電圧動作レベルに維持される。ワード線ドライバ回路１
６によって調整された後、ワード線ドライバ回路１６によって生成された所定の
読み出しスレッショルド電圧は、読み出し電圧出力線２０（ＶＰＸＧ）上でフラ
ッシュメモリ１０の各ワード線１８に送られる。当業者は、読み出し電圧出力線
（ＶＰＸＧ）２０からワード線１８に送られる所定の読み出しスレッショルド電
圧を導くためにデコーダが使用されることを理解されよう。本発明のために、読
み出し動作において、ワード線ドライバ回路１６の読み出し電圧出力線（ＶＰＸ
Ｇ）２０上に生成された所定の読み出しスレッショルド電圧がワード線１８に導
かれることは十分に理解できる。

【００２２】 図２は、本実施形態に係るフラッシュメモリ１０において使用される好適なワ
ード線活性化回路１２の回路図である。好適な活性化回路１２は、図２に示すよ
うに電気接続されたＮＡＮＤゲート２４、複数の反転器２６〜３６、複数のｐチ
ャネルトランジスタ３８〜４０、ｎチャネルトランジスタ４２、グランド接続４
６及び複数のＮＯＲゲート４８〜５０を含む。好適なフラッシュメモリ１０が読
み出し動作を行っているとき、ワード線活性化回路１２は、ステートマシンから
所定の出力信号を受け取る。当業者に知られているように、ステートマシンは、
本発明の範囲以外の様々な論理回路を使用することによってフラッシュメモリ装
置の全体的な動作を制御する。

【００２３】 ステートマシンによって生成される所定の制御信号は、ワード線活性化回路１
２によって、ポンプ・イネーブル線（ＥＮＶＰＰ）５２、ソース・オフ線（ＶＰ
ＸＧ２ＯＦＦＢ）５４、ＣＡＭイネーブル線（ＰＤＲＩ）５６、アドレス遷移検
出線（ＡＴＤ）５８及びＲＥＡＤ線６０上に受け取られる。図２を参照すると、
アドレス遷移検出線（ＡＴＤ）５８とＲＥＡＤ線６０はＮＡＮＤゲート２４に電
気的に接続され、ＣＡＭイネーブル線（ＰＤＲＩ）５６は反転器２６に電気的に
接続され、ポンプ・イネーブル線（ＥＮＶＰＰ）５２は反転器３０に電気的に接
続され、ソース・オフ線（ＶＰＸＧ２ＯＦＦＢ）５４はＮＯＲゲート４８に電気
的に接続されている。また、トランジスタ３８とトランジスタ４０は、電源電圧
接続線（Ｖｃｃ）１４に接続されている。ワード線活性化回路１２に導かれる所
定の出力信号は、ワード線ドライバ回路１６に電気的に接続されたワード線活性
化回路１２の出力線を表す第１の生成オン線（ＧＥＮＯＮ）６２と第２の生成オ
ン線（ＧＥＮＯＮＢ）６４上に生成される論理状態を決定することは当業者に理
解されよう。

【００２４】 フラッシュメモリ１０の動作中、ワード線活性化回路１２は、第１の生成オン
線（ＧＥＮＯＮ）６２と第２の生成オン線（ＧＥＮＯＮＢ）６４上に電気信号を
提供することによってワード線ドライバ回路１６を活性化する。第１の生成オン
線（ＧＥＮＯＮ）６２と第２の生成オン線（ＧＥＮＯＮＢ）６４は、ワード線ド
ライバ回路１６に電気的に接続されている。第１の生成オン線（ＧＥＮＯＮ）６
２と第２の生成オン線（ＧＥＮＯＮＢ）６４上に提供される電気信号は、ＮＯＲ
ゲート５０の出力端から提供される。ＮＯＲゲート５０の出力が導通しなくなる
とき（論理「０」）、第１の生成オン線（ＧＥＮＯＮ）６２は導通し始め（「論
理「１」）、第２の生成オン線（ＧＥＮＯＮＢ）６４が導通しなくなり、それに
よってワード線ドライバ回路１６が活性化される。同様に、ＮＯＲゲート５０の
出力が導通し始めるとき（論理「１」）、第１の生成オン線（ＧＥＮＯＮ）６２
が導通しなくなり（論理「０」）、第２の生成オン線（ＧＥＮＯＮＢ）６４が導
通し始め（論理「１」）、それによってワード線ドライバ回路１６が非活性化さ
れる。

【００２５】 図３は、フラッシュメモリ１０内に使用される好適なワード線ドライバ回路１
６の回路図を示す。好適なワード線ドライバ回路１６は、図３に示すように電気
的に接続された複数のｐチャネルトランジスタ７０〜８０、複数のｎチャネル・
レジスタ８２〜８６、低スレッショルドｎチャネルトランジスタ８８、複数の低
スレッショルドｎチャネルトランジスタ９０〜９２、複数の抵抗器９４及びＮＯ
Ｒゲート９６を含む。図示したように、ｐチャネルトランジスタ７０、７２、７
４、７６及び低スレッショルドｎチャネルトランジスタ９２は、電源電圧接続線
（Ｖｃｃ）１４に電気的に接続されている。さらに、選択された抵抗器９４なら
びにチャネルトランジスタ８２、８４及び８６は、グランド線４６に電気的に接
続されている。さらに図示のように、抵抗器９４が電気的に直列に接続され、ト
ランジスタ７８、８８及び９０が所定の対の抵抗器９４間に電気的に接続されて
いる。当業者は、抵抗器９４が、各段において電源電圧接続線（Ｖｃｃ）１４上
に現れている電圧レベルを低減する分圧器を構成することを理解されよう。

【００２６】 好適な実施形態において、抵抗器９４は、一定の比率のｐチャネル抵抗器から
なる。ｐチャネル抵抗器は、動作中の互いのプロセス変動をなくす。従って、フ
ラッシュメモリ１０の動作温度は、抵抗器９４の両端間の電圧降下に影響を及ぼ
さない。小型化されたフラッシュメモリ１０の場合、特に０．２５μｍトランジ
スタ・サイズ技術を用いて設計されたフラッシュメモリの場合、読み出しモード
でワード線１８に印加される電圧は、電源電圧接続線（Ｖｃｃ）１４から供給さ
れる電圧よりも低くなければならない。さらに、ワード線１８に印加される電圧
レベルは、電源電圧接続線（Ｖｃｃ）１４の電圧レベルの変化に対して調整が必
要である。従って、一連の抵抗器群９４は、電源電圧接続線（Ｖｃｃ）１４の電
圧を許容可能なレベルまで低減する迅速な方法を提供する。

【００２７】 一連の抵抗器群９４は、動作状態の変化を補償し、読み出しモードで様々な動
作パラメータが変化したときにワード線１８に供給される電圧レベルを変化させ
る。好適な実施形態において、ワード線ドライバ回路１６は、電源電圧接続線の
電圧レベルを元の電圧レベルの８２パーセントまで低減する。従って、電源電圧
接続線（Ｖｃｃ）１４の電圧の大きさが約４．５〜５．５Ｖに変化するとき、ワ
ード線ドライバ回路の電圧レベル出力は約３．７〜４．５Ｖに変化する。当業者
は、抵抗器９４の抵抗値とその個数が変化することがあり、また抵抗値及び抵抗
器９４の個数の変化と共に電圧低下率が変化することを理解されよう。

【００２８】 動作中に、ワード線ドライバ回路１６が活性化回路１２によって活性化される
と、第２の生成オン線（ＧＥＮＯＮＢ）６４は導通しなくなり（論理「０」）、
それによってトランジスタ７０が通電され、電源電圧接続線（Ｖｃｃ）１４から
供給される電圧に対して抵抗器９４に流れる電流経路が形成される。抵抗器９４
は、第１の回路接続点（ＶＶ１）１００に所定の読み出しスレッショルド電圧を
生成し維持するように構成される。前述のように、第１の回路接続点（ＶＶ１）
１００における電圧の大きさは、一連の抵抗器群９４からなる抵抗と電源電圧接
続線（Ｖｃｃ）１４の電圧変動とに基づくある一定の比率の電源電圧（Ｖｃｃ）
１４を呈示する。動作中、第１の回路接続点（ＶＶ１）１００における電圧によ
って、第１の回路接続点（ＶＶ１）１００で抵抗器９４に電気的に接続されてい
る低スレッショルドのｎチャネルトランジスタ８８の活性化が制御される。その
結果、低スレッショルドのｎチャネルトランジスタ８８は、ｐチャネルトランジ
スタ７４、７６及びｎチャネルトランジスタ８２、８４の動作を制御する。Ｐチ
ャネルトランジスタ７４、７６及びｎチャネルトランジスタ８２、８４は、所定
の入力信号に応答して、低スレッショルド・トランジスタ９０及びｐチャネルト
ランジスタ７８の電流経路を形成することができる２つのスイッチング回路１０
１を構成する。

【００２９】 前述したように、ワード線ドライバ回路１６が活性化回路１２によって活性化
されると、第１の生成オン線（ＧＥＮＯＮ）６２が導通し始め（論理「１」）、
それによりトランジスタ７２が非活性化される。これによって、ｐチャネルトラ
ンジスタ７４及びｐチャネルトランジスタ７６が通電され、低スレッショルドの
ｎチャネルトランジスタ９０及びｎチャネルトランジスタ８２、８４までの電流
経路が形成される。図３に示したように、低スレッショルドのｎチャネルトラン
ジスタ９０、９２及びｐチャネルトランジスタ７８、８０の電気接続によって、
電流ミラー１０２が形成される。また、Ｐチャネルトランジスタ７０、７２、７
４、７６及び低スレッショルドｎチャネルトランジスタ９２は、電源電圧接続線
（Ｖｃｃ）１４に電気的に接続されている。動作中、電流ミラー１０２は、読み
出し電圧出力線（ＶＦＸＧ）２０上のワード線１８に供給される所定の読み出し
スレッショルド電圧を生成するために使用される。電流ミラー１０２が、第１の
電圧ノード（ＶＶ１）１００上に生成された電圧を読み出し電圧出力線（ＶＰＸ
Ｇ）２０上に反映させ、そこでワード線１８に接続されることは当業者に理解さ
れよう。電流ミラー１０２の動作特性により、読み出し電圧出力線（ＶＰＸＧ）
２０上に反映される電圧の大きさは、第１の電圧接続点（ＶＶ１）１００におい
て使用可能なものよりもわずかに低い。

【００３０】 図３を参照すると、ＮＯＲゲート９６は、反転器９８、ソース・オフ線（ＶＰ
ＸＧ２ＯＦＦＢ）５４及びｎチャネルトランジスタ８６を介して、第２の電圧ノ
ード（ＶＶ２）に電気的に接続されている。ＮＯＲゲート９６は、ソース・オフ
線（ＶＰＸＧ２ＯＦＦＢ）５４及び第２の電圧ノード（ＶＶ２）１０４によって
制御される。動作中、ＮＯＲゲート９６の出力はｎチャネルトランジスタ８６を
活性化し、これによって、低スレッショルドのｎチャネルトランジスタ９２及び
ｐチャネルトランジスタ８０の電流経路が形成される。図３に示したように、低
スレッショルドのｎチャネルトランジスタ９０、９２のゲート間には、第２の電
圧ノード（ＶＶ２）１０４が配置される。前述したように、ソース・オフ線（Ｖ
ＰＸＧ２ＯＦＦＢ）５４はステートマシンによって制御され、ＮＯＲゲート９６
への制御入力として使用される。

【００３１】 従って、ワード線ドライバ回路１６は、チップが読み出しモードになった１０
ナノ秒以内にワード線１８を電源電圧（Ｖｃｃ）の値の約８２パーセントの電圧
レベルに充電する高速バッファとして機能する。これは、ワード線１８上のコア
セルに記憶されたデータに障害を発生させたり、あるいは充電によるデータ保持
障害を引き起こしたりするような高い電圧を当該コアセルが受けるのを防ぐ。前
述したように、０．２５μｍ実装プロセス技術によって実現されたセルサイズの
縮小により、読み出しモードにおいてワード線１８に印加される電圧レベルを低
くする必要がある。本発明は、ワード線１８のコアセルを読み取るのに必要な電
圧をワード線１８に印加する前に、高速ワード線ドライバ回路１６によって電源
電圧（Ｖｃｃ）レベルを下げる方法及びシステムを開示する。

【００３２】 本発明は、現在最も知られている動作形態及び実施形態を用いて説明したが、
本発明の他の形態及び実施形態は当業者には明らかであり、特許請求の範囲に記
載された事項は、本発明の要旨及び範囲を定義するように意図されたすべての等
価物を含むものである。

【図面の簡単な説明】

【図１】 本発明の好適な実施形態を実現する好適なフラッシュメモリの一部分のブロッ
ク図である。

【図２】 本発明の好適な活性化回路の回路図である。

【図３】 本発明の好適なワード線ドライバ回路の回路図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１４年５月９日（２００２．５．９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＣＮ，Ｊ Ｐ，ＫＲ，ＳＧ (72)発明者 山田 重和 アメリカ合衆国 95014 カリフォルニア 州 クパーティノ スティーブンス クリ ーク ブールバード ＃391 5636 (72)発明者 赤荻 隆男 アメリカ合衆国 95014 カリフォルニア 州 クパーティノ オクトーバーウェイ 7911 (72)発明者 コリン・エス．・ビル アメリカ合衆国 95014 カリフォルニア 州 クパーティノ ローズガーデン レー ン 1384 Ｆターム(参考） 5B025 AA01 AD03 AD05 AE08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 メモリ装置が読み出しモードのときに所定の読み出し電圧を
   供給する方法であって、 活性化回路（１２）により複数の制御信号を生成する段階と、 前記制御信号をワード線ドライバ回路（１６）に導く段階と、 前記制御信号に応答して前記ワード線ドライバ回路（１６）により所定の読み
   出し電圧を生成する段階と、 前記ワード線ドライバ回路（１６）により前記所定の読み出し電圧を、電源電
   圧接続線（１４）から供給される電圧の大きさから所定の電圧レベルに低減する
   段階と、 前記所定の読み出し電圧を少なくとも１つのワード線（１８）に供給する段階
   とを含む、方法。
2. 【請求項２】 前記ワード線ドライバ回路（１６）が、一連の抵抗器群（９
   ４）及び電流ミラー（１０２）を用いて前記所定の読み出し電圧を生成する、請
   求項１に記載の方法。
3. 【請求項３】 前記ワード線ドライバ回路（１６）が、前記メモリ装置の動
   作温度の変動に基づいて前記所定の電圧を調整する、請求項１に記載の方法。
4. 【請求項４】 前記ワード線ドライバ回路（１６）が、前記所定の読み出し
   電圧を維持するために前記電源電圧接続線（１４）上の電圧レベルの変動を調整
   する、請求項１に記載の方法。
5. 【請求項５】 読み出しモードで動作するメモリ装置の電源電圧を調整する
   方法であって、 前記メモリ装置内のワード線ドライバ回路（１６）に前記電源電圧を供給する
   段階と、 前記メモリ装置が読み出しモードの時に活性化回路（１２）により前記ワード
   線ドライバ回路を活性化する段階と、 前記ワード線ドライバ回路（１６）により前記電源電圧を所定の読み出し電圧
   に調整する段階と、 前記所定の読み出し電圧を前記メモリ装置内の少なくとも１つのワード線（１
   ８）に供給する段階とを含む、方法。
6. 【請求項６】 前記ワード線ドライバ回路（１６）が、前記電源電圧を所定
   の電圧レベルに低減して前記所定の読み出し電圧を生成する、請求項５に記載の
   方法。
7. 【請求項７】 前記ワード線ドライバ回路（１６）が、一連の抵抗器群（９
   ４）及び電流ミラー（１０２）を用いて前記電源電圧を低減する、請求項５に記
   載の方法。
8. 【請求項８】 フラッシュメモリ装置において読み出しモードの時に用いら
   れるワード線電圧調整システムであって、 ステートマシンに電気的に接続され、該ステートマシンによって制御される活
   性化回路（１２）と、 該活性化回路（１２）に電気的に接続され、該活性化回路からの信号に応答し
   て電源電圧接続線（１４）上の電圧を所定の読み出し電圧に調整するワード線ド
   ライバ回路（１６）と、 該ワード線ドライバ回路（１６）に電気的に接続された少なくとも１つのワー
   ド線（１８）とを含み、前記所定の読み出し電圧が、読み出しモードのときに前
   記少なくとも１つのワード線に印加される、ワード線電圧調整システム。
9. 【請求項９】 前記ワード線ドライバ回路（１６）が、前記電源電圧接続線
   （１４）上の電圧を低減することによって当該電圧を調整する、請求項８に記載
   のワード線電圧調整システム。
10. 【請求項１０】 前記ワード線ドライバ回路（１６）が、一連の抵抗器群（
    ９４）及び電流ミラー（１０２）を有する、請求項８に記載のワード線電圧調整
    システム。