JPH09265786A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09265786A JPH09265786A JP7450796A JP7450796A JPH09265786A JP H09265786 A JPH09265786 A JP H09265786A JP 7450796 A JP7450796 A JP 7450796A JP 7450796 A JP7450796 A JP 7450796A JP H09265786 A JPH09265786 A JP H09265786A
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Abstract
(57)【要約】
【課題】多ビットセルを使用し、メモリセルおよび電圧
降下用各トランジスタのしきい値電圧のばらつきおよび
電源電圧の変動に対して誤読み出しを防止し安定した回
路動作を保証する。 【解決手段】ゲート電圧発生回路１が、基準電圧Ｖ１を
発生する基準電圧発生回路１１と、出力電圧決定に関係
する回路素子が帰還ループに含まれる分圧回路１４，１
５を有し、基準電圧Ｖ１の供給に応答してゲート電圧Ｖ
Ｇ１，ＶＧ２をそれぞれ発生する差動増幅回路１２，１
３を備える。
降下用各トランジスタのしきい値電圧のばらつきおよび
電源電圧の変動に対して誤読み出しを防止し安定した回
路動作を保証する。 【解決手段】ゲート電圧発生回路１が、基準電圧Ｖ１を
発生する基準電圧発生回路１１と、出力電圧決定に関係
する回路素子が帰還ループに含まれる分圧回路１４，１
５を有し、基準電圧Ｖ１の供給に応答してゲート電圧Ｖ
Ｇ１，ＶＧ２をそれぞれ発生する差動増幅回路１２，１
３を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にマスクプログラム型読み出し専用メモリ（以下
マスクＲＯＭ）等の半導体記憶装置に関する。
し、特にマスクプログラム型読み出し専用メモリ（以下
マスクＲＯＭ）等の半導体記憶装置に関する。
【０００２】
【従来の技術】マスクＲＯＭでは集積度の向上のため
に、１個のメモリセルトランジスタに１ビットを超える
情報量を記憶させる多ビットセルが提案されている。
に、１個のメモリセルトランジスタに１ビットを超える
情報量を記憶させる多ビットセルが提案されている。
【０００３】従来のこの種の１個のメモリセルトランジ
スタに２ビットの情報量を記憶させる２ビットセルを用
いた半導体記憶装置の特に読出し回路を中心にブロック
で示す図６を参照すると、この従来の半導体記憶装置
は、複数の２ビットセルＭ１１〜Ｍ１３，Ｍ２１〜Ｍ２
３，Ｍ３１〜Ｍ３３を行，列のマトリクス状に配列した
メモリセルアレイ４と、デジット線Ｄ１〜Ｄ３が接続す
るＹセレクタ５と、Ｙセレクタ５の出力線が接続するセ
ンスアンプ６と、センスアンプ６の出力を判定する判定
回路７と、２ビット４値の上位３値に対応するゲート電
圧ＶＧ１，ＶＧ２，ＶＧ３を発生するゲート電圧発生回
路１０１とこれらゲート電圧ＶＧ１，ＶＧ２，ＶＧ３の
うちの１つを選択しＸアドレスに応答して選択したワー
ド線Ｗ１〜Ｗ３に供給するデコード回路１０２とを含む
Ｘデコーダ１００とを備える。
スタに２ビットの情報量を記憶させる２ビットセルを用
いた半導体記憶装置の特に読出し回路を中心にブロック
で示す図６を参照すると、この従来の半導体記憶装置
は、複数の２ビットセルＭ１１〜Ｍ１３，Ｍ２１〜Ｍ２
３，Ｍ３１〜Ｍ３３を行，列のマトリクス状に配列した
メモリセルアレイ４と、デジット線Ｄ１〜Ｄ３が接続す
るＹセレクタ５と、Ｙセレクタ５の出力線が接続するセ
ンスアンプ６と、センスアンプ６の出力を判定する判定
回路７と、２ビット４値の上位３値に対応するゲート電
圧ＶＧ１，ＶＧ２，ＶＧ３を発生するゲート電圧発生回
路１０１とこれらゲート電圧ＶＧ１，ＶＧ２，ＶＧ３の
うちの１つを選択しＸアドレスに応答して選択したワー
ド線Ｗ１〜Ｗ３に供給するデコード回路１０２とを含む
Ｘデコーダ１００とを備える。
【０００４】次に、図６を参照して、従来の半導体記憶
装置の動作について説明すると、メモリセルトランジス
タＭ１１〜Ｍ３３にはコ−ドイオン注入量の差により派
生する４種類のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２，
Ｖｔ３（接地電圧（＝０）＜Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜
電源電圧（＝Ｖｃｃ）＜Ｖｔ３）のうちのいずれかが、
書き込まれるデータ基づき設定されている。ディジット
線Ｄ１〜Ｄ３は前述のようにＹセレクタ５を経由してセ
ンスアンプ６に、センスアンプ６の出力線は判定回路７
に接続される。Ｘデコ−ダ１００のデコード回路１０２
で選択したワード線Ｗ１〜Ｗ３のうちの１つにはゲート
電圧発生回路１０１の出力電圧ＶＧ１，ＶＧ２，ＶＧ３
のうちの１つを印加する。
装置の動作について説明すると、メモリセルトランジス
タＭ１１〜Ｍ３３にはコ−ドイオン注入量の差により派
生する４種類のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２，
Ｖｔ３（接地電圧（＝０）＜Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜
電源電圧（＝Ｖｃｃ）＜Ｖｔ３）のうちのいずれかが、
書き込まれるデータ基づき設定されている。ディジット
線Ｄ１〜Ｄ３は前述のようにＹセレクタ５を経由してセ
ンスアンプ６に、センスアンプ６の出力線は判定回路７
に接続される。Ｘデコ−ダ１００のデコード回路１０２
で選択したワード線Ｗ１〜Ｗ３のうちの１つにはゲート
電圧発生回路１０１の出力電圧ＶＧ１，ＶＧ２，ＶＧ３
のうちの１つを印加する。
【０００５】ゲート電圧発生回路１０１の出力電圧ＶＧ
１，ＶＧ２，ＶＧ３は、セルトランジスタしきい値電圧
との大小関係Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２
＜ＶＧ３＜Ｖｔ３を満たすように発生する。
１，ＶＧ２，ＶＧ３は、セルトランジスタしきい値電圧
との大小関係Ｖｔ０＜ＶＧ１＜Ｖｔ１＜ＶＧ２＜Ｖｔ２
＜ＶＧ３＜Ｖｔ３を満たすように発生する。
【０００６】選択されたワード線の電圧−時間特性を示
す図７を参照すると、ワード線電圧はサイクル１〜３の
各々においてゲート電圧ＶＧ１，ＶＧ２，ＶＧ３に対応
して連続的に変化する。
す図７を参照すると、ワード線電圧はサイクル１〜３の
各々においてゲート電圧ＶＧ１，ＶＧ２，ＶＧ３に対応
して連続的に変化する。
【０００７】各サイクル毎にセンスアンプ６はメモリセ
ルトランジスタのオン，オフをセンスする。表１にセル
トランジスタのしきい値，対応する２ビットデータ，ゲ
ート電圧ＶＧ１，ＶＧ２，ＶＧ３を印加した場合のオ
ン，オフの状態を示す。センスアンプ回路６で検出した
各ゲート電圧でのセルの状態（オン，オフ）を判定回路
７で比較することで、２ビットの情報として読み出すこ
とができる。
ルトランジスタのオン，オフをセンスする。表１にセル
トランジスタのしきい値，対応する２ビットデータ，ゲ
ート電圧ＶＧ１，ＶＧ２，ＶＧ３を印加した場合のオ
ン，オフの状態を示す。センスアンプ回路６で検出した
各ゲート電圧でのセルの状態（オン，オフ）を判定回路
７で比較することで、２ビットの情報として読み出すこ
とができる。
【０００８】
【表１】
【０００９】デコード回路１０２を回路図で示す図８
（Ｂ）を参照すると、トランジスタＮ８１，Ｐ８１、Ｎ
８２，Ｐ８２、Ｎ８３，Ｐ８３の各対でトランスファー
ゲートＧ８１〜Ｇ８３を形成し、各サイクル毎に制御信
号φ１，φ２，φ３及びそれらの反転信号の供給を受け
てトランスファゲートＧ８１〜Ｇ８３のうちの１つを活
性化しワード線Ｗｉ（ｉ＝１〜３）のうちの選択した１
つにゲート電圧ＶＧ１〜ＶＧ３のうちの１つを出力す
る。ここでトランジスタＮｉ（ｉは整数）はＮチャネル
型ＭＯＳトランジスタ，トランジスタＰｉ（ｉは整数）
はＰチャネル型ＭＯＳトランジスタをそれぞれ示す。
（Ｂ）を参照すると、トランジスタＮ８１，Ｐ８１、Ｎ
８２，Ｐ８２、Ｎ８３，Ｐ８３の各対でトランスファー
ゲートＧ８１〜Ｇ８３を形成し、各サイクル毎に制御信
号φ１，φ２，φ３及びそれらの反転信号の供給を受け
てトランスファゲートＧ８１〜Ｇ８３のうちの１つを活
性化しワード線Ｗｉ（ｉ＝１〜３）のうちの選択した１
つにゲート電圧ＶＧ１〜ＶＧ３のうちの１つを出力す
る。ここでトランジスタＮｉ（ｉは整数）はＮチャネル
型ＭＯＳトランジスタ，トランジスタＰｉ（ｉは整数）
はＰチャネル型ＭＯＳトランジスタをそれぞれ示す。
【００１０】メモリセルアレイ４のメモリセルトランジ
スタの情報を高速かつ安定に読み出すために、メモリセ
ルトランジスタがターンオンすべきゲート電圧ＶＧ１〜
ＶＧ３と各しきい値電圧Ｖｔ０〜Ｖｔ２との各々の組の
電圧差、すなわちＶＧ１とＶｔ０，ＶＧ２とＶｔ１，お
よびＶＧ３とＶｔ２の間ができるだけ大きくとられてる
ことが好ましい。
スタの情報を高速かつ安定に読み出すために、メモリセ
ルトランジスタがターンオンすべきゲート電圧ＶＧ１〜
ＶＧ３と各しきい値電圧Ｖｔ０〜Ｖｔ２との各々の組の
電圧差、すなわちＶＧ１とＶｔ０，ＶＧ２とＶｔ１，お
よびＶＧ３とＶｔ２の間ができるだけ大きくとられてる
ことが好ましい。
【００１１】一般的な従来の第１のゲート電圧発生回路
を示す図８（Ａ）を参照すると、この従来の第１のゲー
ト電圧発生回路１０１は、抵抗Ｒ７１，Ｒ７２，Ｒ７３
を任意の比率で挿入し電源電圧Ｖｃｃを分圧すること
で、任意の値のＶＧ１，ＶＧ２を発生できるようになっ
ている。
を示す図８（Ａ）を参照すると、この従来の第１のゲー
ト電圧発生回路１０１は、抵抗Ｒ７１，Ｒ７２，Ｒ７３
を任意の比率で挿入し電源電圧Ｖｃｃを分圧すること
で、任意の値のＶＧ１，ＶＧ２を発生できるようになっ
ている。
【００１２】しかし本回路を使用した場合、次のような
問題点があることが一般に知られている。すなわちこの
方式では電源電圧の値に比例してゲート電圧を発生させ
るため、通常マスクＲＯＭの動作が保証される電源電圧
の±１０％の変動に対し、上記ゲート電圧もまたそれに
対応して±１０％の変動を含んで出力される。一方メモ
リセルトランジスタのしきい値電圧は電源電圧の変動に
は影響されない値である。そのためゲート電圧としきい
値電圧の差が電源電圧の変動によって変化し、セル電流
の減少によるセンスアンプ回路の誤動作等を引き起こ
す。
問題点があることが一般に知られている。すなわちこの
方式では電源電圧の値に比例してゲート電圧を発生させ
るため、通常マスクＲＯＭの動作が保証される電源電圧
の±１０％の変動に対し、上記ゲート電圧もまたそれに
対応して±１０％の変動を含んで出力される。一方メモ
リセルトランジスタのしきい値電圧は電源電圧の変動に
は影響されない値である。そのためゲート電圧としきい
値電圧の差が電源電圧の変動によって変化し、セル電流
の減少によるセンスアンプ回路の誤動作等を引き起こ
す。
【００１３】これに対する解決策として、例えば特開昭
６２−２０４４９６号公報記載の従来の第２の半導体記
憶装置は、図９に示すゲート電圧発生回路を備える。
６２−２０４４９６号公報記載の従来の第２の半導体記
憶装置は、図９に示すゲート電圧発生回路を備える。
【００１４】この従来の第２の半導体記憶装置のゲート
電圧発生回路２０１は、一端を電源Ｖｃｃに接続した抵
抗Ｒ９１と、ゲートとドレインとを共通接続（ダイオー
ド接続）し各ゲート電圧間の所望の電圧ステップと同等
のしきい値を持つＮチャネル型の電圧降下用のトランジ
スタＮ９１〜Ｎ９３を直列接続しトランジスタＮ９１の
ドレインを抵抗Ｒ９１の他端にトランジスタＮ９３のソ
ースを接地し、これらトランジスタＮ９１〜Ｎ９３の各
々のドレインから所望のゲート電圧ＶＧ３，ＶＧ２，Ｖ
Ｇ１をそれぞれ出力する。
電圧発生回路２０１は、一端を電源Ｖｃｃに接続した抵
抗Ｒ９１と、ゲートとドレインとを共通接続（ダイオー
ド接続）し各ゲート電圧間の所望の電圧ステップと同等
のしきい値を持つＮチャネル型の電圧降下用のトランジ
スタＮ９１〜Ｎ９３を直列接続しトランジスタＮ９１の
ドレインを抵抗Ｒ９１の他端にトランジスタＮ９３のソ
ースを接地し、これらトランジスタＮ９１〜Ｎ９３の各
々のドレインから所望のゲート電圧ＶＧ３，ＶＧ２，Ｖ
Ｇ１をそれぞれ出力する。
【００１５】従来の第１の半導体記憶装置のゲート電圧
発生回路で発生されるゲート電圧が電源電圧に比例して
変化するのに対し、この従来の第２の半導体記憶装置の
ゲート電圧発生回路で発生されるゲート電圧は電圧降下
用のトランジスタＮ９１〜Ｎ９３のしきい値電圧のみに
依存するため電源電圧の変動の影響を受けず、安定した
出力を可能とし、したがってメモリセルからの安定した
読み出しを可能とする。
発生回路で発生されるゲート電圧が電源電圧に比例して
変化するのに対し、この従来の第２の半導体記憶装置の
ゲート電圧発生回路で発生されるゲート電圧は電圧降下
用のトランジスタＮ９１〜Ｎ９３のしきい値電圧のみに
依存するため電源電圧の変動の影響を受けず、安定した
出力を可能とし、したがってメモリセルからの安定した
読み出しを可能とする。
【００１６】しかし、この従来の第２の半導体記憶装置
のゲート電圧発生回路２０１を用いる場合でも電圧降下
用およびメモリセル用各トランジスタのしきい値の製造
ばらつきにより発生するゲート電圧と、メモリセルトラ
ンジスタのしきい値電圧との差（ΔＶ）が設計時の期待
値と異なり、その結果動作上の不具合を発生する場合が
ある。
のゲート電圧発生回路２０１を用いる場合でも電圧降下
用およびメモリセル用各トランジスタのしきい値の製造
ばらつきにより発生するゲート電圧と、メモリセルトラ
ンジスタのしきい値電圧との差（ΔＶ）が設計時の期待
値と異なり、その結果動作上の不具合を発生する場合が
ある。
【００１７】例として電源電圧Ｖｃｃ＝３．３Ｖの低電
圧マスクＲＯＭで、メモリセルトランジスタのしきい値
電圧を次のように設定するものとする。 Ｖｔ０＝０．５，Ｖｔ１＝１．５，Ｖｔ２＝２．５，Ｖｔ３＝４．０ （Ｖ）… ……………………（１） 式（１）の条件でゲート電圧ＶＧ１＝１．０Ｖに設定し
たとする。この時ゲート電圧ＶＧ１としきい値電圧Ｖｔ
０との電圧差はΔＶ＝１．０−０．５＝０．５Ｖが期待
され、この値でのセル電流にしたがいセンスアンプ回路
を設計する。しかしながら、メモリセルトランジスタの
しきい値電圧は製造ばらつきを持ちその幅が±０．２Ｖ
であるとすると、各しきい値電圧は次式で示す範囲で存
在することになる。 Ｖｔ０＝０．３〜０．７，Ｖｔ１＝１．３〜１．７，Ｖｔ２＝２．３〜２．７， Ｖｔ３＝３．８〜４．２ （Ｖ）……………………………………………（２） この時、ゲート電圧としきい値電圧の差の最小値はΔＶ
（ｍｉｎ）＝ＶＧ１−Ｖｔ０＝０．３Ｖとなり、本来の
期待値０．５Ｖよりも小さく、したがってセンスアンプ
回路においてオンと読み出すまでの速度が著しく遅くな
る。
圧マスクＲＯＭで、メモリセルトランジスタのしきい値
電圧を次のように設定するものとする。 Ｖｔ０＝０．５，Ｖｔ１＝１．５，Ｖｔ２＝２．５，Ｖｔ３＝４．０ （Ｖ）… ……………………（１） 式（１）の条件でゲート電圧ＶＧ１＝１．０Ｖに設定し
たとする。この時ゲート電圧ＶＧ１としきい値電圧Ｖｔ
０との電圧差はΔＶ＝１．０−０．５＝０．５Ｖが期待
され、この値でのセル電流にしたがいセンスアンプ回路
を設計する。しかしながら、メモリセルトランジスタの
しきい値電圧は製造ばらつきを持ちその幅が±０．２Ｖ
であるとすると、各しきい値電圧は次式で示す範囲で存
在することになる。 Ｖｔ０＝０．３〜０．７，Ｖｔ１＝１．３〜１．７，Ｖｔ２＝２．３〜２．７， Ｖｔ３＝３．８〜４．２ （Ｖ）……………………………………………（２） この時、ゲート電圧としきい値電圧の差の最小値はΔＶ
（ｍｉｎ）＝ＶＧ１−Ｖｔ０＝０．３Ｖとなり、本来の
期待値０．５Ｖよりも小さく、したがってセンスアンプ
回路においてオンと読み出すまでの速度が著しく遅くな
る。
【００１８】さらに電圧降下用のトランジスタＮ９３の
しきい値電圧も±０．２Ｖの製造ばらつきを持つ。その
結果ゲート電圧ＶＧ１もまたＶＧ１＝０．８〜１．２Ｖ
の範囲で出力される。メモリセルトランジスタと周辺ト
ランジスタの製造工程は異なるため、そのばらつき方に
も違いが生じ、結果としてΔＶの最小値はΔＶ（ｍｉ
ｎ）＝ＶＧ１（ｍｉｎ）−Ｖｔ０（ｍａｘ）＝（１−
０．２）−（０．５＋０．２）＝０．１Ｖと微小になり
ノイズに対する動作マージンを確保することができなく
なる。
しきい値電圧も±０．２Ｖの製造ばらつきを持つ。その
結果ゲート電圧ＶＧ１もまたＶＧ１＝０．８〜１．２Ｖ
の範囲で出力される。メモリセルトランジスタと周辺ト
ランジスタの製造工程は異なるため、そのばらつき方に
も違いが生じ、結果としてΔＶの最小値はΔＶ（ｍｉ
ｎ）＝ＶＧ１（ｍｉｎ）−Ｖｔ０（ｍａｘ）＝（１−
０．２）−（０．５＋０．２）＝０．１Ｖと微小になり
ノイズに対する動作マージンを確保することができなく
なる。
【００１９】またゲート電圧の設定をＶＧ１＝１．３Ｖ
と高めに設定したとするとΔＶの最小値はΔＶ（ｍｉ
ｎ）＝（１．３−０．２）−（０．５＋０．２）＝０．
４Ｖとなるが、ＶＧ１の最大値（＝１．５Ｖ）がＶｔ１
の最小値（＝１．３Ｖ）を越えるために、オフと読み出
すべきセルをオンと読み出す場合がある。
と高めに設定したとするとΔＶの最小値はΔＶ（ｍｉ
ｎ）＝（１．３−０．２）−（０．５＋０．２）＝０．
４Ｖとなるが、ＶＧ１の最大値（＝１．５Ｖ）がＶｔ１
の最小値（＝１．３Ｖ）を越えるために、オフと読み出
すべきセルをオンと読み出す場合がある。
【００２０】以上はＶＧ１とＶｔ０の関係についてであ
るが、ＶＧ２とＶｔ１についても同様な不具合が生じ
る。
るが、ＶＧ２とＶｔ１についても同様な不具合が生じ
る。
【００２１】
【発明が解決しようとする課題】上述した従来の第１の
半導体記憶装置は、Ｘデコーダ内のゲート電圧発生回路
が電源電圧の値に比例してゲート電圧を発生させるため
電源電圧変動の影響を受け、メモリセルトランジスタの
しきい値電圧は電源電圧の変動には影響されないため、
ゲート電圧としきい値電圧の差が電源電圧の変動によっ
て変化し、セル電流の減少によるセンスアンプ回路の誤
動作等を引き起こすという欠点があった。
半導体記憶装置は、Ｘデコーダ内のゲート電圧発生回路
が電源電圧の値に比例してゲート電圧を発生させるため
電源電圧変動の影響を受け、メモリセルトランジスタの
しきい値電圧は電源電圧の変動には影響されないため、
ゲート電圧としきい値電圧の差が電源電圧の変動によっ
て変化し、セル電流の減少によるセンスアンプ回路の誤
動作等を引き起こすという欠点があった。
【００２２】また、上記欠点の解決を図った従来の第２
の半導体記憶装置は、ゲート電圧発生回路の電圧降下用
等周辺回路のトランジスタとメモリセルトランジスタと
の製造ばらつきに起因してこれらのトランジスタしきい
値が変動しその結果、ゲート電圧と対応のメモリセルト
ランジスタのしきい値との差が所望の期待値を著しく下
回り、その結果、著しいスピードの悪化、またはセンス
アンプの誤動作を引き起こすという欠点があった。
の半導体記憶装置は、ゲート電圧発生回路の電圧降下用
等周辺回路のトランジスタとメモリセルトランジスタと
の製造ばらつきに起因してこれらのトランジスタしきい
値が変動しその結果、ゲート電圧と対応のメモリセルト
ランジスタのしきい値との差が所望の期待値を著しく下
回り、その結果、著しいスピードの悪化、またはセンス
アンプの誤動作を引き起こすという欠点があった。
【００２３】本発明の目的は、上記従来の欠点を解決す
るもので、メモリセルトランジスタおよび周辺回路用ト
ランジスタのしきい値電圧のばらつきおよび電源電圧の
変動に対して誤読み出しを防止し安定した回路動作を保
証する半導体記憶装置を提供することにある。
るもので、メモリセルトランジスタおよび周辺回路用ト
ランジスタのしきい値電圧のばらつきおよび電源電圧の
変動に対して誤読み出しを防止し安定した回路動作を保
証する半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】本発明の半導体記憶装置
は、イオン注入により接地電位より大きい第１のしきい
値電圧から電源電位との間に昇順で少なくとも第２，第
３のしきい値電圧とさらに前記電源電圧よりも大きい第
４のしきい値電圧とを有しこれら第１〜第４のしきい値
電圧のいずれか１つが書込データに基づき設定される複
ビット値の複数のメモリセルトランジスタを複数のワー
ド線および複数のデジット線の各々の交点に行，列のマ
トリクス状に配列したメモルセルアレイと、前記第１，
第２のしきい値電圧の間，前記第２，第３のしきい値電
圧の間および前記第３，第４のしきい値電圧の間にそれ
ぞれ設定した第１，第２および第３のゲート電圧を発生
するゲート電圧発生回路と第１〜第３の期間の各々に前
記第１〜第３のゲート電圧の各々をそれぞれ選択ゲート
電圧として出力し前記複数のワード線のうちの選択した
選択ワード線に前記選択ゲート電圧を供給するゲート電
圧選択ワード線デコード回路とを含むＸデコーダと、前
記第１，第２，第３の期間を通じて前記複数のディジッ
ト線のうちのＹアドレス対応の１つを選択デジット線と
して選択するするＹセレクタ回路と、前記第１，第２，
第３の期間の各々において前記選択ワード線と前記選択
ディジット線の交点にある前記メモリセルトランジスタ
の電位状態を検出しセンスデータを出力するセンスアン
プ回路と、前記センスデータに基づき前記メモリセルト
ランジスタの前記書込データの値を判定する判定回路と
を備える半導体記憶装置において、前記ゲート電圧発生
回路が、基準電圧を発生する基準電圧発生回路と、出力
電圧決定に関係する回路素子が帰還ループに含まれる第
１，第２の負帰還増幅回路を有し前記基準電圧の供給に
応答して前記第１および第２のゲート電圧をそれぞれ発
生する第１，第２のゲート電圧生成回路と、前記第３の
ゲート電圧を供給する第３のゲート電圧生成回路とを備
えて構成されている。
は、イオン注入により接地電位より大きい第１のしきい
値電圧から電源電位との間に昇順で少なくとも第２，第
３のしきい値電圧とさらに前記電源電圧よりも大きい第
４のしきい値電圧とを有しこれら第１〜第４のしきい値
電圧のいずれか１つが書込データに基づき設定される複
ビット値の複数のメモリセルトランジスタを複数のワー
ド線および複数のデジット線の各々の交点に行，列のマ
トリクス状に配列したメモルセルアレイと、前記第１，
第２のしきい値電圧の間，前記第２，第３のしきい値電
圧の間および前記第３，第４のしきい値電圧の間にそれ
ぞれ設定した第１，第２および第３のゲート電圧を発生
するゲート電圧発生回路と第１〜第３の期間の各々に前
記第１〜第３のゲート電圧の各々をそれぞれ選択ゲート
電圧として出力し前記複数のワード線のうちの選択した
選択ワード線に前記選択ゲート電圧を供給するゲート電
圧選択ワード線デコード回路とを含むＸデコーダと、前
記第１，第２，第３の期間を通じて前記複数のディジッ
ト線のうちのＹアドレス対応の１つを選択デジット線と
して選択するするＹセレクタ回路と、前記第１，第２，
第３の期間の各々において前記選択ワード線と前記選択
ディジット線の交点にある前記メモリセルトランジスタ
の電位状態を検出しセンスデータを出力するセンスアン
プ回路と、前記センスデータに基づき前記メモリセルト
ランジスタの前記書込データの値を判定する判定回路と
を備える半導体記憶装置において、前記ゲート電圧発生
回路が、基準電圧を発生する基準電圧発生回路と、出力
電圧決定に関係する回路素子が帰還ループに含まれる第
１，第２の負帰還増幅回路を有し前記基準電圧の供給に
応答して前記第１および第２のゲート電圧をそれぞれ発
生する第１，第２のゲート電圧生成回路と、前記第３の
ゲート電圧を供給する第３のゲート電圧生成回路とを備
えて構成されている。
【００２５】
【発明の実施の形態】次に、本発明の第１の実施の形態
を細部を回路図で示したブロックで示す図１を参照する
と、この図に示す本実施の形態の半導体記憶装置を特徴
ずけるゲート電圧発生回路１は、基準電圧Ｖ１を発生す
る基準電圧発生回路１１と、基準電圧Ｖ１の供給に応答
して差動出力電圧Ｖａ，Ｖｂをそれぞれ生成する差動増
幅回路１２，１３と、差動出力電圧Ｖａ，Ｖｂの各々の
供給に応答して分圧しゲート電圧ＶＧ１，ＶＧ２をそれ
ぞれ生成する分圧回路１４，１５とを備え、発生したゲ
ート電圧ＶＧ１，ＶＧ２，ＶＧ３をゲート電圧選択回路
２に供給する。
を細部を回路図で示したブロックで示す図１を参照する
と、この図に示す本実施の形態の半導体記憶装置を特徴
ずけるゲート電圧発生回路１は、基準電圧Ｖ１を発生す
る基準電圧発生回路１１と、基準電圧Ｖ１の供給に応答
して差動出力電圧Ｖａ，Ｖｂをそれぞれ生成する差動増
幅回路１２，１３と、差動出力電圧Ｖａ，Ｖｂの各々の
供給に応答して分圧しゲート電圧ＶＧ１，ＶＧ２をそれ
ぞれ生成する分圧回路１４，１５とを備え、発生したゲ
ート電圧ＶＧ１，ＶＧ２，ＶＧ３をゲート電圧選択回路
２に供給する。
【００２６】基準電圧発生回路１１は直列接続したしき
い値Ｖｔ１を持つメモリセルと同一構造のトランジスタ
Ｎ１とＰ１とを備える。
い値Ｖｔ１を持つメモリセルと同一構造のトランジスタ
Ｎ１とＰ１とを備える。
【００２７】差動増幅回路１２は差動回路を構成する電
流駆動能力の等しいトランジスタＮ２，Ｎ３と、この差
動回路のアクティブ負荷回路であるミラー回路を構成す
るトランジスタＰ２，Ｐ３と、ゲートに受けた活性化信
号ＣＥの供給に応答して差動回路を活性化し電流源を構
成するトランジスタＮ４とを備える。
流駆動能力の等しいトランジスタＮ２，Ｎ３と、この差
動回路のアクティブ負荷回路であるミラー回路を構成す
るトランジスタＰ２，Ｐ３と、ゲートに受けた活性化信
号ＣＥの供給に応答して差動回路を活性化し電流源を構
成するトランジスタＮ４とを備える。
【００２８】差動増幅回路１３は差動回路を構成する電
流駆動能力の等しいトランジスタＮ５，Ｎ６と、この差
動回路のアクティブ負荷回路であるミラー回路を構成す
るトランジスタＰ５，Ｐ６と、ゲートに受けた活性化信
号ＣＥの供給に応答して差動回路を活性化し電流源を構
成するトランジスタＮ７とを備える。
流駆動能力の等しいトランジスタＮ５，Ｎ６と、この差
動回路のアクティブ負荷回路であるミラー回路を構成す
るトランジスタＰ５，Ｐ６と、ゲートに受けた活性化信
号ＣＥの供給に応答して差動回路を活性化し電流源を構
成するトランジスタＮ７とを備える。
【００２９】分圧回路１４はソースが電源Ｖｃｃに接続
されゲートに差動出力電圧Ｖａの供給を受けるトランジ
スタＰ４と、分圧用の抵抗Ｒ１，Ｒ２とを備える。
されゲートに差動出力電圧Ｖａの供給を受けるトランジ
スタＰ４と、分圧用の抵抗Ｒ１，Ｒ２とを備える。
【００３０】分圧回路１５はソースが電源Ｖｃｃに接続
されゲートに差動出力電圧Ｖｂの供給を受けるトランジ
スタＰ７と、分圧用の抵抗Ｒ３，Ｒ４とを備える。
されゲートに差動出力電圧Ｖｂの供給を受けるトランジ
スタＰ７と、分圧用の抵抗Ｒ３，Ｒ４とを備える。
【００３１】次に、図１を参照して本実施の形態の動作
について説明すると、ゲート電圧発生回路１は、電流供
給能力の小さな基準電圧発生回路１１は基準電圧Ｖ１を
出力する。差動増幅回路１２，１３は活性化信号ＣＥの
供給に応答して活性化し基準電圧Ｖ１の供給を受けて増
幅し差動出力電圧Ｖａ，Ｖｂをそれぞれ出力する。分圧
回路１４，１５の各々は電圧Ｖａ，Ｖｂの供給を受け分
圧してそれぞれして所望のゲート電圧ＶＧ１，ＶＧ２を
十分な電流供給能力をもってゲート電圧選択回路２を経
由してワード線に供給する。
について説明すると、ゲート電圧発生回路１は、電流供
給能力の小さな基準電圧発生回路１１は基準電圧Ｖ１を
出力する。差動増幅回路１２，１３は活性化信号ＣＥの
供給に応答して活性化し基準電圧Ｖ１の供給を受けて増
幅し差動出力電圧Ｖａ，Ｖｂをそれぞれ出力する。分圧
回路１４，１５の各々は電圧Ｖａ，Ｖｂの供給を受け分
圧してそれぞれして所望のゲート電圧ＶＧ１，ＶＧ２を
十分な電流供給能力をもってゲート電圧選択回路２を経
由してワード線に供給する。
【００３２】このゲート電圧発生回路１の動作時には、
まず、活性化信号ＣＥをＨレベルとし差動増幅回路１
２，１３の各々の電流源トランジスタＮ４，Ｎ７を導通
化する。基準電圧発生回路１１のトランジスタＰ１，Ｎ
１の節点Ｓ１の電圧すなわち基準電圧Ｖ１はトランジス
タＰ１による電流供給の制限動作により、トランジスタ
Ｎ１の製造時のしきい値電圧Ｖｔ１とほぼ等しい電圧と
することができる。この基準Ｖ１を差動増幅回路１２，
１３の各々の反転入力トランジスタＮ３，Ｎ６のゲート
電圧としてそれぞれ供給する。トランジスタＮ３，Ｎ６
の各々のドレイン電圧すなわち差動出力電圧Ｖａ，Ｖｂ
は分圧回路１３，１４の各々のトランジスタＰ４，Ｐ７
のゲート電圧として供給される。トランジスタＰ４のド
レイン電圧は直接差動増幅回路１２の正入力トランジス
タＮ２のゲートに、またトランジスタＰ７のドレイン電
圧は分圧抵抗Ｒ３を経由して差動増幅回路１３の正入力
トランジスタＮ５のゲートにそれぞれフィードバック電
圧ＶＡ，ＶＢとしてフィードバックされる。各々の差動
増幅回路１２および１３を構成するトランジスタＰ２，
Ｐ３，Ｎ２，Ｎ３およびトランジスタＰ５，Ｐ６，Ｎ
５，Ｎ６の電流駆動能力を等しく、かつトランジスタＰ
２，Ｐ３およびＰ５，Ｐ６の各々の対のゲート電圧を共
通としているため、フィードバック電圧ＶＡ，ＶＢが基
準電圧Ｖ１と等しい電圧になった時にゲート電圧発生回
路１は安定化する。ここで、分圧抵抗Ｒ１／Ｒ２，Ｒ３
／Ｒ４の比は任意に設定可能であり、出力されるゲート
電圧ＶＧ１，ＶＧ２はそれぞれ次式で与えられる。
まず、活性化信号ＣＥをＨレベルとし差動増幅回路１
２，１３の各々の電流源トランジスタＮ４，Ｎ７を導通
化する。基準電圧発生回路１１のトランジスタＰ１，Ｎ
１の節点Ｓ１の電圧すなわち基準電圧Ｖ１はトランジス
タＰ１による電流供給の制限動作により、トランジスタ
Ｎ１の製造時のしきい値電圧Ｖｔ１とほぼ等しい電圧と
することができる。この基準Ｖ１を差動増幅回路１２，
１３の各々の反転入力トランジスタＮ３，Ｎ６のゲート
電圧としてそれぞれ供給する。トランジスタＮ３，Ｎ６
の各々のドレイン電圧すなわち差動出力電圧Ｖａ，Ｖｂ
は分圧回路１３，１４の各々のトランジスタＰ４，Ｐ７
のゲート電圧として供給される。トランジスタＰ４のド
レイン電圧は直接差動増幅回路１２の正入力トランジス
タＮ２のゲートに、またトランジスタＰ７のドレイン電
圧は分圧抵抗Ｒ３を経由して差動増幅回路１３の正入力
トランジスタＮ５のゲートにそれぞれフィードバック電
圧ＶＡ，ＶＢとしてフィードバックされる。各々の差動
増幅回路１２および１３を構成するトランジスタＰ２，
Ｐ３，Ｎ２，Ｎ３およびトランジスタＰ５，Ｐ６，Ｎ
５，Ｎ６の電流駆動能力を等しく、かつトランジスタＰ
２，Ｐ３およびＰ５，Ｐ６の各々の対のゲート電圧を共
通としているため、フィードバック電圧ＶＡ，ＶＢが基
準電圧Ｖ１と等しい電圧になった時にゲート電圧発生回
路１は安定化する。ここで、分圧抵抗Ｒ１／Ｒ２，Ｒ３
／Ｒ４の比は任意に設定可能であり、出力されるゲート
電圧ＶＧ１，ＶＧ２はそれぞれ次式で与えられる。
【００３３】 ＶＧ１ ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝・ＶＡ……………………………（３） ＶＧ２ ＝｛（Ｒ３＋Ｒ４）／Ｒ４｝・ＶＢ……………………………（４） 例として従来の技術で述べた式（１）に対応する分圧抵
抗の設定を示す。各抵抗Ｒ１〜Ｒ４を同一の長さと幅を
持ったポリシリコン抵抗配線または拡散層抵抗配線の直
列接続により構成し、抵抗Ｒ１は１本，Ｒ２は１９本，
Ｒ３は５本，Ｒ４は１５本の抵抗配線から成るものとす
る。このときゲート電圧を決定する各抵抗比は以下のよ
うになる。
抗の設定を示す。各抵抗Ｒ１〜Ｒ４を同一の長さと幅を
持ったポリシリコン抵抗配線または拡散層抵抗配線の直
列接続により構成し、抵抗Ｒ１は１本，Ｒ２は１９本，
Ｒ３は５本，Ｒ４は１５本の抵抗配線から成るものとす
る。このときゲート電圧を決定する各抵抗比は以下のよ
うになる。
【００３４】 Ｒ２／（Ｒ１＋Ｒ２）＝１９／２０＝０．９５………………………（５） （Ｒ３＋Ｒ４）／Ｒ４＝２０／１５＝１．３３…………………………（６） 節点Ｓ１の基準電圧Ｖ１はトランジスタＮ１のしきい値
電圧Ｖｔ１が製造上または温度特性上変動したとしても
それに連動してその時点のＶｔ１とほぼ等しい電位とな
る。またトランジスタＰ１の電流駆動能力が十分小さけ
れば、電源電圧Ｖｃｃの変動に対しても基準電圧Ｖ１は
安定である。
電圧Ｖｔ１が製造上または温度特性上変動したとしても
それに連動してその時点のＶｔ１とほぼ等しい電位とな
る。またトランジスタＰ１の電流駆動能力が十分小さけ
れば、電源電圧Ｖｃｃの変動に対しても基準電圧Ｖ１は
安定である。
【００３５】また、フィードバックループには電流駆動
能力の等しいトランジスタを対にして用いているためこ
れら差動増幅回路や分圧回路の電圧降下用等の周辺回路
のトランジスタのしきい値電圧のばらつきは相殺され、
フイードバック電圧ＶＡ，ＶＢは電圧降下用トランジス
タのしきい値電圧とは無関係に基準電圧Ｖ１と等しい電
圧となる。
能力の等しいトランジスタを対にして用いているためこ
れら差動増幅回路や分圧回路の電圧降下用等の周辺回路
のトランジスタのしきい値電圧のばらつきは相殺され、
フイードバック電圧ＶＡ，ＶＢは電圧降下用トランジス
タのしきい値電圧とは無関係に基準電圧Ｖ１と等しい電
圧となる。
【００３６】ここで、メモリセルトランジスタのしきい
値電圧が±０．２Ｖのばらつきを持つと、そのしきい値
電圧の範囲は前述の式（２）であらわされる。したがっ
て発生するゲート電圧ＶＧ１，ＶＧ２はそれぞれ式
（３），（４）より次式で与えられる。 ＶＧ１＝０．９５ＶＡ＝０．９５Ｖｔ１＝１．２４〜１．６２Ｖ………（７） ＶＧ２＝１．３３３ＶＢ＝１．３３Ｖｔ１＝１．７３〜２．２６Ｖ……（８） したがって、ゲート電圧ＶＧ１はメモリセルトランジス
タのしきい値電圧Ｖｔ０に対し次式で与えられる差電位
ΔＶ（ｍｉｎ）を有する。 ΔＶ（ｍｉｎ）＝ＶＧ１（ｍｉｎ）−Ｖｔ０（ｍａｘ）＝１．２４−０．７＝０ ．５４Ｖ…………………………………………………………………………（９） またゲート電圧ＶＧ２はしきい値電圧Ｖｔ１に対して次
式で与えられる差電位ΔＶ（ｍｉｎ）を有する。 ΔＶ（ｍｉｎ）＝ＶＧ２（ｍｉｎ）−Ｖｔ１（ｍｉｎ）＝１．７３−１．３＝ ０．４３Ｖ……………………………………………………………………（１０） したがって、いずれの場合でもメモリセルトランジスタ
のターンオンをセンスアンプ回路で判定できる程度のゲ
ート電圧を供給している。
値電圧が±０．２Ｖのばらつきを持つと、そのしきい値
電圧の範囲は前述の式（２）であらわされる。したがっ
て発生するゲート電圧ＶＧ１，ＶＧ２はそれぞれ式
（３），（４）より次式で与えられる。 ＶＧ１＝０．９５ＶＡ＝０．９５Ｖｔ１＝１．２４〜１．６２Ｖ………（７） ＶＧ２＝１．３３３ＶＢ＝１．３３Ｖｔ１＝１．７３〜２．２６Ｖ……（８） したがって、ゲート電圧ＶＧ１はメモリセルトランジス
タのしきい値電圧Ｖｔ０に対し次式で与えられる差電位
ΔＶ（ｍｉｎ）を有する。 ΔＶ（ｍｉｎ）＝ＶＧ１（ｍｉｎ）−Ｖｔ０（ｍａｘ）＝１．２４−０．７＝０ ．５４Ｖ…………………………………………………………………………（９） またゲート電圧ＶＧ２はしきい値電圧Ｖｔ１に対して次
式で与えられる差電位ΔＶ（ｍｉｎ）を有する。 ΔＶ（ｍｉｎ）＝ＶＧ２（ｍｉｎ）−Ｖｔ１（ｍｉｎ）＝１．７３−１．３＝ ０．４３Ｖ……………………………………………………………………（１０） したがって、いずれの場合でもメモリセルトランジスタ
のターンオンをセンスアンプ回路で判定できる程度のゲ
ート電圧を供給している。
【００３７】またＶＧ１（＝０．９５Ｖｔ１）＜Ｖｔ
１，ＶＧ２（最大値＝２．２６Ｖ）＜Ｖｔ２（ 最小値
＝２．３Ｖ）であるため、オフと読むべきトランジスタ
をオンと読むような誤動作は起こらない。
１，ＶＧ２（最大値＝２．２６Ｖ）＜Ｖｔ２（ 最小値
＝２．３Ｖ）であるため、オフと読むべきトランジスタ
をオンと読むような誤動作は起こらない。
【００３８】トランジスタＰ１，Ｎ１を含む基準電圧発
生回路１１をメモリセルアレイ内部に形成させることで
基準電圧Ｖ１はメモリセルトランジスタのしきい値電圧
Ｖｔ１に対し、より連動性が高まる。
生回路１１をメモリセルアレイ内部に形成させることで
基準電圧Ｖ１はメモリセルトランジスタのしきい値電圧
Ｖｔ１に対し、より連動性が高まる。
【００３９】本発明のゲート電圧発生回路は従来例と比
べて素子数が増えるが、１チップに１組あればよいの
で、チップ全体からみた面積の増分は微小である。
べて素子数が増えるが、１チップに１組あればよいの
で、チップ全体からみた面積の増分は微小である。
【００４０】次に、本発明の第２の実施の形態を特徴ず
けるＸデコーダを図１と共通の構成要素は共通の文字を
付して同様に細部を回路図で示したブロックで示す図２
を参照すると、このＸデコーダ１０はゲート電圧ＶＧ
１，ＶＧ２，ＶＧ３を発生する第１の実施の形態のゲー
ト電圧発生回路１と、相補のゲート電圧選択信号ＭＶ
１，ＭＶ１Ｂ（図ではバーで示すＭＶＩの反転信号）〜
ＭＶ３，ＭＶ３Ｂの各々の供給に応答してゲート電圧Ｖ
Ｇ１，ＶＧ２，ＶＧ３のうちの１つを選択し選択ゲート
電圧ＣＶを出力するゲート電圧選択回路２と、アドレス
対応の相補のワード線選択信号Ｘ１，Ｘ１Ｂ〜Ｘｎ，Ｘ
ｎＢの各々の供給に応答してワード線Ｗ１〜Ｗｎのうち
の１つを選択し選択ゲート電圧ＣＶを供給するワード線
デコード回路３とを備える。
けるＸデコーダを図１と共通の構成要素は共通の文字を
付して同様に細部を回路図で示したブロックで示す図２
を参照すると、このＸデコーダ１０はゲート電圧ＶＧ
１，ＶＧ２，ＶＧ３を発生する第１の実施の形態のゲー
ト電圧発生回路１と、相補のゲート電圧選択信号ＭＶ
１，ＭＶ１Ｂ（図ではバーで示すＭＶＩの反転信号）〜
ＭＶ３，ＭＶ３Ｂの各々の供給に応答してゲート電圧Ｖ
Ｇ１，ＶＧ２，ＶＧ３のうちの１つを選択し選択ゲート
電圧ＣＶを出力するゲート電圧選択回路２と、アドレス
対応の相補のワード線選択信号Ｘ１，Ｘ１Ｂ〜Ｘｎ，Ｘ
ｎＢの各々の供給に応答してワード線Ｗ１〜Ｗｎのうち
の１つを選択し選択ゲート電圧ＣＶを供給するワード線
デコード回路３とを備える。
【００４１】ゲート電圧選択回路２は、それぞれしきい
値Ｖｔ１，Ｖｔ２を持ち供給を受けたゲート電圧ＶＧ
１，ＶＧ２の各々をクランプするクランプ回路として動
作するＮチャネルトランジスタＮ２１，Ｎ２２と、相補
のゲート電圧選択信号ＭＶ１，ＭＶ１Ｂ〜ＭＶ３，ＭＶ
３Ｂの各々の供給に応答してゲート電圧ＶＧ１，ＶＧ
２，ＶＧ３の各々を接断しそれぞれトランジスタＰ２１
とＮ２６，Ｐ２２とＮ２７，Ｐ２３とＮ２８とから成る
トランスファゲートＧ２１〜Ｇ２３とを備える。
値Ｖｔ１，Ｖｔ２を持ち供給を受けたゲート電圧ＶＧ
１，ＶＧ２の各々をクランプするクランプ回路として動
作するＮチャネルトランジスタＮ２１，Ｎ２２と、相補
のゲート電圧選択信号ＭＶ１，ＭＶ１Ｂ〜ＭＶ３，ＭＶ
３Ｂの各々の供給に応答してゲート電圧ＶＧ１，ＶＧ
２，ＶＧ３の各々を接断しそれぞれトランジスタＰ２１
とＮ２６，Ｐ２２とＮ２７，Ｐ２３とＮ２８とから成る
トランスファゲートＧ２１〜Ｇ２３とを備える。
【００４２】ワード線デコード回路３は、ワード線Ｗ１
〜Ｗｎの各々に接続し相補のワード線選択信号Ｘ１，Ｘ
１Ｂ〜Ｘｎ，ＸｎＢの各々の供給に応答して供給を受け
た選択ゲート電圧ＣＶを接断しそれぞれトランジスタＰ
３１とＮ３１，Ｐ３２とＮ３２，〜Ｐ３ｎとＮ３ｎとか
ら成るトランスファゲートＧ３１〜Ｇ３ｎと、ワード線
Ｗ１〜Ｗｎの各々に接続したワード線非選択時のディス
チャージ用のトランジスタＮ３０１〜Ｎ３０ｎを備え
る。
〜Ｗｎの各々に接続し相補のワード線選択信号Ｘ１，Ｘ
１Ｂ〜Ｘｎ，ＸｎＢの各々の供給に応答して供給を受け
た選択ゲート電圧ＣＶを接断しそれぞれトランジスタＰ
３１とＮ３１，Ｐ３２とＮ３２，〜Ｐ３ｎとＮ３ｎとか
ら成るトランスファゲートＧ３１〜Ｇ３ｎと、ワード線
Ｗ１〜Ｗｎの各々に接続したワード線非選択時のディス
チャージ用のトランジスタＮ３０１〜Ｎ３０ｎを備え
る。
【００４３】図２を参照して本実施の形態の動作につい
て説明すると、ゲート電圧発生回路１は、前述の第１の
実施の形態で説明したようにゲート電圧ＶＧ１〜ＶＧ３
を発生し、ゲート電圧選択回路２に供給する。ゲート電
圧選択回路２では、ゲート電圧選択信号ＭＶ１，ＭＶ１
Ｂ〜ＭＶ３，ＭＶ３Ｂのいずれか１つの供給に応答して
対応するトランスファゲートＧ２１〜Ｇ２３のうちの１
つが導通し選択ゲート電圧ＣＶとして出力する。例え
ば、ゲート電圧選択信号ＭＶ１，ＭＶ１Ｂが供給された
場合にはトランスファゲートＧ２１が導通しゲート電圧
ＶＧ１を選択ゲート電圧ＣＶとして出力する。ここでゲ
ート電圧選択信号は同時に１つだけ供給され他は供給さ
れないので、常に１つのゲート電圧だけが選択ゲート電
圧ＣＶとして選択される。
て説明すると、ゲート電圧発生回路１は、前述の第１の
実施の形態で説明したようにゲート電圧ＶＧ１〜ＶＧ３
を発生し、ゲート電圧選択回路２に供給する。ゲート電
圧選択回路２では、ゲート電圧選択信号ＭＶ１，ＭＶ１
Ｂ〜ＭＶ３，ＭＶ３Ｂのいずれか１つの供給に応答して
対応するトランスファゲートＧ２１〜Ｇ２３のうちの１
つが導通し選択ゲート電圧ＣＶとして出力する。例え
ば、ゲート電圧選択信号ＭＶ１，ＭＶ１Ｂが供給された
場合にはトランスファゲートＧ２１が導通しゲート電圧
ＶＧ１を選択ゲート電圧ＣＶとして出力する。ここでゲ
ート電圧選択信号は同時に１つだけ供給され他は供給さ
れないので、常に１つのゲート電圧だけが選択ゲート電
圧ＣＶとして選択される。
【００４４】クランプ用のトランジスタＮ２１，Ｎ２２
は、何等かの理由でゲート電圧発生回路１が異状動作を
しゲート電圧ＶＧ１，ＶＧ２のいずれかあるいは両方が
各々のしきい値電圧Ｖｔ１，Ｖｔ２を超えるような場
合、これらトランジスタＮ２１，Ｎ２２が導通し、これ
らゲート電圧ＶＧ１，ＶＧ２の各々をしきい値電圧Ｖｔ
１，Ｖｔ２以下となるようにクランプする。
は、何等かの理由でゲート電圧発生回路１が異状動作を
しゲート電圧ＶＧ１，ＶＧ２のいずれかあるいは両方が
各々のしきい値電圧Ｖｔ１，Ｖｔ２を超えるような場
合、これらトランジスタＮ２１，Ｎ２２が導通し、これ
らゲート電圧ＶＧ１，ＶＧ２の各々をしきい値電圧Ｖｔ
１，Ｖｔ２以下となるようにクランプする。
【００４５】ゲート電圧選択信号ＭＶ１，ＭＶ１Ｂ〜Ｍ
Ｖ３，ＭＶ３Ｂを順次供給した場合の選択ゲート電圧Ｃ
Ｖの変化を示す特性図である図３を参照すると、ゲート
電圧選択回路２は、ゲート電圧選択信号ＭＶ１，ＭＶ１
Ｂ〜ＭＶ３，ＭＶ３Ｂの順次の供給に応答して、メモリ
セルトランジスタの複数のしきい値電圧Ｖｔ１〜Ｖｔ３
に連動した階段状の選択ゲート電圧ＣＶを出力する。
Ｖ３，ＭＶ３Ｂを順次供給した場合の選択ゲート電圧Ｃ
Ｖの変化を示す特性図である図３を参照すると、ゲート
電圧選択回路２は、ゲート電圧選択信号ＭＶ１，ＭＶ１
Ｂ〜ＭＶ３，ＭＶ３Ｂの順次の供給に応答して、メモリ
セルトランジスタの複数のしきい値電圧Ｖｔ１〜Ｖｔ３
に連動した階段状の選択ゲート電圧ＣＶを出力する。
【００４６】ワード線デコード回路３は、アドレスデコ
ード結果に対応したワード線選択信号Ｘ１，Ｘ１Ｂ〜Ｘ
ｎ，ＸｎＢのうちの１つの供給に応答して対応するトラ
ンスファゲートＧ３１〜Ｇ３ｎのうちの１つが導通し、
選択ゲート信号ＣＶをワード線Ｗ１〜Ｗｎのうちの選択
ワード線、例えばＷ１に供給する。選択ワード線Ｗ１以
外の非選択ワード線Ｗ２〜Ｗｎでは、ディズチャージ用
トランジスタＮ３０２〜Ｎ３０ｎのゲートがＨレベルと
なり、これらトランジスタＮ３０２〜Ｎ３０ｎが導通す
ることによりこれらワード線Ｗ２〜Ｗｎのレベルを接地
電位にディスチャージする。
ード結果に対応したワード線選択信号Ｘ１，Ｘ１Ｂ〜Ｘ
ｎ，ＸｎＢのうちの１つの供給に応答して対応するトラ
ンスファゲートＧ３１〜Ｇ３ｎのうちの１つが導通し、
選択ゲート信号ＣＶをワード線Ｗ１〜Ｗｎのうちの選択
ワード線、例えばＷ１に供給する。選択ワード線Ｗ１以
外の非選択ワード線Ｗ２〜Ｗｎでは、ディズチャージ用
トランジスタＮ３０２〜Ｎ３０ｎのゲートがＨレベルと
なり、これらトランジスタＮ３０２〜Ｎ３０ｎが導通す
ることによりこれらワード線Ｗ２〜Ｗｎのレベルを接地
電位にディスチャージする。
【００４７】次に、本発明の第３の実施の形態を特徴ず
けるＸデコーダ１０Ａを図２と共通の構成要素は共通の
文字を付して同様に細部を回路図で示したブロックで示
す図４を参照すると、この図に示す本実施の形態の上述
の第２の実施の形態との相違点は、ワード線デコード回
路３の代りにワード線のデコード部分に選択信号ＸＭｉ
（ｉは１〜ｎの整数），ＸＢｉのＮＯＲ論理を用いる２
ＮＯＲ回路構成を用いたワード線デコード回路３Ａを備
えることである。
けるＸデコーダ１０Ａを図２と共通の構成要素は共通の
文字を付して同様に細部を回路図で示したブロックで示
す図４を参照すると、この図に示す本実施の形態の上述
の第２の実施の形態との相違点は、ワード線デコード回
路３の代りにワード線のデコード部分に選択信号ＸＭｉ
（ｉは１〜ｎの整数），ＸＢｉのＮＯＲ論理を用いる２
ＮＯＲ回路構成を用いたワード線デコード回路３Ａを備
えることである。
【００４８】ワード線デコード回路３Ａは、ソースに選
択ゲート電圧ＣＶの供給を受けゲートに選択信号ＸＭｉ
の供給を受けるトランジスタＰ４１と、ソースがトラン
ジスタＰ４１のドレインに接続しゲートに選択信号ＸＢ
ｉの供給を受けドレインにワード線Ｗｉを接続するトラ
ンジスタＰ４２と、ドレイン，ソースを共通接続しドレ
インがトランジスタＰ４２のドレインにソースを接地電
位にそれぞれ接続し各々のゲートが信号ＸＭｉ，ＸＢｉ
のそれぞれ供給を受けるトランジスタＮ４１，Ｎ４２か
ら成る同一構成のデコード部Ｄ３１〜Ｄ３ｎを備える。
択ゲート電圧ＣＶの供給を受けゲートに選択信号ＸＭｉ
の供給を受けるトランジスタＰ４１と、ソースがトラン
ジスタＰ４１のドレインに接続しゲートに選択信号ＸＢ
ｉの供給を受けドレインにワード線Ｗｉを接続するトラ
ンジスタＰ４２と、ドレイン，ソースを共通接続しドレ
インがトランジスタＰ４２のドレインにソースを接地電
位にそれぞれ接続し各々のゲートが信号ＸＭｉ，ＸＢｉ
のそれぞれ供給を受けるトランジスタＮ４１，Ｎ４２か
ら成る同一構成のデコード部Ｄ３１〜Ｄ３ｎを備える。
【００４９】動作について説明すると、例えばワード線
Ｗ１を選択する場合、選択信号ＸＭ１，ＸＢ１をＬレベ
ルとすると、デコード部Ｄ３１のトランジスタＰ４１，
Ｐ４２が導通状態、トランジスタＮ４１，Ｎ４２が遮断
状態となり選択ゲート信号ＣＶがワード線Ｗ１に伝達さ
れる。他のデコード部Ｄ３２〜Ｄ３ｎは選択信号ＸＭ２
〜ＸＭｎ，ＸＢ２〜ＸＢｎがＨレベルであるので、ワー
ド線Ｗ２〜Ｗｎは接地レベルとなる。
Ｗ１を選択する場合、選択信号ＸＭ１，ＸＢ１をＬレベ
ルとすると、デコード部Ｄ３１のトランジスタＰ４１，
Ｐ４２が導通状態、トランジスタＮ４１，Ｎ４２が遮断
状態となり選択ゲート信号ＣＶがワード線Ｗ１に伝達さ
れる。他のデコード部Ｄ３２〜Ｄ３ｎは選択信号ＸＭ２
〜ＸＭｎ，ＸＢ２〜ＸＢｎがＨレベルであるので、ワー
ド線Ｗ２〜Ｗｎは接地レベルとなる。
【００５０】次に、本発明の第４の実施の形態を特徴ず
けるＸデコーダ１０Ｂを図２と共通の構成要素は共通の
文字を付して同様に細部を回路図で示したブロックで示
す図５を参照すると、この図に示す本実施の形態の上述
の第２の実施の形態との相違点は、ワード線デコード回
路３の代りにワード線のデコード部分に選択信号ＸＭｉ
（ｉは１〜ｎの整数），ＸＢｉのＮＡＮＤ論理とインバ
ータとを用いる２ＮＡＮＤ回路／インバータ構成を用い
たワード線デコード回路３Ｂを備えることである。
けるＸデコーダ１０Ｂを図２と共通の構成要素は共通の
文字を付して同様に細部を回路図で示したブロックで示
す図５を参照すると、この図に示す本実施の形態の上述
の第２の実施の形態との相違点は、ワード線デコード回
路３の代りにワード線のデコード部分に選択信号ＸＭｉ
（ｉは１〜ｎの整数），ＸＢｉのＮＡＮＤ論理とインバ
ータとを用いる２ＮＡＮＤ回路／インバータ構成を用い
たワード線デコード回路３Ｂを備えることである。
【００５１】ワード線デコード回路３Ｂは、選択信号Ｘ
Ｍｉ，ＸＢｉのＮＡＮＤ演算を行い信号ＮＡｉを出力す
るＮＡＮＤゲートＮＡＮＤｉと、ソースに選択ゲート電
圧ＣＶの供給を受けゲートに選択信号ＸＭｉの供給を受
けるトランジスタＰ５１とドレインがトランジスタＰ４
１のドレインとワード線Ｗｉにソースが接地電位にそれ
ぞれ接続されゲートに選択信号ＸＭｉの供給を受けるト
ランジスタＮ５１とから成るインバータＩｉとを備え
る。
Ｍｉ，ＸＢｉのＮＡＮＤ演算を行い信号ＮＡｉを出力す
るＮＡＮＤゲートＮＡＮＤｉと、ソースに選択ゲート電
圧ＣＶの供給を受けゲートに選択信号ＸＭｉの供給を受
けるトランジスタＰ５１とドレインがトランジスタＰ４
１のドレインとワード線Ｗｉにソースが接地電位にそれ
ぞれ接続されゲートに選択信号ＸＭｉの供給を受けるト
ランジスタＮ５１とから成るインバータＩｉとを備え
る。
【００５２】動作について説明すると、第３の実施の形
態と同様に、ワード線Ｗ１を選択する場合、選択信号Ｘ
Ｍ１，ＸＢ１をＨレベルとすると、ＮＡＮＤ１の出力Ｎ
Ａ１がＬレベルとなる。この信号ＮＡ１の供給に応答し
てインバータＩ１のトランジスタＰ５１は導通状態とな
りワード線Ｗ１に選択ゲート信号ＣＶを伝達する。
態と同様に、ワード線Ｗ１を選択する場合、選択信号Ｘ
Ｍ１，ＸＢ１をＨレベルとすると、ＮＡＮＤ１の出力Ｎ
Ａ１がＬレベルとなる。この信号ＮＡ１の供給に応答し
てインバータＩ１のトランジスタＰ５１は導通状態とな
りワード線Ｗ１に選択ゲート信号ＣＶを伝達する。
【００５３】他のＮＡＮＤ２〜ＮＡＮＤｎは選択信号Ｘ
Ｍ２〜ＸＭｎ，ＸＢ２〜ＸＢｎがＬレベルであるのでＮ
Ａ２〜ＮＡｎはＨレベルとなり、インバータＩ２〜Ｉｎ
のトランジススタＰ５１は遮断状態，Ｎ５１が導通状態
となってワード線Ｗ２〜Ｗｎは接地レベルとなる。
Ｍ２〜ＸＭｎ，ＸＢ２〜ＸＢｎがＬレベルであるのでＮ
Ａ２〜ＮＡｎはＨレベルとなり、インバータＩ２〜Ｉｎ
のトランジススタＰ５１は遮断状態，Ｎ５１が導通状態
となってワード線Ｗ２〜Ｗｎは接地レベルとなる。
【００５４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、ゲート電圧発生回路が、基準電圧発生回路
と、出力電圧決定に関係する回路素子が帰還ループに含
まれる第１，第２の負帰還増幅回路を有し基準電圧の供
給に応答して第１，第２のゲート電圧をそれぞれ発生す
る第１，第２のゲート電圧生成回路とを備えることによ
り、メモリセルトランジスタのしきい値電圧がばらつき
を持っていても、それに対応したゲート電圧を発生させ
ることができるという効果がある。
憶装置は、ゲート電圧発生回路が、基準電圧発生回路
と、出力電圧決定に関係する回路素子が帰還ループに含
まれる第１，第２の負帰還増幅回路を有し基準電圧の供
給に応答して第１，第２のゲート電圧をそれぞれ発生す
る第１，第２のゲート電圧生成回路とを備えることによ
り、メモリセルトランジスタのしきい値電圧がばらつき
を持っていても、それに対応したゲート電圧を発生させ
ることができるという効果がある。
【００５５】また、電圧降下用等の周辺回路のトランジ
スタとメモリセルトランジスタの製造上のばらつき特性
が異なってもそれに対応したゲート電圧を発生させるこ
とができるという効果がある。
スタとメモリセルトランジスタの製造上のばらつき特性
が異なってもそれに対応したゲート電圧を発生させるこ
とができるという効果がある。
【００５６】さらに、電源電圧が変動しても発生するゲ
ート電圧はこの電源変動の影響を受けないという効果が
ある。
ート電圧はこの電源変動の影響を受けないという効果が
ある。
【図１】本発明の半導体記憶装置の第１の実施の形態の
ゲート電圧発生回路の細部を回路図で示すブロック図で
ある。
ゲート電圧発生回路の細部を回路図で示すブロック図で
ある。
【図２】本発明の半導体記憶装置の第２の実施の形態の
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
【図３】本実施の形態の半導体記憶装置における動作の
一例を示す特性図である。
一例を示す特性図である。
【図４】本発明の半導体記憶装置の第３の実施の形態の
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
【図５】本発明の半導体記憶装置の第４の実施の形態の
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
Ｘデコーダ回路の細部を回路図で示すブロック図であ
る。
【図６】従来の第１の半導体記憶装置の一例を示すブロ
ック図である。
ック図である。
【図７】２ビットセルを使用した半導体記憶装置の選択
されたワード線の電圧−時間特性を示す説明図である。
されたワード線の電圧−時間特性を示す説明図である。
【図８】従来の第１の半導体記憶装置のゲート電圧発生
回路の構成およびデコード回路の構成をそれぞれ示す回
路図である。
回路の構成およびデコード回路の構成をそれぞれ示す回
路図である。
【図９】従来の第２の半導体記憶装置のゲート電圧発生
回路の構成を示す回路図である。
回路の構成を示す回路図である。
１，１０１ ゲート電圧発生回路 ２ ゲート電圧選択回路 ３，３Ａ，３Ｂ ワード線デコード回路 １０，１０Ａ，１０Ｂ，１００ Ｘデコーダ ４ メモリセルアレイ ５ Ｙセレクタ ６ センスアンプ ７ 判定回路 １１ 基準電圧発生回路 １２，１３ 差動増幅回路 １４，１５ 分圧回路 １０２ デコード回路 Ｇ２１〜Ｇ２３，Ｇ３１〜Ｇ３ｎ，Ｇ８１〜Ｇ８３
トランスファゲート Ｄ３１〜Ｄ３ｎ デコード回路 Ｉ１〜Ｉ３ インバータ回路 ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤゲート
トランスファゲート Ｄ３１〜Ｄ３ｎ デコード回路 Ｉ１〜Ｉ３ インバータ回路 ＮＡＮＤ１〜ＮＡＮＤ３ ＮＡＮＤゲート
Claims (9)
- 【請求項１】 イオン注入により接地電位より大きい第
１のしきい値電圧から電源電位との間に昇順で少なくと
も第２，第３のしきい値電圧とさらに前記電源電圧より
も大きい第４のしきい値電圧とを有しこれら第１〜第４
のしきい値電圧のいずれか１つが書込データに基づき設
定される複ビット値の複数のメモリセルトランジスタを
複数のワード線および複数のデジット線の各々の交点に
行，列のマトリクス状に配列したメモルセルアレイと、
前記第１，第２のしきい値電圧の間，前記第２，第３の
しきい値電圧の間および前記第３，第４のしきい値電圧
の間にそれぞれ設定した第１，第２および第３のゲート
電圧を発生するゲート電圧発生回路と第１〜第３の期間
の各々に前記第１〜第３のゲート電圧の各々をそれぞれ
選択ゲート電圧として出力し前記複数のワード線のうち
の選択した選択ワード線に前記選択ゲート電圧を供給す
るゲート電圧選択ワード線デコード回路とを含むＸデコ
ーダと、前記第１，第２，第３の期間を通じて前記複数
のディジット線のうちのＹアドレス対応の１つを選択デ
ジット線として選択するするＹセレクタ回路と、前記第
１，第２，第３の期間の各々において前記選択ワード線
と前記選択ディジット線の交点にある前記メモリセルト
ランジスタの電位状態を検出しセンスデータを出力する
センスアンプ回路と、前記センスデータに基づき前記メ
モリセルトランジスタの前記書込データの値を判定する
判定回路とを備える半導体記憶装置において、 前記ゲート電圧発生回路が、基準電圧を発生する基準電
圧発生回路と、 出力電圧決定に関係する回路素子が帰還ループに含まれ
る第１，第２の負帰還増幅回路を有し前記基準電圧の供
給に応答して前記第１および第２のゲート電圧をそれぞ
れ発生する第１，第２のゲート電圧生成回路と、 前記第３のゲート電圧を供給する第３のゲート電圧生成
回路とを備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のゲート電圧生成回路が、逆相
入力端への前記第２のしきい値電圧と等しい前記基準電
圧の供給と正相入力端への第１の帰還信号の供給とに応
答して第１の増幅信号を出力する第１の差動増幅回路
と、前記第１の増幅信号の供給に応答してこの第１の増
幅信号を分圧し前記第２のしきい値電圧より低い前記第
１のゲート電圧と前記第１の帰還信号とを生成する第１
の分圧回路とを備え、 前記第２のゲート電圧生成回路が、逆相入力端への前記
基準電圧の供給と正相入力端への第２の帰還信号の供給
とに応答して第２の増幅信号を出力する第２の差動増幅
回路と、前記第２の増幅信号の供給に応答してこの第２
の増幅信号を分圧し前記第２のしきい値電圧より高い前
記第２のゲート電圧と前記第２の帰還信号とを生成する
第２の分圧回路とを備えることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記基準電圧発生回路が、ソースを電源
にゲートを接地にドレインを出力端にそれぞれ接続した
第１の導電型の第１のトランジスタと、ソースを接地に
共通接続したゲートとドレインを前記出力端に接続し前
記第２のしきい値を有する第２の導電型の第２のトラン
ジスタとを備え、 前記第１，第２の差動増幅回路が、電流駆動能力が等し
く各々のゲートが前記正相入力端，逆相入力端である差
動回路を構成する第２の導電型の第３，第４のトランジ
スタと、各々のドレインが前記第３，第４のトランジス
タの各々のドレインに各々のゲートが共通接続されて前
記第３のトランジスタのドレインに各々のソースが前記
電源にそれぞれ接続され前記第３，第４のトランジスタ
と等しい駆動能力の第１の導電型の第５，第６のトラン
ジスタと、ドレインが共通接続された前記第３，第４の
トランジスタのエミッタにソースを接地にそれぞれ接続
しゲートに活性化制御信号の供給を受ける第２の導電型
の第７のトランジスタとを備え、 前記第１の分圧回路が、ソースが前記電源に接続されゲ
ートに前記第１の増幅信号の供給を受けドレインから前
記第１の帰還信号を出力する第１の導電型の第８のトラ
ンジスタと、一端が前記第８のトランジスタのドレイン
に接続し他端から前記第１のゲート電圧を出力する第１
の抵抗と、一端が前記第１の抵抗の他端に他端が接地に
それぞれ接続した第２の抵抗とを備え、 前記第２の分圧回路が、ソースが前記電源に接続されゲ
ートに前記第２の増幅信号の供給を受けドレインから前
記第２のゲート電圧を出力するる第１の導電型の第９の
トランジスタと、一端が前記第９のトランジスタのドレ
インに接続し他端から前記第２の帰還信号を出力する第
３の抵抗と、一端が前記第３の抵抗の他端に他端が接地
にそれぞれ接続した第４の抵抗とを備えることを特徴と
する請求項２記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイが、前記メモリセ
ルと同一チップ上に形成した前記基準電圧発生回路を備
えることを特徴とする請求項１および請求項３記載の半
導体記憶装置。 - 【請求項５】 前記ゲート電圧選択ワード線デコード回
路が、第１〜第３のゲート電圧選択信号の各々の供給に
応答して前記第１〜第３の期間の各々に前記第１〜第３
のゲート電圧の各々をそれぞれ選択ゲート電圧として出
力するゲート電圧選択回路と、 アドレス対応の第１〜第ｎ（ｎは整数）のワード線選択
信号の各々の供給に応答して第１〜第ｎのワード線のう
ちの１つを選択し前記選択ゲート電圧を供給するワード
線デコード回路とを備えることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項６】 前記ゲート電圧選択回路２が、それぞれ
第２，第３のしきい値を持ち供給を受けた前記第１，第
２のゲート電圧の各々をクランプする第１，第２のクラ
ンプ回路と、 相補の前記第１〜第３のゲート電圧選択信号の各々の供
給に応答して前記第１〜第３のゲート電圧の各々を接断
する第１〜第３のトランスファゲートとを備えることを
特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】 前記ワード線デコード回路が、前記第１
〜第ｎのワード線の各々に接続し相補の前記第１〜第ｎ
のワード線選択信号の各々の供給に応答して供給を受け
た前記選択ゲート電圧ＣＶを接断する第１〜第ｎのトラ
ンスファゲートと、 前記第１〜第ｎのワード線の各々に接続したワード線非
選択時のディスチャージ用の第１〜第ｎのディスチャー
ジ回路とを備えることを特徴とする請求項５記載の半導
体記憶装置。 - 【請求項８】 前記ワード線デコード回路が、前記第１
〜第ｎのワード線の各々に接続し対の前記第１〜第ｎの
ワード線選択信号の各々の供給に応答して供給を受けた
前記選択ゲート電圧ＣＶを接断する第１〜第ｎの２入力
ＮＯＲ回路を備えることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項９】 前記ワード線デコード回路が、前記第１
〜第ｎのワード線の各々に接続し対の前記第１〜第ｎの
ワード線選択信号の各々の供給に応答して供給を受けた
前記選択ゲート電圧ＣＶを接断する第１〜第ｎの２入力
ＮＡＮＤ回路を備えることを特徴とする請求項５記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450796A JP3114611B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7450796A JP3114611B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265786A true JPH09265786A (ja) | 1997-10-07 |
| JP3114611B2 JP3114611B2 (ja) | 2000-12-04 |
Family
ID=13549314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7450796A Expired - Fee Related JP3114611B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114611B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434051B1 (en) | 1999-06-24 | 2002-08-13 | Fujitsu Limited | Non-volatile memory circuit |
| KR100334864B1 (ko) * | 1998-06-30 | 2002-08-24 | 주식회사 하이닉스반도체 | 내부전압강하회로 |
| US6542045B2 (en) | 2000-01-17 | 2003-04-01 | Nec Compound Semiconductor Devices, Ltd. | High-frequency variable attenuator having a controllable reference voltage |
| JP2003524279A (ja) * | 2000-02-25 | 2003-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ読み出しモード用のワード線ドライバ |
| JP2007250173A (ja) * | 2006-03-16 | 2007-09-27 | Flashsilicon Inc | ビットシンボル認識方法及び非揮発性メモリに複数個のビットを格納するための構造 |
| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
| JP2012160239A (ja) * | 2011-02-02 | 2012-08-23 | Lapis Semiconductor Co Ltd | メモリ装置 |
| JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2773471B1 (de) | 2011-10-31 | 2016-03-23 | SMS group GmbH | Strang- und rohrpresse bzw. metallstrangpresse |
-
1996
- 1996-03-28 JP JP7450796A patent/JP3114611B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100334864B1 (ko) * | 1998-06-30 | 2002-08-24 | 주식회사 하이닉스반도체 | 내부전압강하회로 |
| US6434051B1 (en) | 1999-06-24 | 2002-08-13 | Fujitsu Limited | Non-volatile memory circuit |
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| JP2003524279A (ja) * | 2000-02-25 | 2003-08-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | フラッシュメモリ読み出しモード用のワード線ドライバ |
| JP2007250173A (ja) * | 2006-03-16 | 2007-09-27 | Flashsilicon Inc | ビットシンボル認識方法及び非揮発性メモリに複数個のビットを格納するための構造 |
| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
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| JP2014049144A (ja) * | 2012-08-29 | 2014-03-17 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP3114611B2 (ja) | 2000-12-04 |
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Legal Events
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|---|---|---|---|
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