JPH09147580A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09147580A JPH09147580A JP30961595A JP30961595A JPH09147580A JP H09147580 A JPH09147580 A JP H09147580A JP 30961595 A JP30961595 A JP 30961595A JP 30961595 A JP30961595 A JP 30961595A JP H09147580 A JPH09147580 A JP H09147580A
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- precharge
- voltage
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 第１バイアス電圧Ｖbs1と第２バイアス電圧
Ｖbs2を同じバイアス電圧発生回路２で発生させること
により、トランジスタの特性にバラツキが生じた場合に
も、第１プリチャージ電圧Ｖpc1と第２プリチャージ電
圧Ｖpc2の間の電位差が大きく変動しないようにして、
センスアンプ１の動作マージンが減少するのを防止する
と共に、プリチャージ時間も短縮する。 【解決手段】 バイアス電圧発生回路２のトランジスタ
ＢＱ1〜ＢＱn間の端子から第１バイアス電圧Ｖbs1と第
２バイアス電圧Ｖbs2を発生させ、各ビット線ＢＩＴを
トランジスタＰＱにより常時第２バイアス電圧Ｖbs2に
基づく第２プリチャージ電圧Ｖpc2までプリチャージす
ると共に、選択したビット線ＢＩＴをトランジスタＱ2
により第１バイアス電圧Ｖbs1に基づく第１プリチャー
ジ電圧Ｖpc1までプリチャージする。
Ｖbs2を同じバイアス電圧発生回路２で発生させること
により、トランジスタの特性にバラツキが生じた場合に
も、第１プリチャージ電圧Ｖpc1と第２プリチャージ電
圧Ｖpc2の間の電位差が大きく変動しないようにして、
センスアンプ１の動作マージンが減少するのを防止する
と共に、プリチャージ時間も短縮する。 【解決手段】 バイアス電圧発生回路２のトランジスタ
ＢＱ1〜ＢＱn間の端子から第１バイアス電圧Ｖbs1と第
２バイアス電圧Ｖbs2を発生させ、各ビット線ＢＩＴを
トランジスタＰＱにより常時第２バイアス電圧Ｖbs2に
基づく第２プリチャージ電圧Ｖpc2までプリチャージす
ると共に、選択したビット線ＢＩＴをトランジスタＱ2
により第１バイアス電圧Ｖbs1に基づく第１プリチャー
ジ電圧Ｖpc1までプリチャージする。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット線を迅速に
プリチャージすることにより読み出し動作の高速化を図
る半導体記憶装置に関する。
プリチャージすることにより読み出し動作の高速化を図
る半導体記憶装置に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサなどの動作速
度の上昇に伴い、半導体記憶装置の高速化が強く要請さ
れている。そこで、外部アドレスによって選択されたビ
ット線を電流駆動能力の高いトランジスタを介して高速
にプリチャージする方式が従来から広く用いられてい
る。また、それ以前に全てのビット線をある程度の電圧
まで予めプリチャージしておくことにより、選択された
ビット線のプリチャージをさらに高速化する方式も多く
用いられている。
度の上昇に伴い、半導体記憶装置の高速化が強く要請さ
れている。そこで、外部アドレスによって選択されたビ
ット線を電流駆動能力の高いトランジスタを介して高速
にプリチャージする方式が従来から広く用いられてい
る。また、それ以前に全てのビット線をある程度の電圧
まで予めプリチャージしておくことにより、選択された
ビット線のプリチャージをさらに高速化する方式も多く
用いられている。
【０００３】上記高速化方式を採用した従来の半導体記
憶装置の一例を図５に示す。なお、ここでは半導体記憶
装置としてマスクＲＯＭ[Read-Only Memory]の場合につ
いて説明する。このマスクＲＯＭには、列方向の多数の
ビット線ＢＩＴと行方向の多数のワード線ＷＬとが交差
して設けられている。ワード線ＷＬは、図示しないロウ
デコーダのデコード出力にそれぞれ接続されている。そ
して、ＭＯＳ・ＦＥＴからなるメモリセルＭＱは、これ
らビット線ＢＩＴとワード線ＷＬの各交差部に形成され
ている。また、このメモリセルＭＱは、“１”のデータ
を記憶する場合にはしきい値電圧が高電圧に設定され、
“０”のデータを記憶する場合にはしきい値電圧が低電
圧に設定される。ただし、図５では、煩雑を避けるため
に、２本のビット線ＢＩＴi，ＢＩＴi+1と１本のワード
線ＷＬjと２個のメモリセルＭＱij，ＭＱ(i+1)jのみを
示し他は省略している。
憶装置の一例を図５に示す。なお、ここでは半導体記憶
装置としてマスクＲＯＭ[Read-Only Memory]の場合につ
いて説明する。このマスクＲＯＭには、列方向の多数の
ビット線ＢＩＴと行方向の多数のワード線ＷＬとが交差
して設けられている。ワード線ＷＬは、図示しないロウ
デコーダのデコード出力にそれぞれ接続されている。そ
して、ＭＯＳ・ＦＥＴからなるメモリセルＭＱは、これ
らビット線ＢＩＴとワード線ＷＬの各交差部に形成され
ている。また、このメモリセルＭＱは、“１”のデータ
を記憶する場合にはしきい値電圧が高電圧に設定され、
“０”のデータを記憶する場合にはしきい値電圧が低電
圧に設定される。ただし、図５では、煩雑を避けるため
に、２本のビット線ＢＩＴi，ＢＩＴi+1と１本のワード
線ＷＬjと２個のメモリセルＭＱij，ＭＱ(i+1)jのみを
示し他は省略している。
【０００４】ビット線ＢＩＴの一方の端は、それぞれカ
ラムトランジスタＣＱを介して共通のデータ線ＤＬに接
続されている。各カラムトランジスタＣＱのゲートは、
図示しないカラムデコーダのデコード出力にそれぞれ接
続され、列選択信号ＣＳｅｌが入力されるようになって
いる。データ線ＤＬは、センスアンプ１の非反転入力に
接続されている。センスアンプ１は、このデータ線ＤＬ
の電位と反転入力に入力される対照電圧Ｖrefとの差を
増幅することにより、メモリセルＭＱから読み出したデ
ータをセンスする差動増幅器である。
ラムトランジスタＣＱを介して共通のデータ線ＤＬに接
続されている。各カラムトランジスタＣＱのゲートは、
図示しないカラムデコーダのデコード出力にそれぞれ接
続され、列選択信号ＣＳｅｌが入力されるようになって
いる。データ線ＤＬは、センスアンプ１の非反転入力に
接続されている。センスアンプ１は、このデータ線ＤＬ
の電位と反転入力に入力される対照電圧Ｖrefとの差を
増幅することにより、メモリセルＭＱから読み出したデ
ータをセンスする差動増幅器である。
【０００５】上記データ線ＤＬは、トランジスタＱ1，
Ｑ2を介して電源ＶDDに接続されると共に、負荷トラン
ジスタＱ3を介しても電源ＶDDに接続されている。そし
て、トランジスタＱ2，Ｑ3のゲートには、データ線ＤＬ
の電位を入力とするインバータ１１から供給される第１
バイアス電圧Ｖbs11が入力される。また、トランジスタ
Ｑ1のゲートには、プリチャージ信号φPが入力される。
Ｑ2を介して電源ＶDDに接続されると共に、負荷トラン
ジスタＱ3を介しても電源ＶDDに接続されている。そし
て、トランジスタＱ2，Ｑ3のゲートには、データ線ＤＬ
の電位を入力とするインバータ１１から供給される第１
バイアス電圧Ｖbs11が入力される。また、トランジスタ
Ｑ1のゲートには、プリチャージ信号φPが入力される。
【０００６】ビット線ＢＩＴの他方の端は、それぞれト
ランジスタＰＱを介して電源ＶDDに接続されている。各
トランジスタＰＱのゲートには、第２バイアス電圧発生
回路１２から供給される第２バイアス電圧Ｖbs22がそれ
ぞれ入力されるようになっている。第２バイアス電圧発
生回路１２は、電源ＶDDと接地間にＰチャンネルＭＯＳ
・ＦＥＴからなるトランジスタＢＳＱ1とＮチャンネル
ＭＯＳ・ＦＥＴからなるトランジスタＢＳＱ2とを直列
に接続した回路であり、これらのトランジスタＢＳＱ
1，ＢＳＱ2は、共にゲート−ドレイン間を短絡させるこ
とにより、これらのドレインからそれぞれのしきい値電
圧などによって定まる第２バイアス電圧Ｖbs22を出力す
るようになっている。
ランジスタＰＱを介して電源ＶDDに接続されている。各
トランジスタＰＱのゲートには、第２バイアス電圧発生
回路１２から供給される第２バイアス電圧Ｖbs22がそれ
ぞれ入力されるようになっている。第２バイアス電圧発
生回路１２は、電源ＶDDと接地間にＰチャンネルＭＯＳ
・ＦＥＴからなるトランジスタＢＳＱ1とＮチャンネル
ＭＯＳ・ＦＥＴからなるトランジスタＢＳＱ2とを直列
に接続した回路であり、これらのトランジスタＢＳＱ
1，ＢＳＱ2は、共にゲート−ドレイン間を短絡させるこ
とにより、これらのドレインからそれぞれのしきい値電
圧などによって定まる第２バイアス電圧Ｖbs22を出力す
るようになっている。
【０００７】上記構成のマスクＲＯＭの読み出し動作を
図６に基づいて説明する。トランジスタＰＱのゲートに
は、第２バイアス電圧発生回路１２からの第２バイアス
電圧Ｖbs22が入力されるので、全てのビット線ＢＩＴ
は、常時この第２バイアス電圧Ｖbs22に基づく第２プリ
チャージ電圧Ｖpc2にプリチャージされている。そし
て、外部アドレスが確定すると、図示しないアドレス変
化検出回路がこれを検出してアドレス変化信号φATDを
アクティブ（Ｈレベル）にし、このアドレス変化信号φ
ATDによって一定期間だけアクティブ（Ｈレベル）とな
るプリチャージ信号φPを生成するので、このプリチャ
ージ信号φPがアクティブの間にトランジスタＱ1がＯＮ
となる。また、この外部アドレスの確定により、カラム
デコーダがいずれかの列選択信号ＣＳｅｌiをアクティ
ブ（Ｈレベル）にしてカラムトランジスタＣＱiをＯＮ
にするので、ビット線ＢＩＴiがデータ線ＤＬに接続さ
れる。したがって、このビット線ＢＩＴiは、トランジ
スタＱ2によって、第１バイアス電圧Ｖbs11に基づく第
１プリチャージ電圧Ｖpc1にプリチャージされる。
図６に基づいて説明する。トランジスタＰＱのゲートに
は、第２バイアス電圧発生回路１２からの第２バイアス
電圧Ｖbs22が入力されるので、全てのビット線ＢＩＴ
は、常時この第２バイアス電圧Ｖbs22に基づく第２プリ
チャージ電圧Ｖpc2にプリチャージされている。そし
て、外部アドレスが確定すると、図示しないアドレス変
化検出回路がこれを検出してアドレス変化信号φATDを
アクティブ（Ｈレベル）にし、このアドレス変化信号φ
ATDによって一定期間だけアクティブ（Ｈレベル）とな
るプリチャージ信号φPを生成するので、このプリチャ
ージ信号φPがアクティブの間にトランジスタＱ1がＯＮ
となる。また、この外部アドレスの確定により、カラム
デコーダがいずれかの列選択信号ＣＳｅｌiをアクティ
ブ（Ｈレベル）にしてカラムトランジスタＣＱiをＯＮ
にするので、ビット線ＢＩＴiがデータ線ＤＬに接続さ
れる。したがって、このビット線ＢＩＴiは、トランジ
スタＱ2によって、第１バイアス電圧Ｖbs11に基づく第
１プリチャージ電圧Ｖpc1にプリチャージされる。
【０００８】さらに、この外部アドレスの確定により、
ロウデコーダが１本のワード線ＷＬjをアクティブ（Ｈ
レベル）にしてメモリセルＭＱijを選択する。そして、
プリチャージ信号φPが所定時間経過後に非アクティブ
に戻ると、トランジスタＱ1がＯＦＦになってプリチャ
ージが終了する。ここで、メモリセルＭＱijが“１”の
データを記憶していた場合には、ワード線ＷＬjがアク
ティブになってもしきい値電圧が高いためにＯＦＦのま
まとなり、ビット線ＢＩＴiは、第１プリチャージ電圧
Ｖpc1に維持される。しかし、メモリセルＭＱijが
“０”のデータを記憶していた場合には、ワード線ＷＬ
jのアクティブによりＯＮとなるので、このメモリセル
ＭＱijから放電電流が流出する。ただし、このビット線
ＢＩＴiには、放電電流によって電位が低下すると、プ
リチャージを行ったトランジスタＱ2よりも電流駆動能
力が十分に低い負荷トランジスタＱ3を介して充電電流
が流入する。この結果、ビット線ＢＩＴiは、メモリセ
ルＭＱijの放電電流によって電位が徐々に低下し、第２
プリチャージ電圧Ｖpc2よりも少し高電圧の電圧Ｖaで負
荷トランジスタＱ3の充電電流とバランスすることにな
る。
ロウデコーダが１本のワード線ＷＬjをアクティブ（Ｈ
レベル）にしてメモリセルＭＱijを選択する。そして、
プリチャージ信号φPが所定時間経過後に非アクティブ
に戻ると、トランジスタＱ1がＯＦＦになってプリチャ
ージが終了する。ここで、メモリセルＭＱijが“１”の
データを記憶していた場合には、ワード線ＷＬjがアク
ティブになってもしきい値電圧が高いためにＯＦＦのま
まとなり、ビット線ＢＩＴiは、第１プリチャージ電圧
Ｖpc1に維持される。しかし、メモリセルＭＱijが
“０”のデータを記憶していた場合には、ワード線ＷＬ
jのアクティブによりＯＮとなるので、このメモリセル
ＭＱijから放電電流が流出する。ただし、このビット線
ＢＩＴiには、放電電流によって電位が低下すると、プ
リチャージを行ったトランジスタＱ2よりも電流駆動能
力が十分に低い負荷トランジスタＱ3を介して充電電流
が流入する。この結果、ビット線ＢＩＴiは、メモリセ
ルＭＱijの放電電流によって電位が徐々に低下し、第２
プリチャージ電圧Ｖpc2よりも少し高電圧の電圧Ｖaで負
荷トランジスタＱ3の充電電流とバランスすることにな
る。
【０００９】したがって、上記半導体記憶装置は、ビッ
ト線ＢＩＴiの電位が第１プリチャージ電圧Ｖpc1に維持
されているか、または電圧Ｖaまで低下したかをセンス
アンプ１でセンスすることにより、メモリセルＭＱijに
記憶していたデータを検出することができる。
ト線ＢＩＴiの電位が第１プリチャージ電圧Ｖpc1に維持
されているか、または電圧Ｖaまで低下したかをセンス
アンプ１でセンスすることにより、メモリセルＭＱijに
記憶していたデータを検出することができる。
【００１０】また、一旦ビット線ＢＩＴiを電流駆動能
力の高いトランジスタＱ2によってすばやく第１プリチ
ャージ電圧Ｖpc1までプリチャージしてからメモリセル
ＭＱijの放電電流と負荷トランジスタＱ3の充電電流と
をバランスさせるので、電流駆動能力の低い負荷トラン
ジスタＱ3のみによって第１プリチャージ電圧Ｖpc1まで
充電する場合に比べ、このビット線ＢＩＴiの電位を迅
速に変位させることができるようになり、読み出し速度
の高速化を図ることができる。しかも、予め全てのビッ
ト線ＢＩＴの電位を第２プリチャージ電圧Ｖpc2にプリ
チャージしているので、選択されたビット線ＢＩＴiを
第１プリチャージ電圧Ｖpc1までさらにプリチャージす
るための時間を短縮することができ、これによっても一
層の高速化を図っている。
力の高いトランジスタＱ2によってすばやく第１プリチ
ャージ電圧Ｖpc1までプリチャージしてからメモリセル
ＭＱijの放電電流と負荷トランジスタＱ3の充電電流と
をバランスさせるので、電流駆動能力の低い負荷トラン
ジスタＱ3のみによって第１プリチャージ電圧Ｖpc1まで
充電する場合に比べ、このビット線ＢＩＴiの電位を迅
速に変位させることができるようになり、読み出し速度
の高速化を図ることができる。しかも、予め全てのビッ
ト線ＢＩＴの電位を第２プリチャージ電圧Ｖpc2にプリ
チャージしているので、選択されたビット線ＢＩＴiを
第１プリチャージ電圧Ｖpc1までさらにプリチャージす
るための時間を短縮することができ、これによっても一
層の高速化を図っている。
【００１１】
【発明が解決しようとする課題】ところで、図７に示す
ように、トランジスタＰＱiや負荷トランジスタＱ3を介
してビット線ＢＩＴiに流れ込む充電電流は、このビッ
ト線ＢＩＴiの電位が上昇するに従って減少し、それぞ
れ第２プリチャージ電圧Ｖpc2と第１プリチャージ電圧
Ｖpc1に達したときに０となる。また、ＯＮとなったメ
モリセルＭＱijを介してビット線ＢＩＴiから流れ出す
放電電流は、このビット線ＢＩＴiの電位が上昇するに
従って増加する。したがって、このメモリセルＭＱijが
ＯＮとなる場合には、負荷トランジスタＱ3の充電電流
とメモリセルＭＱijの放電電流の特性曲線が交差する点
でバランスし、このときのビット線ＢＩＴiの電位が電
圧Ｖaとなる。そして、本来は、図６に示したように、
この電圧Ｖaが第２プリチャージ電圧Ｖpc2よりも少し高
電圧となる筈である。
ように、トランジスタＰＱiや負荷トランジスタＱ3を介
してビット線ＢＩＴiに流れ込む充電電流は、このビッ
ト線ＢＩＴiの電位が上昇するに従って減少し、それぞ
れ第２プリチャージ電圧Ｖpc2と第１プリチャージ電圧
Ｖpc1に達したときに０となる。また、ＯＮとなったメ
モリセルＭＱijを介してビット線ＢＩＴiから流れ出す
放電電流は、このビット線ＢＩＴiの電位が上昇するに
従って増加する。したがって、このメモリセルＭＱijが
ＯＮとなる場合には、負荷トランジスタＱ3の充電電流
とメモリセルＭＱijの放電電流の特性曲線が交差する点
でバランスし、このときのビット線ＢＩＴiの電位が電
圧Ｖaとなる。そして、本来は、図６に示したように、
この電圧Ｖaが第２プリチャージ電圧Ｖpc2よりも少し高
電圧となる筈である。
【００１２】しかし、半導体製造プロセスにおいてトラ
ンジスタのしきい値電圧やビット線ＢＩＴiの線幅など
にバラツキが生じると、インバータ１１が発生する第１
バイアス電圧Ｖbs11と第２バイアス電圧発生回路１２が
発生する第２バイアス電圧Ｖbs22とが互いに無関係に変
動し、これらに基づく第１プリチャージ電圧Ｖpc1と第
２プリチャージ電圧Ｖpc2も大きく変化する。したがっ
て、場合によっては、図７に示したように、第２プリチ
ャージ電圧Ｖpc2が電圧Ｖaよりも高電圧になることがあ
り、この場合には、ビット線ＢＩＴiの電位がトランジ
スタＰＱiを通して流れ込む充電電流によって第２プリ
チャージ電圧Ｖpc2までしか低下せず、電圧Ｖaに達しな
くなる。
ンジスタのしきい値電圧やビット線ＢＩＴiの線幅など
にバラツキが生じると、インバータ１１が発生する第１
バイアス電圧Ｖbs11と第２バイアス電圧発生回路１２が
発生する第２バイアス電圧Ｖbs22とが互いに無関係に変
動し、これらに基づく第１プリチャージ電圧Ｖpc1と第
２プリチャージ電圧Ｖpc2も大きく変化する。したがっ
て、場合によっては、図７に示したように、第２プリチ
ャージ電圧Ｖpc2が電圧Ｖaよりも高電圧になることがあ
り、この場合には、ビット線ＢＩＴiの電位がトランジ
スタＰＱiを通して流れ込む充電電流によって第２プリ
チャージ電圧Ｖpc2までしか低下せず、電圧Ｖaに達しな
くなる。
【００１３】このため、従来の半導体記憶装置は、半導
体製造プロセスにおけるバラツキによって、ビット線Ｂ
ＩＴiの電位が第１プリチャージ電圧Ｖpc1と電圧Ｖaと
の間で十分大きな振幅を得ることができず、第１プリチ
ャージ電圧Ｖpc1と第２プリチャージ電圧Ｖpc2との間の
小さい振幅しか生じなくなる場合があるので、センスア
ンプ１が十分な動作マージンを得られなくなるという問
題があった。また、このセンスアンプ１の十分な動作マ
ージンを確保するために、第１プリチャージ電圧Ｖpc1
と第２プリチャージ電圧Ｖpc2との間の電位差を予め十
分に大きくなるように設計すると、第２プリチャージ電
圧Ｖpc2のビット線ＢＩＴiを第１プリチャージ電圧Ｖpc
1まで上昇させるのに長い充電時間が必要となる場合が
多くなり、読み出し動作の高速化を妨げるという問題が
生じる。
体製造プロセスにおけるバラツキによって、ビット線Ｂ
ＩＴiの電位が第１プリチャージ電圧Ｖpc1と電圧Ｖaと
の間で十分大きな振幅を得ることができず、第１プリチ
ャージ電圧Ｖpc1と第２プリチャージ電圧Ｖpc2との間の
小さい振幅しか生じなくなる場合があるので、センスア
ンプ１が十分な動作マージンを得られなくなるという問
題があった。また、このセンスアンプ１の十分な動作マ
ージンを確保するために、第１プリチャージ電圧Ｖpc1
と第２プリチャージ電圧Ｖpc2との間の電位差を予め十
分に大きくなるように設計すると、第２プリチャージ電
圧Ｖpc2のビット線ＢＩＴiを第１プリチャージ電圧Ｖpc
1まで上昇させるのに長い充電時間が必要となる場合が
多くなり、読み出し動作の高速化を妨げるという問題が
生じる。
【００１４】さらに、第１バイアス電圧Ｖbs11と第２バ
イアス電圧Ｖbs22とを発生させるために、インバータ１
１と第２バイアス電圧発生回路１２とでそれぞれ別個に
電源ＶDDと接地間の貫通電流が流れるので、これらの貫
通電流によって消費電力が増大するという問題も発生し
ていた。
イアス電圧Ｖbs22とを発生させるために、インバータ１
１と第２バイアス電圧発生回路１２とでそれぞれ別個に
電源ＶDDと接地間の貫通電流が流れるので、これらの貫
通電流によって消費電力が増大するという問題も発生し
ていた。
【００１５】本発明は、上記従来の問題を解決するもの
で、第１プリチャージ電圧と第２プリチャージ電圧との
間の電位差が常に適度に確保されるようにして、センス
アンプの動作マージンが減少するのを防止すると共に、
プリチャージ時間も短縮することができる半導体記憶装
置を提供することを目的とする。
で、第１プリチャージ電圧と第２プリチャージ電圧との
間の電位差が常に適度に確保されるようにして、センス
アンプの動作マージンが減少するのを防止すると共に、
プリチャージ時間も短縮することができる半導体記憶装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルのデータを読み出してセンスアンプでセ
ンスする多数のビット線を備えた半導体記憶装置におい
て、電圧の異なる第１バイアス電圧と第２バイアス電圧
とを発生させるバイアス電圧発生手段と、少なくとも選
択されたビット線を、該バイアス電圧発生手段が発生す
る第１バイアス電圧に基づく第１プリチャージ電圧にプ
リチャージする第１プリチャージ手段と、各ビット線
を、該バイアス電圧発生手段が発生する第２バイアス電
圧に基づく第２プリチャージ電圧に予めプリチャージす
る第２プリチャージ手段とを備え、そのことにより上記
目的が達成される。
は、メモリセルのデータを読み出してセンスアンプでセ
ンスする多数のビット線を備えた半導体記憶装置におい
て、電圧の異なる第１バイアス電圧と第２バイアス電圧
とを発生させるバイアス電圧発生手段と、少なくとも選
択されたビット線を、該バイアス電圧発生手段が発生す
る第１バイアス電圧に基づく第１プリチャージ電圧にプ
リチャージする第１プリチャージ手段と、各ビット線
を、該バイアス電圧発生手段が発生する第２バイアス電
圧に基づく第２プリチャージ電圧に予めプリチャージす
る第２プリチャージ手段とを備え、そのことにより上記
目的が達成される。
【００１７】また、好ましくは、本発明の半導体記憶装
置におけるバイアス電圧発生手段が、電源接地間にゲー
ト−ドレイン間を短絡したＭＯＳ・ＦＥＴを複数個直列
に接続し、各素子間の異なる端子からそれぞれ第１バイ
アス電圧と第２バイアス電圧を出力するものである。
置におけるバイアス電圧発生手段が、電源接地間にゲー
ト−ドレイン間を短絡したＭＯＳ・ＦＥＴを複数個直列
に接続し、各素子間の異なる端子からそれぞれ第１バイ
アス電圧と第２バイアス電圧を出力するものである。
【００１８】さらに、好ましくは、本発明の半導体記憶
装置におけるバイアス電圧発生手段が、電源接地間にゲ
ート−ドレイン間を短絡したＭＯＳ・ＦＥＴとｐｎ接合
ダイオードを複数個直列に接続し、各素子間の異なる端
子からそれぞれ第１バイアス電圧と第２バイアス電圧を
出力するものである。
装置におけるバイアス電圧発生手段が、電源接地間にゲ
ート−ドレイン間を短絡したＭＯＳ・ＦＥＴとｐｎ接合
ダイオードを複数個直列に接続し、各素子間の異なる端
子からそれぞれ第１バイアス電圧と第２バイアス電圧を
出力するものである。
【００１９】さらに、好ましくは、メモリセルトランジ
スタのデータを読み出してセンスアンプでセンスする多
数のビット線を備えると共に、該ビット線にメモリセル
トランジスタを介して接続され、かつ、外部アドレスに
応じて選択的に接地電位となると仮想接地線を備えた半
導体記憶装置において、前記第１プリチャージ手段が、
少なくとも選択されたビット線と共に、非選択の仮想接
地線を前記バイアス電圧発生手段が発生する第１バイア
ス電圧に基づく第１プリチャージ電圧にプリチャージす
るものであり、前記第２プリチャージ手段が、各ビット
線と共に、各仮想接地線を該バイアス電圧発生手段が発
生する第２バイアス電圧に基づく第２プリチャージ電圧
に予めプリチャージするものである。
スタのデータを読み出してセンスアンプでセンスする多
数のビット線を備えると共に、該ビット線にメモリセル
トランジスタを介して接続され、かつ、外部アドレスに
応じて選択的に接地電位となると仮想接地線を備えた半
導体記憶装置において、前記第１プリチャージ手段が、
少なくとも選択されたビット線と共に、非選択の仮想接
地線を前記バイアス電圧発生手段が発生する第１バイア
ス電圧に基づく第１プリチャージ電圧にプリチャージす
るものであり、前記第２プリチャージ手段が、各ビット
線と共に、各仮想接地線を該バイアス電圧発生手段が発
生する第２バイアス電圧に基づく第２プリチャージ電圧
に予めプリチャージするものである。
【００２０】以下、その作用について説明する。
【００２１】上記構成により、ビット線をプリチャージ
する第１プリチャージ電圧と第２プリチャージ電圧は、
同じバイアス電圧発生手段によって発生させた第１バイ
アス電圧と第２バイアス電圧とに基づいた電圧となる。
ここで、半導体製造プロセスにおいてトランジスタの特
性などにバラツキが生じると、第１バイアス電圧と第２
バイアス電圧もこれに応じて変動するが、この変動は同
じバイアス電圧発生手段内で傾向の共通したものとな
る。したがって、これら第１バイアス電圧と第２バイア
ス電圧は、トランジスタの特性などにバラツキが生じて
も、双方の電圧値が同様の傾向で推移するので、電位差
自体はあまり大きく変動することがない。このため、本
発明の半導体記憶装置によれば、第１バイアス電圧と第
２バイアス電圧との間の電位差の変動が比較的少なくな
るので、第１プリチャージ電圧と第２プリチャージ電圧
との間の電位差をある程度の大きさに確保して、ビット
線の電圧振幅を十分な大きさにすることができる。しか
も、第１プリチャージ電圧と第２プリチャージ電圧との
間の電位差が大きくなりすぎて、第２プリチャージ電圧
のビット線を第１プリチャージ電圧までプリチャージす
るために長時間を要するようになるという恐れもなくな
る。
する第１プリチャージ電圧と第２プリチャージ電圧は、
同じバイアス電圧発生手段によって発生させた第１バイ
アス電圧と第２バイアス電圧とに基づいた電圧となる。
ここで、半導体製造プロセスにおいてトランジスタの特
性などにバラツキが生じると、第１バイアス電圧と第２
バイアス電圧もこれに応じて変動するが、この変動は同
じバイアス電圧発生手段内で傾向の共通したものとな
る。したがって、これら第１バイアス電圧と第２バイア
ス電圧は、トランジスタの特性などにバラツキが生じて
も、双方の電圧値が同様の傾向で推移するので、電位差
自体はあまり大きく変動することがない。このため、本
発明の半導体記憶装置によれば、第１バイアス電圧と第
２バイアス電圧との間の電位差の変動が比較的少なくな
るので、第１プリチャージ電圧と第２プリチャージ電圧
との間の電位差をある程度の大きさに確保して、ビット
線の電圧振幅を十分な大きさにすることができる。しか
も、第１プリチャージ電圧と第２プリチャージ電圧との
間の電位差が大きくなりすぎて、第２プリチャージ電圧
のビット線を第１プリチャージ電圧までプリチャージす
るために長時間を要するようになるという恐れもなくな
る。
【００２２】また、上記構成により、各ＭＯＳ・ＦＥＴ
のしきい値電圧はほぼ同じ傾向のバラツキが生じるの
で、これらの素子間の異なる端子から出力する第１バイ
アス電圧と第２バイアス電圧の電位差をあまり大きく変
動させないようにすることが可能となる。
のしきい値電圧はほぼ同じ傾向のバラツキが生じるの
で、これらの素子間の異なる端子から出力する第１バイ
アス電圧と第２バイアス電圧の電位差をあまり大きく変
動させないようにすることが可能となる。
【００２３】さらに、上記構成により、各ｐｎ接合ダイ
オードの順方向電圧もほぼ同じ傾向のバラツキが生じる
ので、これらの素子間の異なる端子から出力する第１バ
イアス電圧と第２バイアス電圧の電位差をあまり大きく
変動させないようにすることが可能となる。
オードの順方向電圧もほぼ同じ傾向のバラツキが生じる
ので、これらの素子間の異なる端子から出力する第１バ
イアス電圧と第２バイアス電圧の電位差をあまり大きく
変動させないようにすることが可能となる。
【００２４】さらに、上記構成により、仮想接地線につ
いてもビット線と同様に予め第２プリチャージ電圧にプ
リチャージするので、この仮想接地線を第１プリチャー
ジ電圧にプリチャージする際の瞬時電流を抑制すること
が可能となる。
いてもビット線と同様に予め第２プリチャージ電圧にプ
リチャージするので、この仮想接地線を第１プリチャー
ジ電圧にプリチャージする際の瞬時電流を抑制すること
が可能となる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２６】図１〜図３は本発明の第１実施形態を示す
ものであって、図１はマスクＲＯＭの構成を示す回路
図、図２はビット線の充放電電流の特性を示す図、図３
はバイアス電圧発生回路の他の構成例を示す回路図であ
る。なお、図５に示した従来例と同様の機能を有する構
成部材には同じ番号を付記する。
ものであって、図１はマスクＲＯＭの構成を示す回路
図、図２はビット線の充放電電流の特性を示す図、図３
はバイアス電圧発生回路の他の構成例を示す回路図であ
る。なお、図５に示した従来例と同様の機能を有する構
成部材には同じ番号を付記する。
【００２７】本実施形態でも、従来例と同様にマスクＲ
ＯＭについて説明するが、ＥＥＰＲＯＭ[Electrically
Erasable Programmable ROM]などの他の半導体記憶装
置にも同様に実施することは可能である。このマスクＲ
ＯＭには、図１に示すように、列方向の多数のビット線
ＢＩＴと行方向の多数のワード線ＷＬとが交差して設け
られている。各ビット線ＢＩＴは、長い距離の敷線によ
り集中定数の容量ＣBで代表される分布容量が存在する
ので、このビット線ＢＩＴの電位を上昇させるには容量
ＣBへの充電を行う必要がある。ワード線ＷＬは、図示
しないロウデコーダのデコード出力にそれぞれ接続され
ている。そして、ＭＯＳ・ＦＥＴからなるメモリセルＭ
Ｑは、これらビット線ＢＩＴとワード線ＷＬの各交差部
に形成され、ドレインを交差するビット線ＢＩＴに接続
すると共にソースを接地し、ゲートを交差するワード線
ＷＬに接続している。また、このメモリセルＭＱは、半
導体製造プロセスの最終段階で、“１”のデータを記憶
する場合にはしきい値電圧が高電圧に設定され、“０”
のデータを記憶する場合にはしきい値電圧が低電圧に設
定される。ただし、図１では、煩雑を避けるために、２
本のビット線ＢＩＴi，ＢＩＴi+1と２本のワード線ＷＬ
0，ＷＬjと２個のメモリセルＭＱi0，ＭＱijのみを示し
他は省略している。
ＯＭについて説明するが、ＥＥＰＲＯＭ[Electrically
Erasable Programmable ROM]などの他の半導体記憶装
置にも同様に実施することは可能である。このマスクＲ
ＯＭには、図１に示すように、列方向の多数のビット線
ＢＩＴと行方向の多数のワード線ＷＬとが交差して設け
られている。各ビット線ＢＩＴは、長い距離の敷線によ
り集中定数の容量ＣBで代表される分布容量が存在する
ので、このビット線ＢＩＴの電位を上昇させるには容量
ＣBへの充電を行う必要がある。ワード線ＷＬは、図示
しないロウデコーダのデコード出力にそれぞれ接続され
ている。そして、ＭＯＳ・ＦＥＴからなるメモリセルＭ
Ｑは、これらビット線ＢＩＴとワード線ＷＬの各交差部
に形成され、ドレインを交差するビット線ＢＩＴに接続
すると共にソースを接地し、ゲートを交差するワード線
ＷＬに接続している。また、このメモリセルＭＱは、半
導体製造プロセスの最終段階で、“１”のデータを記憶
する場合にはしきい値電圧が高電圧に設定され、“０”
のデータを記憶する場合にはしきい値電圧が低電圧に設
定される。ただし、図１では、煩雑を避けるために、２
本のビット線ＢＩＴi，ＢＩＴi+1と２本のワード線ＷＬ
0，ＷＬjと２個のメモリセルＭＱi0，ＭＱijのみを示し
他は省略している。
【００２８】ビット線ＢＩＴの一方の端は、それぞれカ
ラムトランジスタＣＱを介して共通のデータ線ＤＬに接
続されている。各カラムトランジスタＣＱのゲートは、
図示しないカラムデコーダのデコード出力にそれぞれ接
続され、列選択信号ＣＳｅｌが入力されるようになって
いる。データ線ＤＬは、センスアンプ１の非反転入力に
接続されている。センスアンプ１は、このデータ線ＤＬ
の電位と反転入力に入力される対照電圧Ｖrefとの差を
増幅することにより、メモリセルＭＱから読み出したデ
ータをセンスする差動増幅器である。
ラムトランジスタＣＱを介して共通のデータ線ＤＬに接
続されている。各カラムトランジスタＣＱのゲートは、
図示しないカラムデコーダのデコード出力にそれぞれ接
続され、列選択信号ＣＳｅｌが入力されるようになって
いる。データ線ＤＬは、センスアンプ１の非反転入力に
接続されている。センスアンプ１は、このデータ線ＤＬ
の電位と反転入力に入力される対照電圧Ｖrefとの差を
増幅することにより、メモリセルＭＱから読み出したデ
ータをセンスする差動増幅器である。
【００２９】上記データ線ＤＬは、トランジスタＱ1，
Ｑ2を介して電源ＶDDに接続されると共に、負荷トラン
ジスタＱ3を介しても電源ＶDDに接続されている。トラ
ンジスタＱ2，Ｑ3は、ゲートに後に説明するバイアス電
圧発生回路２から供給される第１バイアス電圧Ｖbs1が
入力され、ソース側のデータ線ＤＬをこの第１バイアス
電圧Ｖbs1よりもしきい値電圧分だけ低い第１プリチャ
ージ電圧Ｖpc1まで充電できるようになっている。ただ
し、負荷トランジスタＱ3は、メモリセルＭＱとの関係
で適度な電流駆動能力を有するようにトランジスタサイ
ズが調整されている。また、トランジスタＱ2は、この
負荷トランジスタＱ3に比べてトランジスタサイズが大
きく電流駆動能力も十分に高くなっている。トランジス
タＱ1は、ゲートに論理レベルのプリチャージ信号φPが
入力されていて、このプリチャージ信号φPのアクティ
ブ／非アクティブに応じてＯＮ／ＯＦＦする。
Ｑ2を介して電源ＶDDに接続されると共に、負荷トラン
ジスタＱ3を介しても電源ＶDDに接続されている。トラ
ンジスタＱ2，Ｑ3は、ゲートに後に説明するバイアス電
圧発生回路２から供給される第１バイアス電圧Ｖbs1が
入力され、ソース側のデータ線ＤＬをこの第１バイアス
電圧Ｖbs1よりもしきい値電圧分だけ低い第１プリチャ
ージ電圧Ｖpc1まで充電できるようになっている。ただ
し、負荷トランジスタＱ3は、メモリセルＭＱとの関係
で適度な電流駆動能力を有するようにトランジスタサイ
ズが調整されている。また、トランジスタＱ2は、この
負荷トランジスタＱ3に比べてトランジスタサイズが大
きく電流駆動能力も十分に高くなっている。トランジス
タＱ1は、ゲートに論理レベルのプリチャージ信号φPが
入力されていて、このプリチャージ信号φPのアクティ
ブ／非アクティブに応じてＯＮ／ＯＦＦする。
【００３０】ビット線ＢＩＴの他方の端は、それぞれト
ランジスタＰＱを介して電源ＶDDに接続されている。各
トランジスタＰＱは、ゲートに上記バイアス電圧発生回
路２から供給される第２バイアス電圧Ｖbs2がそれぞれ
入力され、ソース側に接続されたビット線ＢＩＴをこの
第２バイアス電圧Ｖbs2よりもしきい値電圧分だけ低い
第２プリチャージ電圧Ｖpc2まで充電できるようになっ
ている。
ランジスタＰＱを介して電源ＶDDに接続されている。各
トランジスタＰＱは、ゲートに上記バイアス電圧発生回
路２から供給される第２バイアス電圧Ｖbs2がそれぞれ
入力され、ソース側に接続されたビット線ＢＩＴをこの
第２バイアス電圧Ｖbs2よりもしきい値電圧分だけ低い
第２プリチャージ電圧Ｖpc2まで充電できるようになっ
ている。
【００３１】上記バイアス電圧発生回路２は、電源ＶDD
と接地間に１個のＰチャンネルＭＯＳ・ＦＥＴからなる
トランジスタＢＱ1と、多数のＮチャンネルＭＯＳ・Ｆ
ＥＴからなるトランジスタＢＱ2〜ＢＱnとを直列に接続
した回路である。これらのトランジスタＢＱ1〜ＢＱn
は、いずれもゲート−ドレイン間が短絡されている。そ
して、トランジスタＢＱ1，ＢＱ2の共通のドレインから
上記第１バイアス電圧Ｖbs1が出力され、トランジスタ
ＢＱnのドレインから上記第２バイアス電圧Ｖｂｓ２が
出力されるようになっている。このバイアス電圧発生回
路２は、第１バイアス電圧Ｖｂｓ１が第２バイアス電圧
Ｖbs2よりも、ｎ−２個のトランジスタＢＱ2〜ＢＱn-1
のしきい値電圧の総和分以上の高電圧となるので、半導
体製造プロセスにおけるバラツキが生じたとしても、こ
れらの間にある程度以上の電位差を確実に確保すること
ができる。また、第１バイアス電圧Ｖbs1と第２バイア
ス電圧Ｖbs2の電圧値は、トランジスタＢＱ1〜ＢＱnの
しきい値電圧の比に応じて定まるが、半導体製造プロセ
スにおけるバラツキが生じた場合には、これらのトラン
ジスタＢＱ1〜ＢＱnのしきい値電圧が同じ傾向で変動す
るので、第１バイアス電圧Ｖbs1と第２バイアス電圧Ｖb
s2との間の電位差はあまり大きく変動することがない。
なお、このバイアス電圧発生回路２は、ビット線ＢＩＴ
の一方端側や他方端側などの任意の位置に配置すること
ができる。
と接地間に１個のＰチャンネルＭＯＳ・ＦＥＴからなる
トランジスタＢＱ1と、多数のＮチャンネルＭＯＳ・Ｆ
ＥＴからなるトランジスタＢＱ2〜ＢＱnとを直列に接続
した回路である。これらのトランジスタＢＱ1〜ＢＱn
は、いずれもゲート−ドレイン間が短絡されている。そ
して、トランジスタＢＱ1，ＢＱ2の共通のドレインから
上記第１バイアス電圧Ｖbs1が出力され、トランジスタ
ＢＱnのドレインから上記第２バイアス電圧Ｖｂｓ２が
出力されるようになっている。このバイアス電圧発生回
路２は、第１バイアス電圧Ｖｂｓ１が第２バイアス電圧
Ｖbs2よりも、ｎ−２個のトランジスタＢＱ2〜ＢＱn-1
のしきい値電圧の総和分以上の高電圧となるので、半導
体製造プロセスにおけるバラツキが生じたとしても、こ
れらの間にある程度以上の電位差を確実に確保すること
ができる。また、第１バイアス電圧Ｖbs1と第２バイア
ス電圧Ｖbs2の電圧値は、トランジスタＢＱ1〜ＢＱnの
しきい値電圧の比に応じて定まるが、半導体製造プロセ
スにおけるバラツキが生じた場合には、これらのトラン
ジスタＢＱ1〜ＢＱnのしきい値電圧が同じ傾向で変動す
るので、第１バイアス電圧Ｖbs1と第２バイアス電圧Ｖb
s2との間の電位差はあまり大きく変動することがない。
なお、このバイアス電圧発生回路２は、ビット線ＢＩＴ
の一方端側や他方端側などの任意の位置に配置すること
ができる。
【００３２】上記構成のマスクＲＯＭの読み出し動作を
説明する。トランジスタＰＱのゲートにはバイアス電圧
発生回路２からの第２バイアス電圧Ｖbs2が入力される
ので、全てのビット線ＢＩＴは、図２に示すように、こ
の第２バイアス電圧Ｖbs2よりもトランジスタＰＱのし
きい値電圧分だけ低い第２プリチャージ電圧Ｖpc2に達
するまで充電電流が流れ込み、これによって常時プリチ
ャージされる。
説明する。トランジスタＰＱのゲートにはバイアス電圧
発生回路２からの第２バイアス電圧Ｖbs2が入力される
ので、全てのビット線ＢＩＴは、図２に示すように、こ
の第２バイアス電圧Ｖbs2よりもトランジスタＰＱのし
きい値電圧分だけ低い第２プリチャージ電圧Ｖpc2に達
するまで充電電流が流れ込み、これによって常時プリチ
ャージされる。
【００３３】次に、外部アドレスが確定して列選択信号
ＣＳｅｌiがアクティブになると、カラムトランジスタ
ＣＱiがＯＮになりビット線ＢＩＴiがデータ線ＤＬに接
続される。そして、この外部アドレスの確定により一定
期間だけプリチャージ信号φPがアクティブになると、
この間にトランジスタＱ1がＯＮになる。すると、トラ
ンジスタＱ2のゲートにバイアス電圧発生回路２からの
第１バイアス電圧Ｖbs1が入力されているので、図２に
示すように、選択されたビット線ＢＩＴiは、この第１
バイアス電圧Ｖbs1よりもトランジスタＱ2のしきい値電
圧分だけ低い第１プリチャージ電圧Ｖpc1に達するまで
充電電流が流れ込みプリチャージされる。
ＣＳｅｌiがアクティブになると、カラムトランジスタ
ＣＱiがＯＮになりビット線ＢＩＴiがデータ線ＤＬに接
続される。そして、この外部アドレスの確定により一定
期間だけプリチャージ信号φPがアクティブになると、
この間にトランジスタＱ1がＯＮになる。すると、トラ
ンジスタＱ2のゲートにバイアス電圧発生回路２からの
第１バイアス電圧Ｖbs1が入力されているので、図２に
示すように、選択されたビット線ＢＩＴiは、この第１
バイアス電圧Ｖbs1よりもトランジスタＱ2のしきい値電
圧分だけ低い第１プリチャージ電圧Ｖpc1に達するまで
充電電流が流れ込みプリチャージされる。
【００３４】また、外部アドレスが確定してワード線Ｗ
Ｌjがアクティブになると、メモリセルＭＱijが“０”
のデータを記憶していた場合にはゲート電圧がしきい値
電圧を超えてＯＮとなり、図２に示すように、ビット線
ＢＩＴiの電圧に応じた放電電流を流出させる。ただ
し、このメモリセルＭＱijの電流駆動能力は上記トラン
ジスタＱ2の電流駆動能力よりも十分に低いので、プリ
チャージ信号φPがアクティブな間はトランジスタＱ1，
Ｑ2を介して流れ込む充電電流によりビット線ＢＩＴiの
電位は第１プリチャージ電圧Ｖpc1に維持される。しか
し、プリチャージ信号φPが非アクティブに戻ると、ビ
ット線ＢＩＴiには電流駆動能力が低い負荷トランジス
タＱ3を介して充電電流が流れ込むので、メモリセルＭ
Ｑijによる放電電流の方が多くなり、このビット線ＢＩ
Ｔiの電位が徐々に低下する。そして、図２に示すよう
に、このビット線ＢＩＴiの電位は、負荷トランジスタ
Ｑ3による充電電流とメモリセルＭＱijによる放電電流
の特性が交差する電圧Ｖaでバランスすることになる。
Ｌjがアクティブになると、メモリセルＭＱijが“０”
のデータを記憶していた場合にはゲート電圧がしきい値
電圧を超えてＯＮとなり、図２に示すように、ビット線
ＢＩＴiの電圧に応じた放電電流を流出させる。ただ
し、このメモリセルＭＱijの電流駆動能力は上記トラン
ジスタＱ2の電流駆動能力よりも十分に低いので、プリ
チャージ信号φPがアクティブな間はトランジスタＱ1，
Ｑ2を介して流れ込む充電電流によりビット線ＢＩＴiの
電位は第１プリチャージ電圧Ｖpc1に維持される。しか
し、プリチャージ信号φPが非アクティブに戻ると、ビ
ット線ＢＩＴiには電流駆動能力が低い負荷トランジス
タＱ3を介して充電電流が流れ込むので、メモリセルＭ
Ｑijによる放電電流の方が多くなり、このビット線ＢＩ
Ｔiの電位が徐々に低下する。そして、図２に示すよう
に、このビット線ＢＩＴiの電位は、負荷トランジスタ
Ｑ3による充電電流とメモリセルＭＱijによる放電電流
の特性が交差する電圧Ｖaでバランスすることになる。
【００３５】これに対して、メモリセルＭＱijが“１”
のデータを記憶していた場合には、ワード線ＷＬjがア
クティブになっても、しきい値電圧が高いためにＯＦＦ
のままとなり、ビット線ＢＩＴiの電位は第１プリチャ
ージ電圧Ｖpc1に維持される。したがって、プリチャー
ジ信号φPが非アクティブに戻った後に適当な時間が経
過してから、ビット線ＢＩＴiの電位が第１プリチャー
ジ電圧Ｖpc1に維持されているか、または電圧Ｖaまで低
下したかをセンスアンプ１でセンスすることにより、メ
モリセルＭＱijに記憶していたデータを検出することが
できる。
のデータを記憶していた場合には、ワード線ＷＬjがア
クティブになっても、しきい値電圧が高いためにＯＦＦ
のままとなり、ビット線ＢＩＴiの電位は第１プリチャ
ージ電圧Ｖpc1に維持される。したがって、プリチャー
ジ信号φPが非アクティブに戻った後に適当な時間が経
過してから、ビット線ＢＩＴiの電位が第１プリチャー
ジ電圧Ｖpc1に維持されているか、または電圧Ｖaまで低
下したかをセンスアンプ１でセンスすることにより、メ
モリセルＭＱijに記憶していたデータを検出することが
できる。
【００３６】また、同じバイアス電圧発生回路２によっ
て相対的に発生される第１バイアス電圧Ｖbs1と第２バ
イアス電圧Ｖbs2は、半導体製造プロセスにおけるバラ
ツキが生じたとしても、これらの間の電位差が大きく変
動することがないので、これらに基づく第１プリチャー
ジ電圧Ｖpc1と第２プリチャージ電圧Ｖpc2との間の電位
差もある程度の範囲内でほぼ一定となる。したがって、
これら第１プリチャージ電圧Ｖpc1と第２プリチャージ
電圧Ｖpc2との間の電位差を確実に確保できるので、メ
モリセルＭＱの記憶データに応じたビット線ＢＩＴの電
圧振幅を大きくし、センスアンプ１の動作マージンを十
分に確保することができるようになる。
て相対的に発生される第１バイアス電圧Ｖbs1と第２バ
イアス電圧Ｖbs2は、半導体製造プロセスにおけるバラ
ツキが生じたとしても、これらの間の電位差が大きく変
動することがないので、これらに基づく第１プリチャー
ジ電圧Ｖpc1と第２プリチャージ電圧Ｖpc2との間の電位
差もある程度の範囲内でほぼ一定となる。したがって、
これら第１プリチャージ電圧Ｖpc1と第２プリチャージ
電圧Ｖpc2との間の電位差を確実に確保できるので、メ
モリセルＭＱの記憶データに応じたビット線ＢＩＴの電
圧振幅を大きくし、センスアンプ１の動作マージンを十
分に確保することができるようになる。
【００３７】しかも、これら第１プリチャージ電圧Ｖpc
1と第２プリチャージ電圧Ｖpc2との間の電位差が大きく
なりすぎて、第２プリチャージ電圧Ｖpc2にプリチャー
ジされたビット線ＢＩＴをさらに第１プリチャージ電圧
Ｖpc1までプリチャージするために長時間を要するよう
になり読み出し動作の高速化を妨げるようなこともなく
なる。
1と第２プリチャージ電圧Ｖpc2との間の電位差が大きく
なりすぎて、第２プリチャージ電圧Ｖpc2にプリチャー
ジされたビット線ＢＩＴをさらに第１プリチャージ電圧
Ｖpc1までプリチャージするために長時間を要するよう
になり読み出し動作の高速化を妨げるようなこともなく
なる。
【００３８】さらに、第１バイアス電圧Ｖbs1と第２バ
イアス電圧Ｖbs2を同じバイアス電圧発生回路２によっ
て発生させるので、電源ＶDDと接地間に流れる貫通電流
を少なくして消費電力を低減することもできる。
イアス電圧Ｖbs2を同じバイアス電圧発生回路２によっ
て発生させるので、電源ＶDDと接地間に流れる貫通電流
を少なくして消費電力を低減することもできる。
【００３９】なお、バイアス電圧発生回路２は、例えば
図３に示すように、電源ＶDDと接地間に、ゲート−ドレ
イン間を短絡した１個のＰチャンネルＭＯＳ・ＦＥＴか
らなるトランジスタＢＱ1と、多数のｐｎ接合ダイオー
ドＤ1〜Ｄmとを直列に接続した回路によって構成しても
よい。この場合、上記第１バイアス電圧Ｖbs1は、トラ
ンジスタＢＱ1のドレインとｐｎ接合ダイオードＤ1のア
ノードの接続端子から出力され、上記第２バイアス電圧
Ｖbs2は、ｐｎ接合ダイオードＤmのカソードから出力さ
れる。そして、この場合にも、第１バイアス電圧Ｖbs1
は、第２バイアス電圧Ｖbs2よりもｍ個のｐｎ接合ダイ
オードＤ1〜Ｄmの順方向電圧の総和分以上の高電圧とな
り、半導体製造プロセスにおけるバラツキが生じたとし
ても、これらの間の電位差があまり大きく変動すること
がなくなる。
図３に示すように、電源ＶDDと接地間に、ゲート−ドレ
イン間を短絡した１個のＰチャンネルＭＯＳ・ＦＥＴか
らなるトランジスタＢＱ1と、多数のｐｎ接合ダイオー
ドＤ1〜Ｄmとを直列に接続した回路によって構成しても
よい。この場合、上記第１バイアス電圧Ｖbs1は、トラ
ンジスタＢＱ1のドレインとｐｎ接合ダイオードＤ1のア
ノードの接続端子から出力され、上記第２バイアス電圧
Ｖbs2は、ｐｎ接合ダイオードＤmのカソードから出力さ
れる。そして、この場合にも、第１バイアス電圧Ｖbs1
は、第２バイアス電圧Ｖbs2よりもｍ個のｐｎ接合ダイ
オードＤ1〜Ｄmの順方向電圧の総和分以上の高電圧とな
り、半導体製造プロセスにおけるバラツキが生じたとし
ても、これらの間の電位差があまり大きく変動すること
がなくなる。
【００４０】図４は本発明の第２実施形態を示すもので
あって、マスクＲＯＭの構成を示す回路図である。な
お、図１に示した第１実施形態と同様の機能を有する構
成部材には同じ番号を付記して説明を省略する。
あって、マスクＲＯＭの構成を示す回路図である。な
お、図１に示した第１実施形態と同様の機能を有する構
成部材には同じ番号を付記して説明を省略する。
【００４１】本実施形態は、マスクＲＯＭで多く採用さ
れる仮想接地線ＶＧを用いた回路構成例を示す。このマ
スクＲＯＭでは、外部アドレスが確定して１本の列選択
信号ＣＳｅｌiがアクティブになると、複数のカラムト
ランジスタＣＱiがＯＮになり、複数のビット線ＢＩＴ
１，ＢＩＴ２…と複数の仮想接地線ＶＧ１，ＶＧ２，Ｖ
Ｇ３…が選択される。ビット線ＢＩＴ１，ＢＩＴ２…の
一方の端は、それぞれカラムトランジスタＣＱiを介し
てデータ線ＤＬ１，ＤＬ２…に接続され、センスアンプ
１によって読み出しデータをセンスされるようになって
いる。そして、これらのデータ線ＤＬ１，ＤＬ２…に
は、トランジスタＱ1，Ｑ2と負荷トランジスタＱ3を介
して電源ＶDDが接続されるので、第１実施形態の場合と
同様に、ビット線ＢＩＴ１，ＢＩＴ２…を第１プリチャ
ージ電圧Ｖpc1までプリチャージすることができる。ま
た、複数のビット線ＢＩＴ１，ＢＩＴ２…と複数の仮想
接地線ＶＧ１，ＶＧ２，ＶＧ３…の他方の端は、それぞ
れトランジスタＰＱを介して電源ＶDDに接続され、第１
実施形態の場合と同様に、常時第２プリチャージ電圧Ｖ
pc2までプリチャージされるようになっている。
れる仮想接地線ＶＧを用いた回路構成例を示す。このマ
スクＲＯＭでは、外部アドレスが確定して１本の列選択
信号ＣＳｅｌiがアクティブになると、複数のカラムト
ランジスタＣＱiがＯＮになり、複数のビット線ＢＩＴ
１，ＢＩＴ２…と複数の仮想接地線ＶＧ１，ＶＧ２，Ｖ
Ｇ３…が選択される。ビット線ＢＩＴ１，ＢＩＴ２…の
一方の端は、それぞれカラムトランジスタＣＱiを介し
てデータ線ＤＬ１，ＤＬ２…に接続され、センスアンプ
１によって読み出しデータをセンスされるようになって
いる。そして、これらのデータ線ＤＬ１，ＤＬ２…に
は、トランジスタＱ1，Ｑ2と負荷トランジスタＱ3を介
して電源ＶDDが接続されるので、第１実施形態の場合と
同様に、ビット線ＢＩＴ１，ＢＩＴ２…を第１プリチャ
ージ電圧Ｖpc1までプリチャージすることができる。ま
た、複数のビット線ＢＩＴ１，ＢＩＴ２…と複数の仮想
接地線ＶＧ１，ＶＧ２，ＶＧ３…の他方の端は、それぞ
れトランジスタＰＱを介して電源ＶDDに接続され、第１
実施形態の場合と同様に、常時第２プリチャージ電圧Ｖ
pc2までプリチャージされるようになっている。
【００４２】上記仮想接地線ＶＧ１，ＶＧ２，ＶＧ３…
は、それぞれカラムトランジスタＣＱiを介して対応す
る接地回路３…に接続されている。各接地回路３は、そ
れぞれ電源ＶDDと接地間に、ＮチャンネルＭＯＳ・ＦＥ
Ｔからなる３個のトランジスタＧＱ1，ＧＱ2，ＧＱ3を
直列に接続した回路であり、仮想接地線ＶＧ１，ＶＧ
２，ＶＧ３…は、それぞれの接地回路３におけるトラン
ジスタＧＱ2のソースとトランジスタＧＱ3のドレインと
の接続端子に接続されている。そして、各接地回路３の
トランジスタＧＱ1のゲートには、第１バイアス電圧Ｖb
s1が入力される。また、仮想接地線ＶＧ１が接続される
接地回路３のトランジスタＱ2，Ｑ3のゲートには選択信
号Ａバー，Ａが入力され、仮想接地線ＶＧ２が接続され
る接地回路３のトランジスタＱ2，Ｑ3のゲートには選択
信号Ｂバー，Ｂが入力され、仮想接地線ＶＧ３が接続さ
れる接地回路３のトランジスタＱ2，Ｑ3のゲートには選
択信号Ｃバー，Ｃが入力される。これらの選択信号Ａ〜
Ｃ…は、外部アドレスの一部のビットをデコードした信
号である。
は、それぞれカラムトランジスタＣＱiを介して対応す
る接地回路３…に接続されている。各接地回路３は、そ
れぞれ電源ＶDDと接地間に、ＮチャンネルＭＯＳ・ＦＥ
Ｔからなる３個のトランジスタＧＱ1，ＧＱ2，ＧＱ3を
直列に接続した回路であり、仮想接地線ＶＧ１，ＶＧ
２，ＶＧ３…は、それぞれの接地回路３におけるトラン
ジスタＧＱ2のソースとトランジスタＧＱ3のドレインと
の接続端子に接続されている。そして、各接地回路３の
トランジスタＧＱ1のゲートには、第１バイアス電圧Ｖb
s1が入力される。また、仮想接地線ＶＧ１が接続される
接地回路３のトランジスタＱ2，Ｑ3のゲートには選択信
号Ａバー，Ａが入力され、仮想接地線ＶＧ２が接続され
る接地回路３のトランジスタＱ2，Ｑ3のゲートには選択
信号Ｂバー，Ｂが入力され、仮想接地線ＶＧ３が接続さ
れる接地回路３のトランジスタＱ2，Ｑ3のゲートには選
択信号Ｃバー，Ｃが入力される。これらの選択信号Ａ〜
Ｃ…は、外部アドレスの一部のビットをデコードした信
号である。
【００４３】なお、上記トランジスタＱ2および負荷ト
ランジスタＱ3とトランジスタＰＱのゲートには、図４
では省略しているが、第１実施形態で示したものと同様
の構成のバイアス電圧発生回路２によって発生される第
１バイアス電圧Ｖbs1と第２バイアス電圧Ｖbs2が入力さ
れるようになっている。また、各接地回路３のトランジ
スタＧＱ1のゲートに入力される第１バイアス電圧Ｖbs1
も、このバイアス電圧発生回路２によって発生させたも
のである。
ランジスタＱ3とトランジスタＰＱのゲートには、図４
では省略しているが、第１実施形態で示したものと同様
の構成のバイアス電圧発生回路２によって発生される第
１バイアス電圧Ｖbs1と第２バイアス電圧Ｖbs2が入力さ
れるようになっている。また、各接地回路３のトランジ
スタＧＱ1のゲートに入力される第１バイアス電圧Ｖbs1
も、このバイアス電圧発生回路２によって発生させたも
のである。
【００４４】上記マスクＲＯＭでメモリセルＭＱ1ij，
ＭＱ2ijを選択する場合、ワード線ＷＬiと列選択信号Ｃ
Ｓｅｌiをアクティブにして、ビット線ＢＩＴ１，ＢＩ
Ｔ２…をデータ線ＤＬ１，ＤＬ２…に接続すると共に仮
想接地線ＶＧ１，ＶＧ２，ＶＧ３…をそれぞれ接地回路
３に接続する。また、選択信号Ｂをアクティブ（Ｈレベ
ル）にして仮想接地線ＶＧ２を接地回路３のトランジス
タＧＱ3を介して接地することにより、メモリセルＭＱ1
ij，ＭＱ2ijの記憶データに応じて放電電流を流出さ
せ、第１実施形態の場合と同様にこの記憶データを検出
する。これに対して、選択信号Ａ，Ｃ…は、非アクティ
ブ（Ｌレベル）にして、仮想接地線ＶＧ１，ＧＶ３…を
それぞれ接地回路３のトランジスタＧＱ1，ＧＱ2を介し
て第１プリチャージ電圧Ｖpc1まで充電するので、他の
メモリセルＭＱijは、ソース−ドレイン間が同電位とな
り読み出しが行われない。
ＭＱ2ijを選択する場合、ワード線ＷＬiと列選択信号Ｃ
Ｓｅｌiをアクティブにして、ビット線ＢＩＴ１，ＢＩ
Ｔ２…をデータ線ＤＬ１，ＤＬ２…に接続すると共に仮
想接地線ＶＧ１，ＶＧ２，ＶＧ３…をそれぞれ接地回路
３に接続する。また、選択信号Ｂをアクティブ（Ｈレベ
ル）にして仮想接地線ＶＧ２を接地回路３のトランジス
タＧＱ3を介して接地することにより、メモリセルＭＱ1
ij，ＭＱ2ijの記憶データに応じて放電電流を流出さ
せ、第１実施形態の場合と同様にこの記憶データを検出
する。これに対して、選択信号Ａ，Ｃ…は、非アクティ
ブ（Ｌレベル）にして、仮想接地線ＶＧ１，ＧＶ３…を
それぞれ接地回路３のトランジスタＧＱ1，ＧＱ2を介し
て第１プリチャージ電圧Ｖpc1まで充電するので、他の
メモリセルＭＱijは、ソース−ドレイン間が同電位とな
り読み出しが行われない。
【００４５】したがって、本実施形態のマスクＲＯＭ
は、第１実施形態の場合と同様に、ビット線ＢＩＴ１，
ＢＩＴ２のプリチャージ時間を長くすることなくセンス
アンプ１の動作マージンを確保できるので、高速で安定
した読み出しを行うことができるようになる。しかも、
仮想接地線ＶＧ１，ＧＶ２，ＧＶ３…を予め第２プリチ
ャージ電圧Ｖpc2にプリチャージしておくことができる
ので、非選択の仮想接地線ＶＧ１，ＧＶ３…を第１プリ
チャージ電圧Ｖpc1にプリチャージする際の充電電流を
減少させ、ビット線ＢＩＴ１，ＢＩＴ２とこれら仮想接
地線ＶＧ１，ＧＶ３…を同時にプリチャージする際に生
じる瞬時電流を最小限に抑制することができる。
は、第１実施形態の場合と同様に、ビット線ＢＩＴ１，
ＢＩＴ２のプリチャージ時間を長くすることなくセンス
アンプ１の動作マージンを確保できるので、高速で安定
した読み出しを行うことができるようになる。しかも、
仮想接地線ＶＧ１，ＧＶ２，ＧＶ３…を予め第２プリチ
ャージ電圧Ｖpc2にプリチャージしておくことができる
ので、非選択の仮想接地線ＶＧ１，ＧＶ３…を第１プリ
チャージ電圧Ｖpc1にプリチャージする際の充電電流を
減少させ、ビット線ＢＩＴ１，ＢＩＴ２とこれら仮想接
地線ＶＧ１，ＧＶ３…を同時にプリチャージする際に生
じる瞬時電流を最小限に抑制することができる。
【００４６】
【発明の効果】以上のように本発明の半導体記憶装置に
よれば、第１プリチャージ電圧と第２プリチャージ電圧
との間の電位差をある程度の大きさに確保してビット線
の電圧振幅を確実な大きさにするため、センスアンプが
十分な動作マージンで読み出しデータをセンスすること
ができる。また、この第１プリチャージ電圧と第２プリ
チャージ電圧との間の電位差が大きくなりすぎるような
こともなくなるため、第２プリチャージ電圧のビット線
を第１プリチャージ電圧までプリチャージするために長
時間を要し読み出し動作の高速化を妨げるような恐れも
ない。
よれば、第１プリチャージ電圧と第２プリチャージ電圧
との間の電位差をある程度の大きさに確保してビット線
の電圧振幅を確実な大きさにするため、センスアンプが
十分な動作マージンで読み出しデータをセンスすること
ができる。また、この第１プリチャージ電圧と第２プリ
チャージ電圧との間の電位差が大きくなりすぎるような
こともなくなるため、第２プリチャージ電圧のビット線
を第１プリチャージ電圧までプリチャージするために長
時間を要し読み出し動作の高速化を妨げるような恐れも
ない。
【図１】本発明の第１実施形態を示すものであって、マ
スクＲＯＭの構成を示す回路図である。
スクＲＯＭの構成を示す回路図である。
【図２】本発明の第１実施形態を示すものであって、ビ
ット線の充放電電流の特性を示す図である。
ット線の充放電電流の特性を示す図である。
【図３】本発明の第１実施形態を示すものであって、バ
イアス電圧発生回路の他の構成例を示す回路図である。
イアス電圧発生回路の他の構成例を示す回路図である。
【図４】本発明の第２実施形態を示すものであって、マ
スクＲＯＭの構成を示す回路図である。
スクＲＯＭの構成を示す回路図である。
【図５】従来例を示すものであって、マスクＲＯＭの構
成を示す回路図である。
成を示す回路図である。
【図６】従来例を示すものであって、マスクＲＯＭの動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図７】従来例を示すものであって、ビット線の充放電
電流の特性を示す図である。
電流の特性を示す図である。
１ センスアンプ ２ バイアス電圧発生回路 ＢＩＴ ビット線 ＭＱ メモリセル Ｑ1 トランジスタ Ｑ2 トランジスタ Ｑ3 トランジスタ ＰＱ トランジスタ Ｖbs1 第１バイアス電圧 Ｖbs2 第２バイアス電圧 Ｖpc1 第１プリチャージ電圧 Ｖpc2 第２プリチャージ電圧
Claims (4)
- 【請求項１】 メモリセルのデータを読み出してセンス
アンプでセンスする多数のビット線を備えた半導体記憶
装置において、 電圧の異なる第１バイアス電圧と第２バイアス電圧とを
発生させるバイアス電圧発生手段と、 少なくとも選択されたビット線を、該バイアス電圧発生
手段が発生する第１バイアス電圧に基づく第１プリチャ
ージ電圧にプリチャージする第１プリチャージ手段と、 各ビット線を、該バイアス電圧発生手段が発生する第２
バイアス電圧に基づく第２プリチャージ電圧に予めプリ
チャージする第２プリチャージ手段とを備えた半導体記
憶装置。 - 【請求項２】 前記バイアス電圧発生手段が、電源接地
間にゲート−ドレイン間を短絡したＭＯＳ・ＦＥＴを複
数個直列に接続し、各素子間の異なる端子からそれぞれ
第１バイアス電圧と第２バイアス電圧を出力するもので
ある請求項１に記載の半導体記憶装置。 - 【請求項３】 前記バイアス電圧発生手段が、電源接地
間にゲート−ドレイン間を短絡したＭＯＳ・ＦＥＴとｐ
ｎ接合ダイオードを複数個直列に接続し、各素子間の異
なる端子からそれぞれ第１バイアス電圧と第２バイアス
電圧を出力するものである請求項１に記載の半導体記憶
装置。 - 【請求項４】 メモリセルトランジスタのデータを読み
出してセンスアンプでセンスする多数のビット線を備え
ると共に、該ビット線にメモリセルトランジスタを介し
て接続され、かつ、外部アドレスに応じて選択的に接地
電位となると仮想接地線を備えた半導体記憶装置におい
て、 前記第１プリチャージ手段が、少なくとも選択されたビ
ット線と共に、非選択の仮想接地線を前記バイアス電圧
発生手段が発生する第１バイアス電圧に基づく第１プリ
チャージ電圧にプリチャージするものであり、 前記第２プリチャージ手段が、各ビット線と共に、各仮
想接地線を該バイアス電圧発生手段が発生する第２バイ
アス電圧に基づく第２プリチャージ電圧に予めプリチャ
ージするものである請求項１〜３のいずれかに記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30961595A JP3537010B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体記憶装置 |
| TW085110474A TW317658B (ja) | 1995-11-28 | 1996-08-28 | |
| KR1019960057880A KR100245244B1 (ko) | 1995-11-28 | 1996-11-27 | 반도체 기억장치 |
| US08/757,928 US5790466A (en) | 1995-11-28 | 1996-11-27 | Multiple precharging semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30961595A JP3537010B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09147580A true JPH09147580A (ja) | 1997-06-06 |
| JP3537010B2 JP3537010B2 (ja) | 2004-06-14 |
Family
ID=17995169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30961595A Expired - Fee Related JP3537010B2 (ja) | 1995-11-28 | 1995-11-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5790466A (ja) |
| JP (1) | JP3537010B2 (ja) |
| KR (1) | KR100245244B1 (ja) |
| TW (1) | TW317658B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030055998A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를구비하는 반도체 메모리장치 |
| KR100457345B1 (ko) * | 1997-11-25 | 2005-04-06 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 |
| JP2007149296A (ja) * | 2005-11-30 | 2007-06-14 | Oki Electric Ind Co Ltd | 不揮発性記憶装置およびその読出し方法 |
| US8050104B2 (en) | 2009-02-06 | 2011-11-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and system having reduced bit line bias time |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088340B2 (ja) * | 1997-06-18 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR100381968B1 (ko) * | 1998-12-30 | 2004-03-24 | 주식회사 하이닉스반도체 | 고속동작용디램 |
| US6347058B1 (en) | 2000-05-19 | 2002-02-12 | International Business Machines Corporation | Sense amplifier with overdrive and regulated bitline voltage |
| EP1434235A1 (en) * | 2002-12-24 | 2004-06-30 | STMicroelectronics S.r.l. | Semiconductor memory system including selection transistors |
| US7085149B2 (en) * | 2004-01-23 | 2006-08-01 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using transistor bias |
| US7009882B2 (en) * | 2004-03-03 | 2006-03-07 | Elite Semiconductor Memory Technology, Inc. | Bit switch voltage drop compensation during programming in nonvolatile memory |
| FR2874734A1 (fr) * | 2004-08-26 | 2006-03-03 | St Microelectronics Sa | Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit |
| US20060268602A1 (en) * | 2005-05-24 | 2006-11-30 | Northern Lights Semiconductor Corp. | Memory architecture for high density and fast speed |
| KR100599213B1 (ko) * | 2005-06-30 | 2006-07-12 | 삼성전자주식회사 | 입출력 라인 프리차지 회로, 이를 구비한 반도체 메모리장치, 및 입출력 라인 프리차지 방법 |
| US7705625B2 (en) * | 2005-07-08 | 2010-04-27 | Zmos Technology, Inc. | Source transistor configurations and control methods |
| US7382661B1 (en) | 2007-02-07 | 2008-06-03 | Elite Semiconductor Memory Technology Inc. | Semiconductor memory device having improved programming circuit and method of programming same |
| US7525849B2 (en) * | 2007-02-13 | 2009-04-28 | Elite Semiconductor Memory Technology, Inc. | Flash memory with sequential programming |
| US8476735B2 (en) | 2007-05-29 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Programmable semiconductor interposer for electronic package and method of forming |
| US7911784B2 (en) * | 2008-06-23 | 2011-03-22 | Bradley Jones | Mobile computer stand with integrated keyboard |
| JP6540006B2 (ja) * | 2014-12-11 | 2019-07-10 | 株式会社ソシオネクスト | ビット線プリチャージ回路、スタティックｒａｍ、電子デバイスおよびスタティックｒａｍのビット線プリチャージ方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0344752B1 (en) * | 1988-06-01 | 1993-03-10 | Nec Corporation | Semiconductor memory device with high speed sensing facility |
| JP2581766B2 (ja) * | 1988-06-30 | 1997-02-12 | 富士通株式会社 | 半導体記憶装置 |
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JP3160316B2 (ja) * | 1991-07-25 | 2001-04-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3110113B2 (ja) * | 1991-11-21 | 2000-11-20 | 株式会社東芝 | スタティック型メモリ |
-
1995
- 1995-11-28 JP JP30961595A patent/JP3537010B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-28 TW TW085110474A patent/TW317658B/zh not_active IP Right Cessation
- 1996-11-27 KR KR1019960057880A patent/KR100245244B1/ko not_active IP Right Cessation
- 1996-11-27 US US08/757,928 patent/US5790466A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| KR100457345B1 (ko) * | 1997-11-25 | 2005-04-06 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 |
| KR20030055998A (ko) * | 2001-12-27 | 2003-07-04 | 삼성전자주식회사 | 피크 전류를 감소시킬 수 있는 프리차지 회로 및 이를구비하는 반도체 메모리장치 |
| JP2007149296A (ja) * | 2005-11-30 | 2007-06-14 | Oki Electric Ind Co Ltd | 不揮発性記憶装置およびその読出し方法 |
| US8050104B2 (en) | 2009-02-06 | 2011-11-01 | Samsung Electronics Co., Ltd. | Non-volatile memory device and system having reduced bit line bias time |
Also Published As
| Publication number | Publication date |
|---|---|
| US5790466A (en) | 1998-08-04 |
| JP3537010B2 (ja) | 2004-06-14 |
| KR19980038934A (ko) | 1998-08-17 |
| KR100245244B1 (ko) | 2000-03-02 |
| TW317658B (ja) | 1997-10-11 |
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