JP3088340B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、Ｉ／Ｏマスク可能なブロックライト動作を
用するシンクロナスＤＲＡＭなどに代表される複数のビ
ット線と共通のデータ線を設け、このデータ線を電源レ
ベルにプリチャージ動作を有する半導体記憶装置に関す
る。
関し、特に、Ｉ／Ｏマスク可能なブロックライト動作を
用するシンクロナスＤＲＡＭなどに代表される複数のビ
ット線と共通のデータ線を設け、このデータ線を電源レ
ベルにプリチャージ動作を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】図３は、従来のこの種の半導体記憶装置
を示す回路図である。この装置は、制御信号φＳＰとφ
ＳＮとに接続されたＮチャネル型ＭＯＳＦＥＴ（以下Ｎ
ＭＯＳＴと称する）３，４と、Ｐチャネル型ＭＯＳＦＥ
Ｔ（以下ＰＭＯＳＴと称する）６，７により構成された
センスアンプ部ｃが、ビット線対ＢＬ１，ＢＬ１Ｂ（反
転値）に接続され、制御信号φ１をゲート入力とするＮ
ＭＯＳＴ１，２を介して共通のデータ線ＩＯＢＴ，ＩＯ
ＢＮ（反転値）に接続されている。また、ビット線対Ｂ
Ｌ１，ＢＬ１Ｂ（反転値）は、制御信号φＷＬをゲート
入力とするＮＭＯＳＴ５を介して容量１０が接続されて
いる。そして、共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反
転値）に対して並列に複数台（ｎ台）接続された構成と
なっている。更に、共通のデータ線ＩＯＢＴ，ＩＯＢＮ
（反転値）は、制御信号φＷ，φＤを入力とし、共通デ
ータ線ＩＯＢＴ，ＩＯＢＮ（反転値）に出力するクロッ
クドインバータ１１とクロックドバッファ１２とで構成
されたライトコントロール部ｂと、制御信号φＰをゲー
ト入力としたＰＭＯＳＴ８，９を介して電源に接続され
ているプリチャージ部ａを配置している。
を示す回路図である。この装置は、制御信号φＳＰとφ
ＳＮとに接続されたＮチャネル型ＭＯＳＦＥＴ（以下Ｎ
ＭＯＳＴと称する）３，４と、Ｐチャネル型ＭＯＳＦＥ
Ｔ（以下ＰＭＯＳＴと称する）６，７により構成された
センスアンプ部ｃが、ビット線対ＢＬ１，ＢＬ１Ｂ（反
転値）に接続され、制御信号φ１をゲート入力とするＮ
ＭＯＳＴ１，２を介して共通のデータ線ＩＯＢＴ，ＩＯ
ＢＮ（反転値）に接続されている。また、ビット線対Ｂ
Ｌ１，ＢＬ１Ｂ（反転値）は、制御信号φＷＬをゲート
入力とするＮＭＯＳＴ５を介して容量１０が接続されて
いる。そして、共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反
転値）に対して並列に複数台（ｎ台）接続された構成と
なっている。更に、共通のデータ線ＩＯＢＴ，ＩＯＢＮ
（反転値）は、制御信号φＷ，φＤを入力とし、共通デ
ータ線ＩＯＢＴ，ＩＯＢＮ（反転値）に出力するクロッ
クドインバータ１１とクロックドバッファ１２とで構成
されたライトコントロール部ｂと、制御信号φＰをゲー
ト入力としたＰＭＯＳＴ８，９を介して電源に接続され
ているプリチャージ部ａを配置している。
【０００３】図４は、従来例の動作波形を示す図であ
る。図４を用いて図３のブロックライト時のＩ／０マス
ク動作を説明する。
る。図４を用いて図３のブロックライト時のＩ／０マス
ク動作を説明する。
【０００４】まず、１／２電源プリチャージの方式の場
合、タイミングＴ１において制御信号φＳＰ，φＳＮ
と、ビット線対ＢＬ１，ＢＬ１Ｂ（反転値）と、複数の
ビット線対ＢＬｎ，ＢＬｎＢ（反転値）とは、予め、１
／２電源レベルにイコライズされている。また、制御信
号φＰ，φＷ，φＷＬ，φＤは、接地レベルに、共通の
データ線ＩＯＢＴ，ＩＯＢＮ（反転値）は、電源レベル
にブリチャージされている。
合、タイミングＴ１において制御信号φＳＰ，φＳＮ
と、ビット線対ＢＬ１，ＢＬ１Ｂ（反転値）と、複数の
ビット線対ＢＬｎ，ＢＬｎＢ（反転値）とは、予め、１
／２電源レベルにイコライズされている。また、制御信
号φＰ，φＷ，φＷＬ，φＤは、接地レベルに、共通の
データ線ＩＯＢＴ，ＩＯＢＮ（反転値）は、電源レベル
にブリチャージされている。
【０００５】タイミングＴ２において、制御信号φＷＬ
が活性化されると、セル部ｄからビット線ＢＬ１および
複数のビット線ＢＬｎに、容量１０と複数の容量１０ｎ
との電荷（以下メモリセルデータと称する）が、ＮＭＯ
ＳＴ５および複数のＮＭＯＳＴ５ｎを介して伝えられ
る。その後、制御信号φＳＰ，φＳＮの活性化に伴いセ
ンスアンプ部ｃによって増幅される。
が活性化されると、セル部ｄからビット線ＢＬ１および
複数のビット線ＢＬｎに、容量１０と複数の容量１０ｎ
との電荷（以下メモリセルデータと称する）が、ＮＭＯ
ＳＴ５および複数のＮＭＯＳＴ５ｎを介して伝えられ
る。その後、制御信号φＳＰ，φＳＮの活性化に伴いセ
ンスアンプ部ｃによって増幅される。
【０００６】タイミングＴ３において、ビット線ＢＬ１
は、センスアンプ部ｃのＮＭＯＳＴ３より接地レベル
へ、ビット線ＢＬ１Ｂ（反転値）は、センスアンプ部ｃ
のＰＭＯＳＴ７より電源レベルへ、複数のビット線ＢＬ
ｎは、センスアンプ部ｃの複数のＰＭＯＳＴ６ｎより電
源レベルへ、複数のビット線ＢＬｎＢ（反転値）は、セ
ンスアンプ部ｃのＮＭＯＳＴ４ｎより接地レベルヘそれ
ぞれ至らしめられる。
は、センスアンプ部ｃのＮＭＯＳＴ３より接地レベル
へ、ビット線ＢＬ１Ｂ（反転値）は、センスアンプ部ｃ
のＰＭＯＳＴ７より電源レベルへ、複数のビット線ＢＬ
ｎは、センスアンプ部ｃの複数のＰＭＯＳＴ６ｎより電
源レベルへ、複数のビット線ＢＬｎＢ（反転値）は、セ
ンスアンプ部ｃのＮＭＯＳＴ４ｎより接地レベルヘそれ
ぞれ至らしめられる。
【０００７】タイミングＴ４において、ブロックライト
では、制御信号φ１と複数のφｎとを一斉に活性化状態
にする為、共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転
値）に各ビット線のレベルが伝達され、メモリセルデー
タの競合が生じる。この時、Ｉ／０マスク動作は、制御
信号φＰ，φＷを接地レベルとし、プリチャージ部ａの
ＰＭＯＳＴ８とＰＭＯＳＴ９とによって、共通のデータ
線ＩＯＢＴ，ＩＯＢＮ（反転値）を電源レベルのブリチ
ャージ状態に保つ。そして、センスアンプ部ｃによるメ
モリセル部ｄへの電荷供給動作を行わない様にする。共
通のデータ線ＩＯＢＮ（反転値）は、センスアンプ部ｃ
の複数のＮＭＯＳＴ４ｎとプリチャージ部ａのＰＭＯＳ
Ｔ９との能力比によって、電源レベルから接地レベルへ
変動する。ビット線ＢＬ１Ｂ（反転値）は、プリチャー
ジ部ａのＰＭＯＳＴ９と、センスアンプ部ｃのＰＭＯＳ
Ｔ７と、複数のＮＭＯＳＴ４ｎとの能力比によって制御
信号φ１をゲート入力とするＮＭＯＳＴ２を介して、電
源レベルから接地レベルへ変動する。また、ビット線Ｂ
Ｌ１は、プリチャージ部ａのＰＭＯＳＴ８とセンスアン
プ部ｃのＮＭＯＳＴ３と複数のＰＭＯＳＴ６ｎとの能力
比によって、制御信号φ１をゲート入力とするＮＭＯＳ
Ｔ１を介して接地レベルから電源レベルーＮチャネル型
ＭＯＳＦＥＴのしきい値（以下ＶＴＮと称する）レベル
ヘ変動する。更に、複数のビット線ＢＬｎは、プリチャ
ージ部ａのＰＭＯＳＴ８と、センスアンプ部ｃのＮＭＯ
ＳＴ３と、複数のＰＭＯＳＴ６ｎとの能力比によって、
複数の制御信号φｎをゲート入力とする複数のＮＭＯＳ
Ｔ１ｎを介して電源レベルヘ至らしめられる。また、視
数のビット線ＢＬｎＢは、プリチャージ部ａのＰＭＯＳ
Ｔ９と、センスアンプ部ｃのＰＭＯＳＴ７と、複数のＮ
ＭＯＳＴ４ｎとの能力比によって、制御信号φｎをゲー
ト入力とする複数のＮＭＯＳＴ２ｎを介して接地レベか
ら電源レベルーＶＴＮに変動する。
では、制御信号φ１と複数のφｎとを一斉に活性化状態
にする為、共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転
値）に各ビット線のレベルが伝達され、メモリセルデー
タの競合が生じる。この時、Ｉ／０マスク動作は、制御
信号φＰ，φＷを接地レベルとし、プリチャージ部ａの
ＰＭＯＳＴ８とＰＭＯＳＴ９とによって、共通のデータ
線ＩＯＢＴ，ＩＯＢＮ（反転値）を電源レベルのブリチ
ャージ状態に保つ。そして、センスアンプ部ｃによるメ
モリセル部ｄへの電荷供給動作を行わない様にする。共
通のデータ線ＩＯＢＮ（反転値）は、センスアンプ部ｃ
の複数のＮＭＯＳＴ４ｎとプリチャージ部ａのＰＭＯＳ
Ｔ９との能力比によって、電源レベルから接地レベルへ
変動する。ビット線ＢＬ１Ｂ（反転値）は、プリチャー
ジ部ａのＰＭＯＳＴ９と、センスアンプ部ｃのＰＭＯＳ
Ｔ７と、複数のＮＭＯＳＴ４ｎとの能力比によって制御
信号φ１をゲート入力とするＮＭＯＳＴ２を介して、電
源レベルから接地レベルへ変動する。また、ビット線Ｂ
Ｌ１は、プリチャージ部ａのＰＭＯＳＴ８とセンスアン
プ部ｃのＮＭＯＳＴ３と複数のＰＭＯＳＴ６ｎとの能力
比によって、制御信号φ１をゲート入力とするＮＭＯＳ
Ｔ１を介して接地レベルから電源レベルーＮチャネル型
ＭＯＳＦＥＴのしきい値（以下ＶＴＮと称する）レベル
ヘ変動する。更に、複数のビット線ＢＬｎは、プリチャ
ージ部ａのＰＭＯＳＴ８と、センスアンプ部ｃのＮＭＯ
ＳＴ３と、複数のＰＭＯＳＴ６ｎとの能力比によって、
複数の制御信号φｎをゲート入力とする複数のＮＭＯＳ
Ｔ１ｎを介して電源レベルヘ至らしめられる。また、視
数のビット線ＢＬｎＢは、プリチャージ部ａのＰＭＯＳ
Ｔ９と、センスアンプ部ｃのＰＭＯＳＴ７と、複数のＮ
ＭＯＳＴ４ｎとの能力比によって、制御信号φｎをゲー
ト入力とする複数のＮＭＯＳＴ２ｎを介して接地レベか
ら電源レベルーＶＴＮに変動する。
【０００８】タイミングＴ５において、制御信号φ１と
複数の制御信号φｎとを、非活性状態にすると、共通の
データ線ＩＯＢＴ，ＩＯＢＮは、電源レベルのプリチャ
ージ状態になり、再びビット線対ＢＬ１は接地レベル
へ、ＢＬ１Ｂ（反転値）は電源レベルへ、複数のビット
線対ＢＬｎは電源レベルへ、複数のＢＬｎＢ（反転値）
は接地レベルヘ至らしめられる。
複数の制御信号φｎとを、非活性状態にすると、共通の
データ線ＩＯＢＴ，ＩＯＢＮは、電源レベルのプリチャ
ージ状態になり、再びビット線対ＢＬ１は接地レベル
へ、ＢＬ１Ｂ（反転値）は電源レベルへ、複数のビット
線対ＢＬｎは電源レベルへ、複数のＢＬｎＢ（反転値）
は接地レベルヘ至らしめられる。
【０００９】タイミングＴ６において、制御信号φＷＬ
を非活性状態にすることで、メモリセルヘのブロックラ
イトのＩ／０マスク動作が完了する。
を非活性状態にすることで、メモリセルヘのブロックラ
イトのＩ／０マスク動作が完了する。
【００１０】以上のように、ブロックライトのＩ／０マ
スクは、制御信号φＷＬに対しての複数のメモリセル
（容量１０〜１０ｎ）を複数の制御信号φ１〜φｎによ
って選択し、ライトバッファ部ｂからの書き込み動作を
行わず現在のメモリセルデータを補償する動作である。
スクは、制御信号φＷＬに対しての複数のメモリセル
（容量１０〜１０ｎ）を複数の制御信号φ１〜φｎによ
って選択し、ライトバッファ部ｂからの書き込み動作を
行わず現在のメモリセルデータを補償する動作である。
【００１１】
【発明が解決しようとする課題】以上、説明したよう
に、従来例においては、プリチャージ部ａがＰＭＯＳＴ
８，９のみの構成となっている。従って、ブロックライ
トのＩ／０マスク時において、共通のデータ線のプリチ
ャージレベルが電源レベルから接地レベルへ変動し、メ
モリセルのデータ破壊が生じるレベルまで下がる。これ
により、メモリセルデータ破壊が発生し、信頼性の高い
ブロックライト時のＩ／０マスク動作を行うことが出来
なくなるという問題を有する。
に、従来例においては、プリチャージ部ａがＰＭＯＳＴ
８，９のみの構成となっている。従って、ブロックライ
トのＩ／０マスク時において、共通のデータ線のプリチ
ャージレベルが電源レベルから接地レベルへ変動し、メ
モリセルのデータ破壊が生じるレベルまで下がる。これ
により、メモリセルデータ破壊が発生し、信頼性の高い
ブロックライト時のＩ／０マスク動作を行うことが出来
なくなるという問題を有する。
【００１２】このＩ／Ｏマスク動作を行うことができな
くなるのは、図４に示す様に、ビット線対ＢＬ１，ＢＬ
１Ｂ（反転値）と、複数のビット線対ＢＬｎ，ＢＬｎＢ
（反転値）とが、センスアンプ部ｃによって増幅された
レベルが異なった時である。その理由は、複数のビット
線ＢＬｎＢ（反転値）が接地レベルに活性化される為
に、センスアンプ部ｃの複数のＭＯＳＴ４ｎとＮＭＯＳ
Ｔ２ｎとを介して、共通のデータ線ＩＯＢＮ（反転値）
のプリチャージレベルを、電源レベルから接地レベルへ
変動させるからである。そして、共通のデータ線ＩＯＢ
Ｎ（反転値）がＮＭＯＳＴ２のＶＴＮ以下になると、ビ
ット線ＢＬ１Ｂ（反転値）は、電源レベルから接地レベ
ルへ変動し始め、ビット線ＢＬ１とのレベル差を保つこ
とができなくなり、メモリセルのデータを補償できなく
なる。
くなるのは、図４に示す様に、ビット線対ＢＬ１，ＢＬ
１Ｂ（反転値）と、複数のビット線対ＢＬｎ，ＢＬｎＢ
（反転値）とが、センスアンプ部ｃによって増幅された
レベルが異なった時である。その理由は、複数のビット
線ＢＬｎＢ（反転値）が接地レベルに活性化される為
に、センスアンプ部ｃの複数のＭＯＳＴ４ｎとＮＭＯＳ
Ｔ２ｎとを介して、共通のデータ線ＩＯＢＮ（反転値）
のプリチャージレベルを、電源レベルから接地レベルへ
変動させるからである。そして、共通のデータ線ＩＯＢ
Ｎ（反転値）がＮＭＯＳＴ２のＶＴＮ以下になると、ビ
ット線ＢＬ１Ｂ（反転値）は、電源レベルから接地レベ
ルへ変動し始め、ビット線ＢＬ１とのレベル差を保つこ
とができなくなり、メモリセルのデータを補償できなく
なる。
【００１３】また、従来例においては、プリチャージ部
ａがＰＭＯＳＴ８，９のみの構成であるため、ブロック
ライトのＩ／０マスク時において、共通のデータ線ＩＯ
ＢＴ，ＩＯＢＮのプリチャージレベルを安定に保つこと
ができない。その理由は、プロセスパラメータの異なる
ＮＭＯＳＴ１と、複数のＮＭＯＳＴ１ｎと、センスアン
プ部ｃのＮＭＯＳＴ３，４と、ＰＭＯＳＴ６，７と、複
数のＮＭＯＳＴ３ｎ，４ｎと、ＰＭＯＳＴ６ｎ，７ｎの
能力比で、共通のデータ線ＩＯＢＴ，ＩＯＢＮのプリチ
ャージレベルが決定されているからである。
ａがＰＭＯＳＴ８，９のみの構成であるため、ブロック
ライトのＩ／０マスク時において、共通のデータ線ＩＯ
ＢＴ，ＩＯＢＮのプリチャージレベルを安定に保つこと
ができない。その理由は、プロセスパラメータの異なる
ＮＭＯＳＴ１と、複数のＮＭＯＳＴ１ｎと、センスアン
プ部ｃのＮＭＯＳＴ３，４と、ＰＭＯＳＴ６，７と、複
数のＮＭＯＳＴ３ｎ，４ｎと、ＰＭＯＳＴ６ｎ，７ｎの
能力比で、共通のデータ線ＩＯＢＴ，ＩＯＢＮのプリチ
ャージレベルが決定されているからである。
【００１４】従って、本発明の目的は、上記問題を解消
すべく、メモリセルのデータ破壊を防止し、信頼性の高
いブロックライト時のＩ／Ｏマスク動作を行うことが出
来る半導体記憶装置を提供することにある。
すべく、メモリセルのデータ破壊を防止し、信頼性の高
いブロックライト時のＩ／Ｏマスク動作を行うことが出
来る半導体記憶装置を提供することにある。
【００１５】また、本発明の他の目的は、ＰＭＯＳＴの
能力変動に対しても安定した共通データ線のブリチャー
ジレベル（電源レベル−ＶＴＮ以上）を供給することが
できる半導体記憶装置を提供することにある。
能力変動に対しても安定した共通データ線のブリチャー
ジレベル（電源レベル−ＶＴＮ以上）を供給することが
できる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、複数のメモリセルに接
続される複数のビット線と、複数のビット線の各々を、
セレクター手段を介し共通接続された１対の相補のデー
タ線と、データ線をプリチャージするプリチャージ回路
と、書き込みデータを制御する書き込み制御回路と、ビ
ット線の電圧差をセンスし出力するセンスアンプ回路と
を備えた半導体記憶装置において、プリチャージ制御信
号により、データ線の各々の電源電圧レベルにプリチャ
ージする第１および第２の第一導電型ＭＯＳＦＥＴと、
センスアンプ回路内のディスチャージ経路に用いられた
トランジスタの総和と同じかより大きいトランジスタサ
イズであり、プリチャージ制御信号の反転信号により、
データ線を電源電圧レベルから第二の導電型ＭＯＳＦＥ
Ｔのしきい値電圧分引いた電圧レベルにプリチャージす
る第１および第２の第二導電型ＭＯＳＦＥＴとを備え、
ブロックライト時のＩ／Ｏマスク動作時に、プリチャー
ジを行うことを特徴とする。
に、本発明の半導体記憶装置は、複数のメモリセルに接
続される複数のビット線と、複数のビット線の各々を、
セレクター手段を介し共通接続された１対の相補のデー
タ線と、データ線をプリチャージするプリチャージ回路
と、書き込みデータを制御する書き込み制御回路と、ビ
ット線の電圧差をセンスし出力するセンスアンプ回路と
を備えた半導体記憶装置において、プリチャージ制御信
号により、データ線の各々の電源電圧レベルにプリチャ
ージする第１および第２の第一導電型ＭＯＳＦＥＴと、
センスアンプ回路内のディスチャージ経路に用いられた
トランジスタの総和と同じかより大きいトランジスタサ
イズであり、プリチャージ制御信号の反転信号により、
データ線を電源電圧レベルから第二の導電型ＭＯＳＦＥ
Ｔのしきい値電圧分引いた電圧レベルにプリチャージす
る第１および第２の第二導電型ＭＯＳＦＥＴとを備え、
ブロックライト時のＩ／Ｏマスク動作時に、プリチャー
ジを行うことを特徴とする。
【００１７】また、データ線のブリチャージ電圧の変動
を、電源電圧レベルから第二導電型ＭＯＳＦＥＴのしき
い値電庄分を引いた電圧に抑えるため、第一導電型ＭＯ
ＳＦＥＴより第二導電型ＭＯＳＦＥＴの駆動力の方が大
きいとのが好ましい。
を、電源電圧レベルから第二導電型ＭＯＳＦＥＴのしき
い値電庄分を引いた電圧に抑えるため、第一導電型ＭＯ
ＳＦＥＴより第二導電型ＭＯＳＦＥＴの駆動力の方が大
きいとのが好ましい。
【００１８】
【００１９】またさらに、プリチャージ制御信号を入力
し、第一導電型ＭＯＳＦＥＴに出力するインバータを備
えるのが好ましい。
し、第一導電型ＭＯＳＦＥＴに出力するインバータを備
えるのが好ましい。
【００２０】また、第一導電型ＭＯＳＦＥＴがＰＭＯＳ
Ｔであり、第二導電型ＭＯＳＦＥＴがＮＭＯＳＴである
のが好ましい。
Ｔであり、第二導電型ＭＯＳＦＥＴがＮＭＯＳＴである
のが好ましい。
【００２１】本発明の半導体装置は、特に、複数のメモ
リセルに接続される複数のビット線と、ビット線の各々
を、セレクター手段を介し共通接続された１対の相補の
データ線と、データ線をプリチャージするプリチャージ
回路と、書き込みデータを制御する書き込み制御回路
と、ビット線の電圧差をセンスし出力するセンスアンプ
回路とにより構成される半導体記憶装置において、プリ
チャージ制御信号により、データ線の各々の電源電圧レ
ベルにプリチャージする第１および第２の第一導電型Ｍ
ＯＳＦＥＴと、プリチャージ制御信号の反転信号によ
り、データ線を電源電圧レベルから第二の導電型ＭＯＳ
ＦＥＴのしきい値電圧分引いた電圧レベルにプリチャー
ジする第１および第２の第二導電型ＭＯＳＦＥＴとを備
えたことを特徴とする。
リセルに接続される複数のビット線と、ビット線の各々
を、セレクター手段を介し共通接続された１対の相補の
データ線と、データ線をプリチャージするプリチャージ
回路と、書き込みデータを制御する書き込み制御回路
と、ビット線の電圧差をセンスし出力するセンスアンプ
回路とにより構成される半導体記憶装置において、プリ
チャージ制御信号により、データ線の各々の電源電圧レ
ベルにプリチャージする第１および第２の第一導電型Ｍ
ＯＳＦＥＴと、プリチャージ制御信号の反転信号によ
り、データ線を電源電圧レベルから第二の導電型ＭＯＳ
ＦＥＴのしきい値電圧分引いた電圧レベルにプリチャー
ジする第１および第２の第二導電型ＭＯＳＦＥＴとを備
えたことを特徴とする。
【００２２】また、データ線のブリチャージ電圧の変動
を、電源電圧レベルから第二の導電型ＭＯＳＦＥＴのし
きい値電庄分を引いた電圧に抑えるため、第一導電型Ｍ
ＯＳＦＥＴより第二導電型ＭＯＳＦＥＴの駆動力が大き
いのが好ましい。
を、電源電圧レベルから第二の導電型ＭＯＳＦＥＴのし
きい値電庄分を引いた電圧に抑えるため、第一導電型Ｍ
ＯＳＦＥＴより第二導電型ＭＯＳＦＥＴの駆動力が大き
いのが好ましい。
【００２３】さらに、第二導電型ＭＯＳＦＥＴのトラン
ジスタサイズは、複数のセンスアンプ回路内のディスチ
ャージ経路に用いられたトランジスタの総和と同等、も
しくわそれ以上のトランジスタサイズであるのが好まし
い。
ジスタサイズは、複数のセンスアンプ回路内のディスチ
ャージ経路に用いられたトランジスタの総和と同等、も
しくわそれ以上のトランジスタサイズであるのが好まし
い。
【００２４】以上説明したように、本発明は、特に、複
数のビット線対を設けビット線と共通のデータ線とを配
置した半導体記憶装置において、共通のデータ線を電源
レベルにするプリチャージ部ａにＰＭＯＳＴ８，９と、
ＮＭＯＳＴ１３，１４を備えたことを特徴とする半導体
記憶装置である。
数のビット線対を設けビット線と共通のデータ線とを配
置した半導体記憶装置において、共通のデータ線を電源
レベルにするプリチャージ部ａにＰＭＯＳＴ８，９と、
ＮＭＯＳＴ１３，１４を備えたことを特徴とする半導体
記憶装置である。
【００２５】
【発明の実施の形態】次に、本発明の半導体装置の実施
例について図面を参照して説明する。
例について図面を参照して説明する。
【００２６】図１は、本発明の半導体記憶装置の第１の
実施例を示す回路図である。本実施例が従来例と異なる
部分は、共通のデータ線を電源レベルにするプリチャー
ジ部ａである。このプリチャージ部ａは、第一の制御信
号φＰにより制御を受けて共通のデータ線を電源レベル
にプリチャージする第一および第二のＰＭＯＳＴ８，９
と、制御信号φＰを入力とする第一のインバータ１５
と、第一のインバータ１５の出力により制御を受けて共
通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転値）を、電源レ
ベル−ＶＴＮにプリチャージする第一および第二のＮＭ
ＯＳＴ１３，１４を備えている。
実施例を示す回路図である。本実施例が従来例と異なる
部分は、共通のデータ線を電源レベルにするプリチャー
ジ部ａである。このプリチャージ部ａは、第一の制御信
号φＰにより制御を受けて共通のデータ線を電源レベル
にプリチャージする第一および第二のＰＭＯＳＴ８，９
と、制御信号φＰを入力とする第一のインバータ１５
と、第一のインバータ１５の出力により制御を受けて共
通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転値）を、電源レ
ベル−ＶＴＮにプリチャージする第一および第二のＮＭ
ＯＳＴ１３，１４を備えている。
【００２７】図２には、ブロックライト時のＩ／０マス
ク動作の各部の波形が示されている。従来例と同様、図
２に示す様に共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転
値）は、予め、制御信号φＰを接地レベルにより電源レ
ベルへプリチャージされているとする。
ク動作の各部の波形が示されている。従来例と同様、図
２に示す様に共通のデータ線ＩＯＢＴ，ＩＯＢＮ（反転
値）は、予め、制御信号φＰを接地レベルにより電源レ
ベルへプリチャージされているとする。
【００２８】まず、タイミングＴ２〜Ｔ３において、制
御信号φＷＬを活性化しメモリセルのデータをセンスア
ンプｃにより増幅し、ビット線対ＢＬ１，ＢＬ１Ｂ（反
転値）と、複数のビット線対ＢＬｎ，ＢＬｎＢ（反転
値）とに伝えておく。ここで、ブロックライト時のＩ／
０マスク動作する際、ビット線対ＢＬ１は接地レベル、
ＢＬ１Ｂ（反転値）は電源レベル、複数のビット線対Ｂ
Ｌｎは電源レベル、ＢＬｎＢ（反転値）は接地レベルで
あるとする。この時、ブロックライトのＩ／０マスク動
作は、制御信号φＰ，φＷを接地レベルにすることで、
ブリチャージ部ａのＰＭＯＳＴ８，９とＮＭＯＳＴ１
３，１４とによって共通のデータ線ＩＯＢＴ，ＩＯＢＮ
（反転値）を、電源レベルのプリチャージ状態に保つ。
そして、センスアンプ部ｃよるメモリセル部ｄへの電荷
供給動作を行わない様にする。
御信号φＷＬを活性化しメモリセルのデータをセンスア
ンプｃにより増幅し、ビット線対ＢＬ１，ＢＬ１Ｂ（反
転値）と、複数のビット線対ＢＬｎ，ＢＬｎＢ（反転
値）とに伝えておく。ここで、ブロックライト時のＩ／
０マスク動作する際、ビット線対ＢＬ１は接地レベル、
ＢＬ１Ｂ（反転値）は電源レベル、複数のビット線対Ｂ
Ｌｎは電源レベル、ＢＬｎＢ（反転値）は接地レベルで
あるとする。この時、ブロックライトのＩ／０マスク動
作は、制御信号φＰ，φＷを接地レベルにすることで、
ブリチャージ部ａのＰＭＯＳＴ８，９とＮＭＯＳＴ１
３，１４とによって共通のデータ線ＩＯＢＴ，ＩＯＢＮ
（反転値）を、電源レベルのプリチャージ状態に保つ。
そして、センスアンプ部ｃよるメモリセル部ｄへの電荷
供給動作を行わない様にする。
【００２９】タイミングＴ４において、共通のデータ線
ＩＯＢＮ（反転値）は、センスアンプ部ｃのＰＭＯＳＴ
７と、複数のＮＭＯＳＴ４ｎと、プリチャージ部ａのＰ
ＭＯＳＴ９と、ＮＭＯＳＴ１４との能力比によって、電
源レベルから接地レベルヘ変動する。この時、プリチャ
ージ部ａのＮＭＯＳＴ１４は、センスアンプ部ｃの複数
のＮＭＯＳＴ４ｎと同等の能力に設定している。また、
プリチャージ部ａのＰＭＯＳＴ９は、センスアンプ部ｃ
のＮＭＯＳＴ７と同等の能力に設定している。共通のデ
ータ線ＩＯＢＮ（反転値）のプリチャージレベルは、Ｎ
ＭＯＳＴ１４を介して電源レベル−ＶＴＮへ至らしめら
れる。よって、ビット線ＢＬ１Ｂ（反転値）は、制御信
号φ１をゲート入力とするＮＭＯＳＴ２を介して電源レ
ベルに保たれる。また、ビット線ＢＬ１は、プリチャー
ジ部ａのＰＭＯＳＴ８と、ＮＭＯＳＴ１３と、センスア
ンプ部ｃのＮＭＯＳＴ３と、複数のＰＭＯＳＴ６ｎとの
能力比によって制御信号φ１をゲート入力とするＮＭＯ
ＳＴ１を介して、接地レベルから電源レベル−ＶＴＮへ
変動する。複数のビット線ＢＬｎは、プリチャージ部ａ
のＰＭＯＳＴ８と、ＮＭＯＳＴ１３と、センスアンプ部
ｃのＮＭＯＳＴ３ｎと、複数のＰＭＯＳＴ６ｎとの能力
比によって、複数の制御信号φｎをゲート入力とする複
数のＮＭＯＳＴ１ｎを介して電源レベルへ至らしめられ
る。また、複数のビット線ＢＬｎＢは、プリチャージ部
ａのＰＭＯＳＴ９と、ＮＭＯＳＴ１４と、センスアンプ
部ＣのＰＭＯＳＴ７と、複数のＮＭＯＳＴ４ｎとの能力
比によって、複数の制御信号φｎをゲート入力とする複
数のＮＭＯＳＴ２ｎを介して、接地レベルから電源−Ｖ
ＴＮレベルヘ変動する。
ＩＯＢＮ（反転値）は、センスアンプ部ｃのＰＭＯＳＴ
７と、複数のＮＭＯＳＴ４ｎと、プリチャージ部ａのＰ
ＭＯＳＴ９と、ＮＭＯＳＴ１４との能力比によって、電
源レベルから接地レベルヘ変動する。この時、プリチャ
ージ部ａのＮＭＯＳＴ１４は、センスアンプ部ｃの複数
のＮＭＯＳＴ４ｎと同等の能力に設定している。また、
プリチャージ部ａのＰＭＯＳＴ９は、センスアンプ部ｃ
のＮＭＯＳＴ７と同等の能力に設定している。共通のデ
ータ線ＩＯＢＮ（反転値）のプリチャージレベルは、Ｎ
ＭＯＳＴ１４を介して電源レベル−ＶＴＮへ至らしめら
れる。よって、ビット線ＢＬ１Ｂ（反転値）は、制御信
号φ１をゲート入力とするＮＭＯＳＴ２を介して電源レ
ベルに保たれる。また、ビット線ＢＬ１は、プリチャー
ジ部ａのＰＭＯＳＴ８と、ＮＭＯＳＴ１３と、センスア
ンプ部ｃのＮＭＯＳＴ３と、複数のＰＭＯＳＴ６ｎとの
能力比によって制御信号φ１をゲート入力とするＮＭＯ
ＳＴ１を介して、接地レベルから電源レベル−ＶＴＮへ
変動する。複数のビット線ＢＬｎは、プリチャージ部ａ
のＰＭＯＳＴ８と、ＮＭＯＳＴ１３と、センスアンプ部
ｃのＮＭＯＳＴ３ｎと、複数のＰＭＯＳＴ６ｎとの能力
比によって、複数の制御信号φｎをゲート入力とする複
数のＮＭＯＳＴ１ｎを介して電源レベルへ至らしめられ
る。また、複数のビット線ＢＬｎＢは、プリチャージ部
ａのＰＭＯＳＴ９と、ＮＭＯＳＴ１４と、センスアンプ
部ＣのＰＭＯＳＴ７と、複数のＮＭＯＳＴ４ｎとの能力
比によって、複数の制御信号φｎをゲート入力とする複
数のＮＭＯＳＴ２ｎを介して、接地レベルから電源−Ｖ
ＴＮレベルヘ変動する。
【００３０】タイミングＴ５において、制御信号φ１と
複数の制御信号φｎとを非活性状態にすると、共通のデ
ータ線ＩＯＢＴ，ＩＯＢＮ（反転値）は、プリチャージ
部ａにより電源レベルのプリチャージ状態になる。その
時、ビット線ＢＬ１は、接地レベルへ、ビット線ＢＬ１
Ｂ（反転値）は、電源レベルへ、複数のビット線ＢＬ１
は、電源レベルへ、複数のビット線ＢＬ１Ｂ（反転値）
は、接地レベルへ至らしめられる。
複数の制御信号φｎとを非活性状態にすると、共通のデ
ータ線ＩＯＢＴ，ＩＯＢＮ（反転値）は、プリチャージ
部ａにより電源レベルのプリチャージ状態になる。その
時、ビット線ＢＬ１は、接地レベルへ、ビット線ＢＬ１
Ｂ（反転値）は、電源レベルへ、複数のビット線ＢＬ１
は、電源レベルへ、複数のビット線ＢＬ１Ｂ（反転値）
は、接地レベルへ至らしめられる。
【００３１】タイミングＴ６において制御信号φＷＬを
非活性状態にすることで、メモリセルヘのブロックライ
トのＩ／０マスク動作が完了する。
非活性状態にすることで、メモリセルヘのブロックライ
トのＩ／０マスク動作が完了する。
【００３２】このように、本実施例の半導体記憶装置
は、プリチャージ部ａに第一の制御信号φＰにより制御
を受けて共通のデータ線を電源にプリチャージする第一
および第二のＰＭＯＳＴ８．９と、制御信号φＰを入カ
とする第一のインパータ１５と、第一のインバータ１５
の出力により制御を受けて共通のデータ線を電源にブリ
チャージする第一および第二のＮＭＯＳＴ１３，１４と
を備えていることを特徴とする。
は、プリチャージ部ａに第一の制御信号φＰにより制御
を受けて共通のデータ線を電源にプリチャージする第一
および第二のＰＭＯＳＴ８．９と、制御信号φＰを入カ
とする第一のインパータ１５と、第一のインバータ１５
の出力により制御を受けて共通のデータ線を電源にブリ
チャージする第一および第二のＮＭＯＳＴ１３，１４と
を備えていることを特徴とする。
【００３３】
【発明の効果】以上説明した様に、本発明により、プリ
チャージ部ａにＰＭＯＳＴ８，９と、ＮＭＯＳＴ１３，
１４とを備えることにより、ブロックライトのＩ／０マ
スク動作時において、共通のデータ線のプリチャージレ
ベルを電源レベルーＶＴＮ以下への変動を阻止すること
ができる。これにより、メモリセルのデータ破壊を防止
し,信頼性の高いブロックライト時のＩ／Ｏマスク動作
を行うことが出来るようになる。
チャージ部ａにＰＭＯＳＴ８，９と、ＮＭＯＳＴ１３，
１４とを備えることにより、ブロックライトのＩ／０マ
スク動作時において、共通のデータ線のプリチャージレ
ベルを電源レベルーＶＴＮ以下への変動を阻止すること
ができる。これにより、メモリセルのデータ破壊を防止
し,信頼性の高いブロックライト時のＩ／Ｏマスク動作
を行うことが出来るようになる。
【００３４】上記効果は、図２に示す様に、ビット線対
ＢＬ１、ＢＬ１Ｂ（反転値）と複数のビット線対ＢＬ
ｎ、ＢＬｎＢ（反転値）がセンスアンプ部ｃよって増幅
されたレベルが反転した時でも可能となる。その理由
は、視数のビット線ＢＬｎＢ（反転値）が接地レベルに
活性化される為にセンスアンプ部ｃの複数のＮＭＯＳＴ
４ｎと、ＮＭＯＳＴ２ｎとを介して共通のデータ線ＩＯ
ＢＮ（反転値）のプリチャージレベルを電源レベルから
接地レベルヘ変動させるからである。しかし、プリチャ
ージ部ａは、センスアンプ部ｃの複数のＮＭＯＳＴ４ｎ
と同等の能力に設定しているＮＭＯＳＴ１４を備えるこ
とで共通のデータ線のプリチャージレベルを電源レベル
−ＶＴＮ以下への変動を阻止する。そのため、ビット線
対ＢＬ１，ＢＬ１Ｂ（反転値）は、メモリセルのデータ
を補償するレベル差を保つことができる。
ＢＬ１、ＢＬ１Ｂ（反転値）と複数のビット線対ＢＬ
ｎ、ＢＬｎＢ（反転値）がセンスアンプ部ｃよって増幅
されたレベルが反転した時でも可能となる。その理由
は、視数のビット線ＢＬｎＢ（反転値）が接地レベルに
活性化される為にセンスアンプ部ｃの複数のＮＭＯＳＴ
４ｎと、ＮＭＯＳＴ２ｎとを介して共通のデータ線ＩＯ
ＢＮ（反転値）のプリチャージレベルを電源レベルから
接地レベルヘ変動させるからである。しかし、プリチャ
ージ部ａは、センスアンプ部ｃの複数のＮＭＯＳＴ４ｎ
と同等の能力に設定しているＮＭＯＳＴ１４を備えるこ
とで共通のデータ線のプリチャージレベルを電源レベル
−ＶＴＮ以下への変動を阻止する。そのため、ビット線
対ＢＬ１，ＢＬ１Ｂ（反転値）は、メモリセルのデータ
を補償するレベル差を保つことができる。
【００３５】また、本発明では、共通のデータ線ＩＯＢ
Ｔ，Ｉ０ＢＮと、ビット線対ＢＬ１，ＢＬ１Ｂ（反転
値）と、複数のビット線ＢＬ１，ＢＬｎＢ（反転値）の
間に接続されているＮＭＯＳＴ１，２と、複数のＮＭＯ
ＳＴ１ｎ，２ｎと同じプロセスパラメータであるＶＴＮ
を要するＮＭＯＳＴ１３，１４とを使用する。その為、
ＰＭＯＳＴ８，９の能力変動に対しても安定した共通デ
ータ線のブリチャージレベル（電源レベル−ＶＴＮ以
上）を供給することができる。これにより、ブロックラ
イト時、Ｉ／０マスク動作において共通のデータ線のプ
リチャージレベルを電源レベル−ＶＴＮ以上に安定化す
ることができるという効果を奏する。
Ｔ，Ｉ０ＢＮと、ビット線対ＢＬ１，ＢＬ１Ｂ（反転
値）と、複数のビット線ＢＬ１，ＢＬｎＢ（反転値）の
間に接続されているＮＭＯＳＴ１，２と、複数のＮＭＯ
ＳＴ１ｎ，２ｎと同じプロセスパラメータであるＶＴＮ
を要するＮＭＯＳＴ１３，１４とを使用する。その為、
ＰＭＯＳＴ８，９の能力変動に対しても安定した共通デ
ータ線のブリチャージレベル（電源レベル−ＶＴＮ以
上）を供給することができる。これにより、ブロックラ
イト時、Ｉ／０マスク動作において共通のデータ線のプ
リチャージレベルを電源レベル−ＶＴＮ以上に安定化す
ることができるという効果を奏する。
【図１】本発明の第一の実施例の半導体記憶装置を示す
回路図である。
回路図である。
【図２】図１におけるブロックライトのＩ／Ｏマスク動
作を示すタイミング図である。
作を示すタイミング図である。
【図３】従来の半導体記憶装置を示す回路図である。
【図４】図４におけるブロックライトのＩ／Ｏマスク動
作を示すタイミング図である
作を示すタイミング図である
１，２，３，４，５，１３，１４ Ｎチャネル型ＭＯＳ
ＦＥＴ １ｎ，２ｎ，３ｎ，４ｎ，５ｎ Ｎチャネル型ＭＯＳＦ
ＥＴ ６，７，６ｎ，７ｎ，８，９ Ｐチャネル型ＭＯＳＦＥ
Ｔ １Ｏ，１０ｎ 容量 １１ クロツドインバータ １２ クロツドバッファ １５ インバータ ａ プリチャージ部 ｂ ライトコントロール部 ｃ センスアンプ部 ｄ セル部 φＷ，φＤ，φＳＰ，φＳＮ，φＰ，φ１，φｎ，φＷ
Ｌ 制御信号 ＢＬ１、ＢＬ１Ｂ、ＢＬｎ，ＢＬｎＢ ビット線 ＩＯＢＴ，ＩＯＢＮ 共通のデータ線 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６ 期間
ＦＥＴ １ｎ，２ｎ，３ｎ，４ｎ，５ｎ Ｎチャネル型ＭＯＳＦ
ＥＴ ６，７，６ｎ，７ｎ，８，９ Ｐチャネル型ＭＯＳＦＥ
Ｔ １Ｏ，１０ｎ 容量 １１ クロツドインバータ １２ クロツドバッファ １５ インバータ ａ プリチャージ部 ｂ ライトコントロール部 ｃ センスアンプ部 ｄ セル部 φＷ，φＤ，φＳＰ，φＳＮ，φＰ，φ１，φｎ，φＷ
Ｌ 制御信号 ＢＬ１、ＢＬ１Ｂ、ＢＬｎ，ＢＬｎＢ ビット線 ＩＯＢＴ，ＩＯＢＮ 共通のデータ線 Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６ 期間
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409
Claims (4)
- 【請求項１】複数のメモリセルに接続される複数のビッ
ト線と、 前記複数のビット線の各々を、セレクター手段を介し共
通接続された１対の相補のデータ線と、 前記データ線をプリチャージするプリチャージ回路と、 書き込みデータを制御する書き込み制御回路と、 前記ビット線の電圧差をセンスし出力するセンスアンプ
回路と、 を備えた半導体記憶装置において、 プリチャージ制御信号により、前記データ線の各々の電
源電圧レベルにプリチャージする第１および第２の第一
導電型ＭＯＳＦＥＴと、前記センスアンプ回路内のディスチャージ経路に用いら
れたトランジスタの総和と同じかより大きいトランジス
タサイズであり、 前記プリチャージ制御信号の反転信号
により、前記データ線を前記電源電圧レベルから第二の
導電型ＭＯＳＦＥＴのしきい値電圧分引いた電圧レベル
にプリチャージする第１および第２の第二導電型ＭＯＳ
ＦＥＴと、 を備え、前記第一および第二導電型ＭＯＳＦＥＴは、ブ
ロックライト時のＩ／Ｏマスク動作時に、プリチャージ
を行うことを特徴とする半導体記憶装置。 - 【請求項２】前記データ線のプリチャージ電圧の変動
を、電源電圧レベルから前記第二導電型ＭＯＳＦＥＴの
しきい値電圧分を引いた電圧に抑えるため、前記第一導
電型ＭＯＳＦＥＴより前記第二導電型ＭＯＳＦＥＴの駆
動力の方が大きいことを特徴とする、請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記プリチャージ制御信号を入力し、前記
第一導電型ＭＯＳＦＥＴに出力するインバータを備えた
ことを特徴とする、請求項１または２に記載の半導体記
憶装置。 - 【請求項４】 前記第一導電型ＭＯＳＦＥＴがＰチャネル
型ＭＯＳＦＥＴであり、前記第二導電型ＭＯＳＦＥＴが
Ｎチャネル型ＭＯＳＦＥＴであることを特徴とする、請
求項１〜３のいずれかに記載の半導体記憶装置
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160707A JP3088340B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
| TW087109517A TW397980B (en) | 1997-06-18 | 1998-06-15 | Semiconductor memory device with input/output masking function without destruction of data bit |
| US09/098,376 US6002624A (en) | 1997-06-18 | 1998-06-17 | Semiconductor memory device with input/output masking function without destruction of data bit |
| KR1019980022743A KR100295301B1 (ko) | 1997-06-18 | 1998-06-17 | 데이터비트의파괴없이입/출력마스킹기능을갖는반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160707A JP3088340B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117770A JPH117770A (ja) | 1999-01-12 |
| JP3088340B2 true JP3088340B2 (ja) | 2000-09-18 |
Family
ID=15720736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09160707A Expired - Fee Related JP3088340B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6002624A (ja) |
| JP (1) | JP3088340B2 (ja) |
| KR (1) | KR100295301B1 (ja) |
| TW (1) | TW397980B (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| JP3447640B2 (ja) * | 1999-12-28 | 2003-09-16 | 日本電気株式会社 | 半導体記憶装置 |
| JP3753972B2 (ja) | 2001-11-20 | 2006-03-08 | 松下電器産業株式会社 | 半導体記憶装置 |
| CN100351947C (zh) * | 2003-01-17 | 2007-11-28 | 华邦电子股份有限公司 | 双相预充电电路及其组合的消除漏泄电流电路 |
| JP4768221B2 (ja) | 2003-11-07 | 2011-09-07 | 富士通セミコンダクター株式会社 | メモリ装置 |
| KR100757935B1 (ko) | 2006-09-13 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리 차지 회로 |
| KR100761382B1 (ko) | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR101038998B1 (ko) | 2010-01-08 | 2011-06-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 비트라인 프리차지 전압 생성 회로 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| JP2658768B2 (ja) * | 1992-10-19 | 1997-09-30 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP3537010B2 (ja) * | 1995-11-28 | 2004-06-14 | シャープ株式会社 | 半導体記憶装置 |
-
1997
- 1997-06-18 JP JP09160707A patent/JP3088340B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-15 TW TW087109517A patent/TW397980B/zh not_active IP Right Cessation
- 1998-06-17 US US09/098,376 patent/US6002624A/en not_active Expired - Lifetime
- 1998-06-17 KR KR1019980022743A patent/KR100295301B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6002624A (en) | 1999-12-14 |
| JPH117770A (ja) | 1999-01-12 |
| KR19990007065A (ko) | 1999-01-25 |
| KR100295301B1 (ko) | 2001-07-12 |
| TW397980B (en) | 2000-07-11 |
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|---|---|---|---|
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