JP2000231791A - 半導体記憶装置及びデータバスのリセット方法 - Google Patents
半導体記憶装置及びデータバスのリセット方法Info
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Abstract
(57)【要約】
【課題】動作の高速化とともに、低消費電力化を図るこ
とができる半導体記憶装置を提供する。 【解決手段】リセット回路１１には、第１，第２のリセ
ット回路部１１ａ，１１ｂ及び制御部１１ｃが備えられ
る。制御部１１ｃは、メモリセルへのライト動作に先立
って第１のリセット回路部１１ａを動作させ、リード動
作に先立って第２のリセット回路部１１ｂを動作させ
る。第１のリセット回路部１１ａは、高電位側電源Ｖdd
の中間レベル（Ｖdd／２）の第１の電位をプリチャージ
電位としてリセット動作を行う。第２のリセット回路部
１１ｂは、高電位側電源Ｖddレベルの第２の電位をプリ
チャージ電位としてリセット動作を行う。
とができる半導体記憶装置を提供する。 【解決手段】リセット回路１１には、第１，第２のリセ
ット回路部１１ａ，１１ｂ及び制御部１１ｃが備えられ
る。制御部１１ｃは、メモリセルへのライト動作に先立
って第１のリセット回路部１１ａを動作させ、リード動
作に先立って第２のリセット回路部１１ｂを動作させ
る。第１のリセット回路部１１ａは、高電位側電源Ｖdd
の中間レベル（Ｖdd／２）の第１の電位をプリチャージ
電位としてリセット動作を行う。第２のリセット回路部
１１ｂは、高電位側電源Ｖddレベルの第２の電位をプリ
チャージ電位としてリセット動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、詳しくは、データバスをリセットするリセット回路
及びそのリセット方法に関する。
り、詳しくは、データバスをリセットするリセット回路
及びそのリセット方法に関する。
【０００２】近年の半導体記憶装置は、更なるライト・
リード動作の高速化、及び、ライト・リード動作時の低
消費電力化が要求されている。
リード動作の高速化、及び、ライト・リード動作時の低
消費電力化が要求されている。
【０００３】
【従来の技術】図１４は、半導体記憶装置１の要部概略
構成図である。メモリセルアレイを構成するメモリセル
は、多数のワード線の中のいずれか１本のワード線に接
続されるとともに、多数対のビット線のいずれか１本に
接続される。同図１４では、その中の３組のビット線
（以下、第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ
１〜バーＢＬ３とする）を示している。
構成図である。メモリセルアレイを構成するメモリセル
は、多数のワード線の中のいずれか１本のワード線に接
続されるとともに、多数対のビット線のいずれか１本に
接続される。同図１４では、その中の３組のビット線
（以下、第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ
１〜バーＢＬ３とする）を示している。
【０００４】第１〜第３ビット線ＢＬ１〜ＢＬ３，バー
ＢＬ１〜バーＢＬ３間には、その活性時に線間の電位差
を増幅するセンスアンプ２ａ〜２ｃがそれぞれ接続され
る。又、各ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３は、一対の転送ゲート３ａ〜３ｃを介して一対の
データバスＤＢ，バーＤＢにそれぞれ接続される。各転
送ゲート３ａ〜３ｃは、それぞれ一対のＮＭＯＳトラン
ジスタで構成され、そのトランジスタのゲートには対毎
に同じコラム選択信号ｃｏｌ１〜ｃｏｌ３が入力され
る。そして、アドレス信号に基づいて、例えばコラム選
択信号ｃｏｌ１がＨレベルになると、転送ゲート３ａが
導通する。すると、第１ビット線ＢＬ１，バーＢＬ１が
データバスＤＢ，バーＤＢに接続される。
ＢＬ１〜バーＢＬ３間には、その活性時に線間の電位差
を増幅するセンスアンプ２ａ〜２ｃがそれぞれ接続され
る。又、各ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３は、一対の転送ゲート３ａ〜３ｃを介して一対の
データバスＤＢ，バーＤＢにそれぞれ接続される。各転
送ゲート３ａ〜３ｃは、それぞれ一対のＮＭＯＳトラン
ジスタで構成され、そのトランジスタのゲートには対毎
に同じコラム選択信号ｃｏｌ１〜ｃｏｌ３が入力され
る。そして、アドレス信号に基づいて、例えばコラム選
択信号ｃｏｌ１がＨレベルになると、転送ゲート３ａが
導通する。すると、第１ビット線ＢＬ１，バーＢＬ１が
データバスＤＢ，バーＤＢに接続される。
【０００５】ここで、ライト動作になると、図示しない
ライトアンプからの書き込みデータがデータバスＤＢ，
バーＤＢ、転送ゲート３ａ、及び、第１ビット線ＢＬ
１，バーＢＬ１を介してメモリセルに書き込まれる。一
方、リード動作になると、メモリセルに記憶されている
データが第１ビット線ＢＬ１，バーＢＬ１、転送ゲート
３ａ、及び、データバスＤＢ，バーＤＢを介して図示し
ないリードアンプに読み出しデータとして出力される。
ライトアンプからの書き込みデータがデータバスＤＢ，
バーＤＢ、転送ゲート３ａ、及び、第１ビット線ＢＬ
１，バーＢＬ１を介してメモリセルに書き込まれる。一
方、リード動作になると、メモリセルに記憶されている
データが第１ビット線ＢＬ１，バーＢＬ１、転送ゲート
３ａ、及び、データバスＤＢ，バーＤＢを介して図示し
ないリードアンプに読み出しデータとして出力される。
【０００６】前記データバスＤＢ，バーＤＢ間にはリセ
ット回路が接続される。このリセット回路には、図１５
（ｂ）及び図１６（ｂ）に示すように遷移するリセット
制御信号φeqが入力される。リセット回路は、上記した
ライト動作後及びリード動作後に設けられる所定のリセ
ット期間、即ちＨレベルのリセット制御信号φeqに応答
して、該バス間の電位差をリセットする。
ット回路が接続される。このリセット回路には、図１５
（ｂ）及び図１６（ｂ）に示すように遷移するリセット
制御信号φeqが入力される。リセット回路は、上記した
ライト動作後及びリード動作後に設けられる所定のリセ
ット期間、即ちＨレベルのリセット制御信号φeqに応答
して、該バス間の電位差をリセットする。
【０００７】このようなリセット回路には、図１５
（ａ）に示すように構成されたリセット回路５０（第１
の従来例）や、図１６（ａ）に示すように構成されたリ
セット回路６０（第２の従来例）が用いられる。
（ａ）に示すように構成されたリセット回路５０（第１
の従来例）や、図１６（ａ）に示すように構成されたリ
セット回路６０（第２の従来例）が用いられる。
【０００８】（第１の従来例）図１５（ａ）に示すよう
に、リセット回路５０は、３つのＮＭＯＳトランジスタ
Ｑ５１〜Ｑ５３で構成される。ＮＭＯＳトランジスタＱ
５１はデータバスＤＢ，バーＤＢ間に接続され、ＮＭＯ
ＳトランジスタＱ５２，Ｑ５３はデータバスＤＢ，バー
ＤＢ間に直列に接続される。これらＮＭＯＳトランジス
タＱ５２，Ｑ５３間のノードには、高電位側電源Ｖddの
中間レベル、即ちＶdd／２レベルのプリチャージ電源が
供給される。そして、ＮＭＯＳトランジスタＱ５１〜Ｑ
５３のゲートは互いに接続され、該ゲートには前記リセ
ット制御信号φeqが入力される。
に、リセット回路５０は、３つのＮＭＯＳトランジスタ
Ｑ５１〜Ｑ５３で構成される。ＮＭＯＳトランジスタＱ
５１はデータバスＤＢ，バーＤＢ間に接続され、ＮＭＯ
ＳトランジスタＱ５２，Ｑ５３はデータバスＤＢ，バー
ＤＢ間に直列に接続される。これらＮＭＯＳトランジス
タＱ５２，Ｑ５３間のノードには、高電位側電源Ｖddの
中間レベル、即ちＶdd／２レベルのプリチャージ電源が
供給される。そして、ＮＭＯＳトランジスタＱ５１〜Ｑ
５３のゲートは互いに接続され、該ゲートには前記リセ
ット制御信号φeqが入力される。
【０００９】このように構成されたリセット回路５０で
は、Ｈレベルのリセット制御信号φeqに基づいてＮＭＯ
ＳトランジスタＱ５１〜Ｑ５３がともにオンされる。す
ると、図１５（ｂ）に示すように、データバスＤＢ，バ
ーＤＢの電位が所定のタイミングでＶdd／２レベルにイ
コライズされて、データバスＤＢ，バーＤＢ間の電位差
がリセットされる。
は、Ｈレベルのリセット制御信号φeqに基づいてＮＭＯ
ＳトランジスタＱ５１〜Ｑ５３がともにオンされる。す
ると、図１５（ｂ）に示すように、データバスＤＢ，バ
ーＤＢの電位が所定のタイミングでＶdd／２レベルにイ
コライズされて、データバスＤＢ，バーＤＢ間の電位差
がリセットされる。
【００１０】従って、このようなリセット回路５０で
は、そのリセット動作時にデータバスＤＢ，バーＤＢの
電位が電源Ｖddの中間レベルのＶdd／２レベルにイコラ
イズされるので、そのリセット動作時の消費電力を低減
することができる。
は、そのリセット動作時にデータバスＤＢ，バーＤＢの
電位が電源Ｖddの中間レベルのＶdd／２レベルにイコラ
イズされるので、そのリセット動作時の消費電力を低減
することができる。
【００１１】（第２の従来例）図１６（ａ）に示すよう
に、リセット回路６０は、１つのＮＭＯＳトランジスタ
Ｑ６１、２つのＰＭＯＳトランジスタＱ６２，Ｑ６３、
及び、１つのインバータ回路６１で構成される。ＮＭＯ
ＳトランジスタＱ６１はデータバスＤＢ，バーＤＢ間に
接続され、ＰＭＯＳトランジスタＱ６２，Ｑ６３はデー
タバスＤＢ，バーＤＢ間に直列に接続される。これらＰ
ＭＯＳトランジスタＱ６２，Ｑ６３間のノードには、高
電位側電源Ｖddレベルのプリチャージ電源が供給され
る。そして、ＮＭＯＳトランジスタＱ６１のゲートに
は、前記リセット制御信号φeqが入力される。ＰＭＯＳ
トランジスタＱ６２，Ｑ６３のゲートは互いに接続さ
れ、リセット制御信号φeqをインバータ回路６１にて反
転した信号が入力される。
に、リセット回路６０は、１つのＮＭＯＳトランジスタ
Ｑ６１、２つのＰＭＯＳトランジスタＱ６２，Ｑ６３、
及び、１つのインバータ回路６１で構成される。ＮＭＯ
ＳトランジスタＱ６１はデータバスＤＢ，バーＤＢ間に
接続され、ＰＭＯＳトランジスタＱ６２，Ｑ６３はデー
タバスＤＢ，バーＤＢ間に直列に接続される。これらＰ
ＭＯＳトランジスタＱ６２，Ｑ６３間のノードには、高
電位側電源Ｖddレベルのプリチャージ電源が供給され
る。そして、ＮＭＯＳトランジスタＱ６１のゲートに
は、前記リセット制御信号φeqが入力される。ＰＭＯＳ
トランジスタＱ６２，Ｑ６３のゲートは互いに接続さ
れ、リセット制御信号φeqをインバータ回路６１にて反
転した信号が入力される。
【００１２】このように構成されたリセット回路６０で
は、Ｈレベルのリセット制御信号φeqに基づいてＮＭＯ
ＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ６
２，Ｑ６３がともにオンされる。すると、図１６（ｂ）
に示すように、データバスＤＢ，バーＤＢの電位が所定
のタイミングで高電位側電源Ｖddレベルにイコライズさ
れて、データバスＤＢ，バーＤＢ間の電位差がリセット
される。
は、Ｈレベルのリセット制御信号φeqに基づいてＮＭＯ
ＳトランジスタＱ６１及びＰＭＯＳトランジスタＱ６
２，Ｑ６３がともにオンされる。すると、図１６（ｂ）
に示すように、データバスＤＢ，バーＤＢの電位が所定
のタイミングで高電位側電源Ｖddレベルにイコライズさ
れて、データバスＤＢ，バーＤＢ間の電位差がリセット
される。
【００１３】従って、このようなリセット回路６０で
は、そのリセット動作時にデータバスＤＢ，バーＤＢの
電位が高電位側電源Ｖddレベルにイコライズされるの
で、次サイクルがリードサイクルである場合に、メモリ
セルから読み出されたデータに基づく第１〜第３ビット
線ＢＬ１〜ＢＬ３，バーＢＬ１〜バーＢＬ３の電位と、
データバスＤＢ，バーＤＢの電位との差が大きくなる
（電源Ｖddレベル）。そのため、転送ゲート３ａ〜３ｃ
の電荷転送速度が速くなるので、図１６（ｂ）に示すよ
うにデータバスＤＢ，バーＤＢの電位が決定するまでの
時間ｔ１が短い。従って、このリセット回路６０を用い
た半導体記憶装置１では、リード動作を高速化すること
ができる。
は、そのリセット動作時にデータバスＤＢ，バーＤＢの
電位が高電位側電源Ｖddレベルにイコライズされるの
で、次サイクルがリードサイクルである場合に、メモリ
セルから読み出されたデータに基づく第１〜第３ビット
線ＢＬ１〜ＢＬ３，バーＢＬ１〜バーＢＬ３の電位と、
データバスＤＢ，バーＤＢの電位との差が大きくなる
（電源Ｖddレベル）。そのため、転送ゲート３ａ〜３ｃ
の電荷転送速度が速くなるので、図１６（ｂ）に示すよ
うにデータバスＤＢ，バーＤＢの電位が決定するまでの
時間ｔ１が短い。従って、このリセット回路６０を用い
た半導体記憶装置１では、リード動作を高速化すること
ができる。
【００１４】
【発明が解決しようとする課題】ところが、図１５
（ａ）に示す第１の従来例のリセット回路５０では、そ
のリセット動作時にデータバスＤＢ，バーＤＢの電位が
Ｖdd／２レベルにイコライズされるので、リード動作時
において、メモリセルから読み出されたデータに基づく
第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３の電位と、データバスＤＢ，バーＤＢの電位との
差が小さい（Ｖdd／２レベル）。そのため、転送ゲート
３ａ〜３ｃの電荷転送速度が遅く、図１５（ｂ）に示す
ようにデータバスＤＢ，バーＤＢの電位が決定するまで
の時間ｔ２が長い。従って、このリセット回路５０を用
いたＤＲＡＭでは、リード動作が遅いという問題があ
る。
（ａ）に示す第１の従来例のリセット回路５０では、そ
のリセット動作時にデータバスＤＢ，バーＤＢの電位が
Ｖdd／２レベルにイコライズされるので、リード動作時
において、メモリセルから読み出されたデータに基づく
第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３の電位と、データバスＤＢ，バーＤＢの電位との
差が小さい（Ｖdd／２レベル）。そのため、転送ゲート
３ａ〜３ｃの電荷転送速度が遅く、図１５（ｂ）に示す
ようにデータバスＤＢ，バーＤＢの電位が決定するまで
の時間ｔ２が長い。従って、このリセット回路５０を用
いたＤＲＡＭでは、リード動作が遅いという問題があ
る。
【００１５】一方、図１６（ａ）に示す第２の従来例の
リセット回路６０では、そのリセット動作時にデータバ
スＤＢ，バーＤＢの電位が電源Ｖddレベルにイコライズ
される。ここで、前記ライトアンプは、一般にその駆動
能力がセンスアンプ２ａ〜２ｃのそれよりも大きく構成
されている。そのため、ライト動作時において、ライト
アンプは、書き込みデータに基づいてデータバスＤＢ，
バーＤＢ及び第１〜第３ビット線ＢＬ１〜ＢＬ３，バー
ＢＬ１〜バーＢＬ３のチャージ・ディスチャージを容易
に行うことができる。従って、リセット回路６０がライ
ト動作期間におけるリセット動作時にデータバスＤＢ，
バーＤＢの電位を電源Ｖddレベルにイコライズすると、
消費電力が大きくなる。
リセット回路６０では、そのリセット動作時にデータバ
スＤＢ，バーＤＢの電位が電源Ｖddレベルにイコライズ
される。ここで、前記ライトアンプは、一般にその駆動
能力がセンスアンプ２ａ〜２ｃのそれよりも大きく構成
されている。そのため、ライト動作時において、ライト
アンプは、書き込みデータに基づいてデータバスＤＢ，
バーＤＢ及び第１〜第３ビット線ＢＬ１〜ＢＬ３，バー
ＢＬ１〜バーＢＬ３のチャージ・ディスチャージを容易
に行うことができる。従って、リセット回路６０がライ
ト動作期間におけるリセット動作時にデータバスＤＢ，
バーＤＢの電位を電源Ｖddレベルにイコライズすると、
消費電力が大きくなる。
【００１６】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、動作の高速化ととも
に、低消費電力化を図ることができる半導体記憶装置及
びその装置におけるデータバスのリセット方法を提供す
ることにある。
されたものであって、その目的は、動作の高速化ととも
に、低消費電力化を図ることができる半導体記憶装置及
びその装置におけるデータバスのリセット方法を提供す
ることにある。
【００１７】
【課題を解決するための手段】請求項１に記載の発明に
よれば、制御部の動作により、メモリセルへのライト動
作に先立って第１のリセット回路部が動作し、メモリセ
ルへのリード動作に先立って第２のリセット回路が動作
する。第１のリセット回路部は、データ書き込み動作に
応じた第１の電位にデータバス線対をイコライズし、そ
の電位差をリセットする。第２のリセット回路部は、デ
ータ読み出し動作に応じた第２の電位にデータバス線対
をイコライズし、その電位差をリセットする。従って、
ライト動作期間におけるリセット動作時の消費電力を抑
えることができる。しかも、リード動作期間ではデータ
バス線対の電位とビット線対の電位との差が大きくなり
転送ゲートの電荷転送速度が速くなるので、リード動作
を高速化することができる。その結果、半導体記憶装置
の動作の高速化とともに、低消費電力化を図ることがで
きる。
よれば、制御部の動作により、メモリセルへのライト動
作に先立って第１のリセット回路部が動作し、メモリセ
ルへのリード動作に先立って第２のリセット回路が動作
する。第１のリセット回路部は、データ書き込み動作に
応じた第１の電位にデータバス線対をイコライズし、そ
の電位差をリセットする。第２のリセット回路部は、デ
ータ読み出し動作に応じた第２の電位にデータバス線対
をイコライズし、その電位差をリセットする。従って、
ライト動作期間におけるリセット動作時の消費電力を抑
えることができる。しかも、リード動作期間ではデータ
バス線対の電位とビット線対の電位との差が大きくなり
転送ゲートの電荷転送速度が速くなるので、リード動作
を高速化することができる。その結果、半導体記憶装置
の動作の高速化とともに、低消費電力化を図ることがで
きる。
【００１８】請求項２に記載の発明によれば、制御部の
動作により、メモリセルへのリード動作に先立ってリセ
ット回路部が動作し、ライト動作期間にリセット回路部
が非動作状態になる。即ち、リセット回路部は、リード
動作に先立って高電位側電源レベル側又は低電位側電源
レベル側の所定の電位でデータバス線対をイコライズ
し、その電位差をリセットする。又、ライト動作期間又
はライト動作期間中の所定の期間においては、リセット
回路部はリセット動作を行わない。従って、ライト動作
期間における消費電力を抑えることができる。しかも、
リード動作期間ではデータバス線対の電位とビット線対
の電位との差が大きくなり転送ゲートの電荷転送速度が
速くなるので、リード動作を高速化することができる。
その結果、半導体記憶装置の動作の高速化とともに、低
消費電力化を図ることができる。
動作により、メモリセルへのリード動作に先立ってリセ
ット回路部が動作し、ライト動作期間にリセット回路部
が非動作状態になる。即ち、リセット回路部は、リード
動作に先立って高電位側電源レベル側又は低電位側電源
レベル側の所定の電位でデータバス線対をイコライズ
し、その電位差をリセットする。又、ライト動作期間又
はライト動作期間中の所定の期間においては、リセット
回路部はリセット動作を行わない。従って、ライト動作
期間における消費電力を抑えることができる。しかも、
リード動作期間ではデータバス線対の電位とビット線対
の電位との差が大きくなり転送ゲートの電荷転送速度が
速くなるので、リード動作を高速化することができる。
その結果、半導体記憶装置の動作の高速化とともに、低
消費電力化を図ることができる。
【００１９】請求項３に記載の発明によれば、メモリセ
ルへのライト動作に先立って、データ書き込み動作に応
じた第１の電位にデータバス線対がイコライズされ、そ
の電位差がリセットされる。又、メモリセルへのリード
動作に先立って、データ読み出し動作に応じた第２の電
位にデータバス線対がイコライズされ、その電位差がリ
セットされる。従って、ライト動作期間におけるリセッ
ト動作時の消費電力を抑えることができる。しかも、リ
ード動作期間ではデータバス線対の電位とビット線対の
電位との差が大きくなり転送ゲートの電荷転送速度が速
くなるので、リード動作を高速化することができる。そ
の結果、半導体記憶装置の動作の高速化とともに、低消
費電力化を図ることができる。
ルへのライト動作に先立って、データ書き込み動作に応
じた第１の電位にデータバス線対がイコライズされ、そ
の電位差がリセットされる。又、メモリセルへのリード
動作に先立って、データ読み出し動作に応じた第２の電
位にデータバス線対がイコライズされ、その電位差がリ
セットされる。従って、ライト動作期間におけるリセッ
ト動作時の消費電力を抑えることができる。しかも、リ
ード動作期間ではデータバス線対の電位とビット線対の
電位との差が大きくなり転送ゲートの電荷転送速度が速
くなるので、リード動作を高速化することができる。そ
の結果、半導体記憶装置の動作の高速化とともに、低消
費電力化を図ることができる。
【００２０】請求項４に記載の発明によれば、メモリセ
ルへのリード動作に先立って、高電位側電源レベル側又
は低電位側電源レベル側の所定の電位でデータバス線対
がイコライズされ、その電位差がリセットされる。又、
ライト動作時にリセット動作を行わない。従って、ライ
ト動作期間における消費電力を抑えることができる。し
かも、リード動作期間ではデータバス線対の電位とビッ
ト線対の電位との差が大きくなり転送ゲートの電荷転送
速度が速くなるので、リード動作を高速化することがで
きる。その結果、半導体記憶装置の動作の高速化ととも
に、低消費電力化を図ることができる。
ルへのリード動作に先立って、高電位側電源レベル側又
は低電位側電源レベル側の所定の電位でデータバス線対
がイコライズされ、その電位差がリセットされる。又、
ライト動作時にリセット動作を行わない。従って、ライ
ト動作期間における消費電力を抑えることができる。し
かも、リード動作期間ではデータバス線対の電位とビッ
ト線対の電位との差が大きくなり転送ゲートの電荷転送
速度が速くなるので、リード動作を高速化することがで
きる。その結果、半導体記憶装置の動作の高速化ととも
に、低消費電力化を図ることができる。
【００２１】
【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図１〜図３に従って
説明する。尚、説明の便宜上、図１４と同様の構成につ
いては同一の符号を付してその説明を一部省略する。
明を具体化した第１の実施の形態を図１〜図３に従って
説明する。尚、説明の便宜上、図１４と同様の構成につ
いては同一の符号を付してその説明を一部省略する。
【００２２】図１は、半導体記憶装置（例えば、ＳＤＲ
ＡＭ）１に備えられるコマンドデコーダ１０及びリセッ
ト回路１１を示す。コマンドデコーダ１０には、外部か
らクロック信号ＣＬＫ、制御信号ＲＡＳ，ＣＡＳ、及
び、ライトイネーブル信号ＷＥが入力される。コマンド
デコーダ１０は、クロック信号ＣＬＫに同期させた制御
信号ＲＡＳ，ＣＡＳ、及び、ライトイネーブル信号ＷＥ
をＤＲＡＭコア（図示略）に出力し、ＤＲＡＭコアの動
作を制御している。
ＡＭ）１に備えられるコマンドデコーダ１０及びリセッ
ト回路１１を示す。コマンドデコーダ１０には、外部か
らクロック信号ＣＬＫ、制御信号ＲＡＳ，ＣＡＳ、及
び、ライトイネーブル信号ＷＥが入力される。コマンド
デコーダ１０は、クロック信号ＣＬＫに同期させた制御
信号ＲＡＳ，ＣＡＳ、及び、ライトイネーブル信号ＷＥ
をＤＲＡＭコア（図示略）に出力し、ＤＲＡＭコアの動
作を制御している。
【００２３】又、コマンドデコーダ１０には制御回路１
０ａが備えられる。制御回路１０ａは、図２に示すよう
に遷移するリセット制御信号φeq及び切替信号φweをリ
セット回路１１に出力する。
０ａが備えられる。制御回路１０ａは、図２に示すよう
に遷移するリセット制御信号φeq及び切替信号φweをリ
セット回路１１に出力する。
【００２４】詳述すると、コマンドデコーダ１０は、前
記各信号ＲＡＳ，ＣＡＳ，ＷＥに基づいて、各コマンド
を解読する。制御回路１０ａは、リセット回路１１をリ
セット動作させる期間にＨレベルのリセット制御信号φ
eqを出力する。又、制御回路１０ａは、ライトコマンド
に応答してライト動作期間中、Ｈレベルの切替信号φwe
を出力し、リードコマンドに応答してリード動作期間
中、Ｌレベルの切替信号φweを出力する。
記各信号ＲＡＳ，ＣＡＳ，ＷＥに基づいて、各コマンド
を解読する。制御回路１０ａは、リセット回路１１をリ
セット動作させる期間にＨレベルのリセット制御信号φ
eqを出力する。又、制御回路１０ａは、ライトコマンド
に応答してライト動作期間中、Ｈレベルの切替信号φwe
を出力し、リードコマンドに応答してリード動作期間
中、Ｌレベルの切替信号φweを出力する。
【００２５】リセット回路１１は、３つのＮＭＯＳトラ
ンジスタＱ１１〜Ｑ１３、２つのＰＭＯＳトランジスタ
Ｑ１４，Ｑ１５、２つのＮＡＮＤ回路１２，１３、及
び、２つのインバータ回路１４，１５で構成される。Ｎ
ＭＯＳトランジスタＱ１２，Ｑ１３は第１のリセット回
路部１１ａを構成し、ＰＭＯＳトランジスタＱ１４，Ｑ
１５は第２のリセット回路部１１ｂを構成している。Ｎ
ＭＯＳトランジスタＱ１１は、両リセット回路部１１
ａ，１１ｂに共用される。ＮＡＮＤ回路１２，１３及び
インバータ回路１４，１５は制御部１１ｃを構成してい
る。
ンジスタＱ１１〜Ｑ１３、２つのＰＭＯＳトランジスタ
Ｑ１４，Ｑ１５、２つのＮＡＮＤ回路１２，１３、及
び、２つのインバータ回路１４，１５で構成される。Ｎ
ＭＯＳトランジスタＱ１２，Ｑ１３は第１のリセット回
路部１１ａを構成し、ＰＭＯＳトランジスタＱ１４，Ｑ
１５は第２のリセット回路部１１ｂを構成している。Ｎ
ＭＯＳトランジスタＱ１１は、両リセット回路部１１
ａ，１１ｂに共用される。ＮＡＮＤ回路１２，１３及び
インバータ回路１４，１５は制御部１１ｃを構成してい
る。
【００２６】ＮＭＯＳトランジスタＱ１１は、データバ
スＤＢ，バーＤＢ間に接続される。このＮＭＯＳトラン
ジスタＱ１１のゲートには、前記リセット制御信号φeq
が入力される。ＮＭＯＳトランジスタＱ１１は、Ｈレベ
ルのリセット制御信号φeqに基づいて、データバスＤ
Ｂ，バーＤＢの電位をイコライズする。
スＤＢ，バーＤＢ間に接続される。このＮＭＯＳトラン
ジスタＱ１１のゲートには、前記リセット制御信号φeq
が入力される。ＮＭＯＳトランジスタＱ１１は、Ｈレベ
ルのリセット制御信号φeqに基づいて、データバスＤ
Ｂ，バーＤＢの電位をイコライズする。
【００２７】第１のリセット回路部１１ａのＮＭＯＳト
ランジスタＱ１２，Ｑ１３はデータバスＤＢ，バーＤＢ
間に直列に接続される。これらＮＭＯＳトランジスタＱ
１２，Ｑ１３間のノードには、電源Ｖddの中間レベル、
即ちＶdd／２レベルのプリチャージ電源が電圧発生回路
１６から供給される。ＮＭＯＳトランジスタＱ１２，Ｑ
１３のゲートは互いに接続され、該ゲートは制御部１１
ｃを構成するＮＡＮＤ回路１２の出力端子に接続され
る。ＮＡＮＤ回路１２には、前記リセット制御信号φeq
をインバータ回路１４により反転した信号と、前記切替
信号φweが入力される。
ランジスタＱ１２，Ｑ１３はデータバスＤＢ，バーＤＢ
間に直列に接続される。これらＮＭＯＳトランジスタＱ
１２，Ｑ１３間のノードには、電源Ｖddの中間レベル、
即ちＶdd／２レベルのプリチャージ電源が電圧発生回路
１６から供給される。ＮＭＯＳトランジスタＱ１２，Ｑ
１３のゲートは互いに接続され、該ゲートは制御部１１
ｃを構成するＮＡＮＤ回路１２の出力端子に接続され
る。ＮＡＮＤ回路１２には、前記リセット制御信号φeq
をインバータ回路１４により反転した信号と、前記切替
信号φweが入力される。
【００２８】つまり、ＮＡＮＤ回路１２は、リセット制
御信号φeqの反転信号と、切替信号φweとに基づいて、
図２に示すような第１のリセット制御信号φeqＷを生成
し、ＮＭＯＳトランジスタＱ１２，Ｑ１３のゲートに出
力する。この第１のリセット制御信号φeqＷは、切替信
号φweがＨレベルの期間、即ちライトコマンドが発生し
てから次にリードコマンドが発生するライト動作期間に
おいて、リセット制御信号φeqと同様に遷移する信号で
ある。又、その期間外では、第１のリセット制御信号φ
eqＷはＬレベルとなる信号である。
御信号φeqの反転信号と、切替信号φweとに基づいて、
図２に示すような第１のリセット制御信号φeqＷを生成
し、ＮＭＯＳトランジスタＱ１２，Ｑ１３のゲートに出
力する。この第１のリセット制御信号φeqＷは、切替信
号φweがＨレベルの期間、即ちライトコマンドが発生し
てから次にリードコマンドが発生するライト動作期間に
おいて、リセット制御信号φeqと同様に遷移する信号で
ある。又、その期間外では、第１のリセット制御信号φ
eqＷはＬレベルとなる信号である。
【００２９】第２のリセット回路部１１ｂのＰＭＯＳト
ランジスタＱ１４，Ｑ１５はデータバスＤＢ，バーＤＢ
間に直列に接続される。これらＰＭＯＳトランジスタＱ
１４，Ｑ１５間のノードには、高電位側電源Ｖddレベル
のプリチャージ電源が供給される。ＰＭＯＳトランジス
タＱ１４，Ｑ１５のゲートは互いに接続され、該ゲート
は制御部１１ｃを構成するＮＡＮＤ回路１３の出力端子
に接続される。ＮＡＮＤ回路１３には前記リセット制御
信号φeqが入力され、前記切替信号φweをインバータ回
路１５により反転した信号が入力される。
ランジスタＱ１４，Ｑ１５はデータバスＤＢ，バーＤＢ
間に直列に接続される。これらＰＭＯＳトランジスタＱ
１４，Ｑ１５間のノードには、高電位側電源Ｖddレベル
のプリチャージ電源が供給される。ＰＭＯＳトランジス
タＱ１４，Ｑ１５のゲートは互いに接続され、該ゲート
は制御部１１ｃを構成するＮＡＮＤ回路１３の出力端子
に接続される。ＮＡＮＤ回路１３には前記リセット制御
信号φeqが入力され、前記切替信号φweをインバータ回
路１５により反転した信号が入力される。
【００３０】つまり、ＮＡＮＤ回路１３は、リセット制
御信号φeqと、切替信号φweの反転信号とに基づいて、
図２に示すような第２のリセット制御信号φeqＲを生成
し、ＰＭＯＳトランジスタＱ１４，Ｑ１５のゲートに出
力する。この第２のリセット制御信号φeqＲは、切替信
号φweがＬレベルの期間、即ちリードコマンドが発生し
てから次にライトコマンドが発生するリード動作期間に
おいて、リセット制御信号φeqの反転信号と同様に遷移
する信号である。又、その期間外では、第２のリセット
制御信号φeqＲはＨレベルとなる信号である。
御信号φeqと、切替信号φweの反転信号とに基づいて、
図２に示すような第２のリセット制御信号φeqＲを生成
し、ＰＭＯＳトランジスタＱ１４，Ｑ１５のゲートに出
力する。この第２のリセット制御信号φeqＲは、切替信
号φweがＬレベルの期間、即ちリードコマンドが発生し
てから次にライトコマンドが発生するリード動作期間に
おいて、リセット制御信号φeqの反転信号と同様に遷移
する信号である。又、その期間外では、第２のリセット
制御信号φeqＲはＨレベルとなる信号である。
【００３１】このように構成された半導体記憶装置１
が、図２に示すように前記ライトコマンドの発生に基づ
いてライト動作期間になると、リセット回路１１にはＨ
レベルの切替信号φweが入力される。制御部１１ｃは、
このＨレベルの切替信号φweに基づいて、リセット制御
信号φeqと同様に遷移する第１のリセット制御信号φeq
Ｗを第１のリセット回路部１１ａに出力するとともに、
Ｈレベルの第２のリセット制御信号φeqＲを第２のリセ
ット回路部１１ｂに出力する。つまり、制御部１１ｃ
は、Ｈレベルの切替信号φweが入力されると、第１のリ
セット回路部１１ａを第１のリセット制御信号φeqＷに
基づいて動作させ、第２のリセット回路部１１ｂを非動
作、即ちＰＭＯＳトランジスタＱ１４，Ｑ１５をオフさ
せる。
が、図２に示すように前記ライトコマンドの発生に基づ
いてライト動作期間になると、リセット回路１１にはＨ
レベルの切替信号φweが入力される。制御部１１ｃは、
このＨレベルの切替信号φweに基づいて、リセット制御
信号φeqと同様に遷移する第１のリセット制御信号φeq
Ｗを第１のリセット回路部１１ａに出力するとともに、
Ｈレベルの第２のリセット制御信号φeqＲを第２のリセ
ット回路部１１ｂに出力する。つまり、制御部１１ｃ
は、Ｈレベルの切替信号φweが入力されると、第１のリ
セット回路部１１ａを第１のリセット制御信号φeqＷに
基づいて動作させ、第２のリセット回路部１１ｂを非動
作、即ちＰＭＯＳトランジスタＱ１４，Ｑ１５をオフさ
せる。
【００３２】リセット制御信号φeq及び第１のリセット
制御信号φeqＷがともにＨレベルになると、ＮＭＯＳト
ランジスタＱ１１〜Ｑ１３がともにオンされる。する
と、図２に示すように、データバスＤＢ，バーＤＢの電
位が所定のタイミングでＶdd／２レベルにイコライズさ
れて、データバスＤＢ，バーＤＢ間の電位差がリセット
される。即ち、データバスＤＢ，バーＤＢがプリチャー
ジ電位（Ｖdd／２）にリセットされる。そして、このよ
うなリセット動作は、ライトコマンドが発生してから次
にリードコマンドが発生するまでの間、同様に行われ
る。
制御信号φeqＷがともにＨレベルになると、ＮＭＯＳト
ランジスタＱ１１〜Ｑ１３がともにオンされる。する
と、図２に示すように、データバスＤＢ，バーＤＢの電
位が所定のタイミングでＶdd／２レベルにイコライズさ
れて、データバスＤＢ，バーＤＢ間の電位差がリセット
される。即ち、データバスＤＢ，バーＤＢがプリチャー
ジ電位（Ｖdd／２）にリセットされる。そして、このよ
うなリセット動作は、ライトコマンドが発生してから次
にリードコマンドが発生するまでの間、同様に行われ
る。
【００３３】一方、前記リードコマンドの発生に基づい
て半導体記憶装置１がリード動作期間になると、リセッ
ト回路１１にはＬレベルの切替信号φweが入力される。
制御部１１ｃは、このＬレベルの切替信号φweに基づい
て、Ｌレベルの第１のリセット制御信号φeqＷを第１の
リセット回路部１１ａに出力するとともに、リセット制
御信号φeqの反転信号と同様に遷移する第２のリセット
制御信号φeqＲを第２のリセット回路部１１ｂに出力す
る。つまり、制御部１１ｃは、Ｌレベルの切替信号φwe
が入力されると、第１のリセット回路部１１ａを非動
作、即ちＮＭＯＳトランジスタＱ１２，Ｑ１３をオフさ
せ、第２のリセット回路部１１ｂを第２のリセット制御
信号φeqＲに基づいて動作させる。
て半導体記憶装置１がリード動作期間になると、リセッ
ト回路１１にはＬレベルの切替信号φweが入力される。
制御部１１ｃは、このＬレベルの切替信号φweに基づい
て、Ｌレベルの第１のリセット制御信号φeqＷを第１の
リセット回路部１１ａに出力するとともに、リセット制
御信号φeqの反転信号と同様に遷移する第２のリセット
制御信号φeqＲを第２のリセット回路部１１ｂに出力す
る。つまり、制御部１１ｃは、Ｌレベルの切替信号φwe
が入力されると、第１のリセット回路部１１ａを非動
作、即ちＮＭＯＳトランジスタＱ１２，Ｑ１３をオフさ
せ、第２のリセット回路部１１ｂを第２のリセット制御
信号φeqＲに基づいて動作させる。
【００３４】リセット制御信号φeqがＨレベル、第２の
リセット制御信号φeqＲがＬレベルになると、ＮＭＯＳ
トランジスタＱ１１及びＰＭＯＳトランジスタＱ１４，
Ｑ１５がともにオンされる。すると、図２に示すよう
に、データバスＤＢ，バーＤＢの電位が所定のタイミン
グで高電位側電源Ｖddレベルにイコライズされて、デー
タバスＤＢ，バーＤＢ間の電位差がリセットされる。即
ち、データバスＤＢ，バーＤＢがプリチャージ電位（Ｖ
dd）にリセットされる。そして、このようなリセット動
作は、リードコマンドが発生してから次にライトコマン
ドが発生するまでの間、同様に行われる。
リセット制御信号φeqＲがＬレベルになると、ＮＭＯＳ
トランジスタＱ１１及びＰＭＯＳトランジスタＱ１４，
Ｑ１５がともにオンされる。すると、図２に示すよう
に、データバスＤＢ，バーＤＢの電位が所定のタイミン
グで高電位側電源Ｖddレベルにイコライズされて、デー
タバスＤＢ，バーＤＢ間の電位差がリセットされる。即
ち、データバスＤＢ，バーＤＢがプリチャージ電位（Ｖ
dd）にリセットされる。そして、このようなリセット動
作は、リードコマンドが発生してから次にライトコマン
ドが発生するまでの間、同様に行われる。
【００３５】こうして、リセット回路１１は、ライトコ
マンドが発生してから次にリードコマンドが発生するま
での期間においては第１のリセット回路部１１ａにより
そのリセット動作時にデータバスＤＢ，バーＤＢの電位
をＶdd／２レベルにイコライズし、リードコマンドが発
生してから次にライトコマンドが発生するまでの期間に
おいては第２のリセット回路部１１ｂによりデータバス
ＤＢ，バーＤＢの電位を電源Ｖddレベルにイコライズす
る。
マンドが発生してから次にリードコマンドが発生するま
での期間においては第１のリセット回路部１１ａにより
そのリセット動作時にデータバスＤＢ，バーＤＢの電位
をＶdd／２レベルにイコライズし、リードコマンドが発
生してから次にライトコマンドが発生するまでの期間に
おいては第２のリセット回路部１１ｂによりデータバス
ＤＢ，バーＤＢの電位を電源Ｖddレベルにイコライズす
る。
【００３６】そのため、このようなリセット回路１１を
備えた半導体記憶装置１では、ライトコマンドが発生し
てから次にリードコマンドが発生するまでの期間の消費
電力が低く抑えられる。これは、ライトアンプは、上記
したように一般にその駆動能力がセンスアンプ２ａ〜２
ｃのそれよりも大きく構成されている。そのため、現サ
イクルがライトサイクルである場合、ライトアンプは、
書き込みデータに基づいてデータバスＤＢ，バーＤＢ及
び第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バ
ーＢＬ３のチャージ・ディスチャージを容易に行うこと
ができる。従って、この期間におけるリセット動作時に
データバスＤＢ，バーＤＢの電位をＶdd／２レベルにイ
コライズすることは消費電力を抑えることになる。
備えた半導体記憶装置１では、ライトコマンドが発生し
てから次にリードコマンドが発生するまでの期間の消費
電力が低く抑えられる。これは、ライトアンプは、上記
したように一般にその駆動能力がセンスアンプ２ａ〜２
ｃのそれよりも大きく構成されている。そのため、現サ
イクルがライトサイクルである場合、ライトアンプは、
書き込みデータに基づいてデータバスＤＢ，バーＤＢ及
び第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バ
ーＢＬ３のチャージ・ディスチャージを容易に行うこと
ができる。従って、この期間におけるリセット動作時に
データバスＤＢ，バーＤＢの電位をＶdd／２レベルにイ
コライズすることは消費電力を抑えることになる。
【００３７】しかも、リードコマンドが発生してから次
にライトコマンドが発生するまでの期間においては、そ
のリセット動作時にデータバスＤＢ，バーＤＢの電位が
電源Ｖddレベルにイコライズされるので、リード動作時
において、メモリセルから読み出されたデータに基づく
第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３の電位と、データバスＤＢ，バーＤＢの電位との
差が大きくなる（電源Ｖddレベル）。そのため、転送ゲ
ート３ａ〜３ｃの電荷転送速度が速くなるので、図２に
示すようにデータバスＤＢ，バーＤＢの電位が決定する
までの時間ｔ１が短い。従って、この形態の半導体記憶
装置１では、リード動作が高速化される。
にライトコマンドが発生するまでの期間においては、そ
のリセット動作時にデータバスＤＢ，バーＤＢの電位が
電源Ｖddレベルにイコライズされるので、リード動作時
において、メモリセルから読み出されたデータに基づく
第１〜第３ビット線ＢＬ１〜ＢＬ３，バーＢＬ１〜バー
ＢＬ３の電位と、データバスＤＢ，バーＤＢの電位との
差が大きくなる（電源Ｖddレベル）。そのため、転送ゲ
ート３ａ〜３ｃの電荷転送速度が速くなるので、図２に
示すようにデータバスＤＢ，バーＤＢの電位が決定する
までの時間ｔ１が短い。従って、この形態の半導体記憶
装置１では、リード動作が高速化される。
【００３８】上記したように、本実施の形態では以下の
作用効果を得ることができる。 （１）リセット回路１１は、制御部１１ｃの動作によ
り、ライトコマンドが発生してから次にリードコマンド
が発生するまでの期間においては第１のリセット回路部
１１ａが動作してデータバスＤＢ，バーＤＢのリセット
レベルをＶdd／２レベルとし、リードコマンドが発生し
てから次にライトコマンドが発生するまでの期間におい
ては第２のリセット回路部１１ｂが動作しデータバスＤ
Ｂ，バーＤＢのリセットレベルを電源Ｖddレベルとす
る。従って、ライト動作期間におけるリセット動作時の
消費電力を抑えることができる。しかも、リード動作期
間では転送ゲート３ａ〜３ｃの電荷転送速度が速くなる
ので、リード動作を高速化することができる。その結
果、半導体記憶装置１の動作の高速化とともに、低消費
電力化を図ることができる。
作用効果を得ることができる。 （１）リセット回路１１は、制御部１１ｃの動作によ
り、ライトコマンドが発生してから次にリードコマンド
が発生するまでの期間においては第１のリセット回路部
１１ａが動作してデータバスＤＢ，バーＤＢのリセット
レベルをＶdd／２レベルとし、リードコマンドが発生し
てから次にライトコマンドが発生するまでの期間におい
ては第２のリセット回路部１１ｂが動作しデータバスＤ
Ｂ，バーＤＢのリセットレベルを電源Ｖddレベルとす
る。従って、ライト動作期間におけるリセット動作時の
消費電力を抑えることができる。しかも、リード動作期
間では転送ゲート３ａ〜３ｃの電荷転送速度が速くなる
ので、リード動作を高速化することができる。その結
果、半導体記憶装置１の動作の高速化とともに、低消費
電力化を図ることができる。
【００３９】尚、この形態では、データバスＤＢ，バー
ＤＢのリセットレベルの切り替えが、ライトコマンド及
びリードコマンドの発生に基づいて行われている。この
ようにすると、リード動作又はライト動作が終了し、次
にコマンドが発生するまでの待ち時間においては、前サ
イクルのコマンドに従ったレベルでデータバスＤＢ，バ
ーＤＢがリセットされる。
ＤＢのリセットレベルの切り替えが、ライトコマンド及
びリードコマンドの発生に基づいて行われている。この
ようにすると、リード動作又はライト動作が終了し、次
にコマンドが発生するまでの待ち時間においては、前サ
イクルのコマンドに従ったレベルでデータバスＤＢ，バ
ーＤＢがリセットされる。
【００４０】そのため、次サイクルのコマンドが前サイ
クルのコマンドと異なる場合（コマンド切り替え時）に
おいて、データバスＤＢ，バーＤＢのリセットレベルが
切り替えられるため、切り替えられたリセットレベルで
データバスＤＢ，バーＤＢの電位が安定するまで、ライ
ト動作又はリード動作が行うことができず、その動作を
待機する必要がある。
クルのコマンドと異なる場合（コマンド切り替え時）に
おいて、データバスＤＢ，バーＤＢのリセットレベルが
切り替えられるため、切り替えられたリセットレベルで
データバスＤＢ，バーＤＢの電位が安定するまで、ライ
ト動作又はリード動作が行うことができず、その動作を
待機する必要がある。
【００４１】従って、前記リセット回路１１は、図３に
示すようにバーストモード時に特に有効である。つま
り、バーストモードにおけるライト動作期間及びリード
動作期間は連続して同じ動作が行われるため、上記した
コマンドの切り替え動作が少なくなるためである。
示すようにバーストモード時に特に有効である。つま
り、バーストモードにおけるライト動作期間及びリード
動作期間は連続して同じ動作が行われるため、上記した
コマンドの切り替え動作が少なくなるためである。
【００４２】尚、上記した実施の形態は以下のように変
更してもよい。 ○上記実施の形態のリセット回路１１では、ＰＭＯＳト
ランジスタＱ１４，Ｑ１５間のノードに供給されるプリ
チャージ電源を高電位側電源Ｖddレベルとし、ＮＭＯＳ
トランジスタＱ１２，Ｑ１３間のノードに供給される電
圧発生回路１６が生成するプリチャージ電源を電源Ｖdd
の中間レベル、即ちＶdd／２レベルとして、ライト動作
時のリセットレベルをＶdd／２レベルとし、リード動作
時のリセットレベルを電源Ｖddレベルとしたが、リード
動作時のリセットレベルを任意のプリチャージ電源レベ
ルとし、ライト動作時のリセットレベルをそのプリチャ
ージ電源の中間レベル付近とすればよい。
更してもよい。 ○上記実施の形態のリセット回路１１では、ＰＭＯＳト
ランジスタＱ１４，Ｑ１５間のノードに供給されるプリ
チャージ電源を高電位側電源Ｖddレベルとし、ＮＭＯＳ
トランジスタＱ１２，Ｑ１３間のノードに供給される電
圧発生回路１６が生成するプリチャージ電源を電源Ｖdd
の中間レベル、即ちＶdd／２レベルとして、ライト動作
時のリセットレベルをＶdd／２レベルとし、リード動作
時のリセットレベルを電源Ｖddレベルとしたが、リード
動作時のリセットレベルを任意のプリチャージ電源レベ
ルとし、ライト動作時のリセットレベルをそのプリチャ
ージ電源の中間レベル付近とすればよい。
【００４３】例えば、図４に示すようなリセット回路１
７に変更する。ＰＭＯＳトランジスタＱ１４，Ｑ１５間
のノードには、高電位側電源Ｖddがダイオード接続した
ＮＭＯＳトランジスタＱ１６を介して供給される。即
ち、該ノードには、電源ＶddレベルからＮＭＯＳトラン
ジスタＱ１６のしきい値電圧Ｖth分だけ低い（Ｖdd−Ｖ
th）レベルのプリチャージ電源が供給される。又、ＮＭ
ＯＳトランジスタＱ１２，Ｑ１３間のノードには、電圧
発生回路１８が生成するプリチャージ電源（Ｖdd−Ｖt
h）レベルの中間レベル、即ち（Ｖdd−Ｖth）／２レベ
ルのプリチャージ電源が供給される。このようにすれ
ば、ライト動作時のリセットレベルが（Ｖdd−Ｖth）／
２レベルとなり、リード動作時のリセットレベルが（Ｖ
dd−Ｖth）レベルとなる。このようにしても、上記実施
の形態と同様の効果がある。
７に変更する。ＰＭＯＳトランジスタＱ１４，Ｑ１５間
のノードには、高電位側電源Ｖddがダイオード接続した
ＮＭＯＳトランジスタＱ１６を介して供給される。即
ち、該ノードには、電源ＶddレベルからＮＭＯＳトラン
ジスタＱ１６のしきい値電圧Ｖth分だけ低い（Ｖdd−Ｖ
th）レベルのプリチャージ電源が供給される。又、ＮＭ
ＯＳトランジスタＱ１２，Ｑ１３間のノードには、電圧
発生回路１８が生成するプリチャージ電源（Ｖdd−Ｖt
h）レベルの中間レベル、即ち（Ｖdd−Ｖth）／２レベ
ルのプリチャージ電源が供給される。このようにすれ
ば、ライト動作時のリセットレベルが（Ｖdd−Ｖth）／
２レベルとなり、リード動作時のリセットレベルが（Ｖ
dd−Ｖth）レベルとなる。このようにしても、上記実施
の形態と同様の効果がある。
【００４４】又、上記実施の形態では、プリチャージ電
源を高電位側電源Ｖddレベルとしたが、低電位側電源
（ＶSS）レベルとしてもよい。尚、プリチャージ電源を
高電位側電源Ｖddレベルとする場合には、上記したよう
にＮＭＯＳトランジスタで構成した転送ゲート３ａ〜３
ｃを使用し、プリチャージ電源を低電位側電源（ＶSS）
レベルとする場合には、ＰＭＯＳトランジスタで構成し
た転送ゲートを使用した方が、転送ゲートの電子又は正
孔の移動効率が高くなる。
源を高電位側電源Ｖddレベルとしたが、低電位側電源
（ＶSS）レベルとしてもよい。尚、プリチャージ電源を
高電位側電源Ｖddレベルとする場合には、上記したよう
にＮＭＯＳトランジスタで構成した転送ゲート３ａ〜３
ｃを使用し、プリチャージ電源を低電位側電源（ＶSS）
レベルとする場合には、ＰＭＯＳトランジスタで構成し
た転送ゲートを使用した方が、転送ゲートの電子又は正
孔の移動効率が高くなる。
【００４５】○上記実施の形態のリセット回路１１にお
いて、半導体記憶装置１の電源投入時等の初期リセット
時にリード動作時と同じリセットレベル（電源Ｖddレベ
ル）でリセット動作を行うようにしてもよい。
いて、半導体記憶装置１の電源投入時等の初期リセット
時にリード動作時と同じリセットレベル（電源Ｖddレベ
ル）でリセット動作を行うようにしてもよい。
【００４６】○上記実施の形態では、ライト動作時に電
圧発生回路１６から中間電位（Ｖdd／２）のプリチャー
ジ電源を供給してデータバスＤＢ，バーＤＢをプリチャ
ージ電位にリセットしたが、中間電位のリセットはこれ
に限定されない。例えば、電圧発生回路１６及びＮＭＯ
ＳトランジスタＱ１２，Ｑ１３を省略し、単にＮＭＯＳ
トランジスタＱ１１でデータバスＤＢ，バーＤＢ間をシ
ョートする。このようにしても、リセット時のデータバ
スＤＢ，バーＤＢはほぼ中間電位（Ｖdd／２）となる。
尚、この場合、データバスＤＢ，バーＤＢ間をショート
した結果生じる電位は、上記した請求項に記載される第
１の電位に含まれる。
圧発生回路１６から中間電位（Ｖdd／２）のプリチャー
ジ電源を供給してデータバスＤＢ，バーＤＢをプリチャ
ージ電位にリセットしたが、中間電位のリセットはこれ
に限定されない。例えば、電圧発生回路１６及びＮＭＯ
ＳトランジスタＱ１２，Ｑ１３を省略し、単にＮＭＯＳ
トランジスタＱ１１でデータバスＤＢ，バーＤＢ間をシ
ョートする。このようにしても、リセット時のデータバ
スＤＢ，バーＤＢはほぼ中間電位（Ｖdd／２）となる。
尚、この場合、データバスＤＢ，バーＤＢ間をショート
した結果生じる電位は、上記した請求項に記載される第
１の電位に含まれる。
【００４７】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図５〜図７に従って説明す
る。尚、説明の便宜上、前記実施の形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。
化した第２の実施の形態を図５〜図７に従って説明す
る。尚、説明の便宜上、前記実施の形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。
【００４８】図５は、本実施の形態のコマンドデコーダ
１０及びリセット回路２１を示す。コマンドデコーダ１
０に備えられる制御回路１０ａは、図６に示すように、
３つのＤフリップフロップ（Ｄ−ＦＦ）回路１０ｂ〜１
０ｄ、２段のインバータ回路よりなる２つの遅延回路１
０ｅ，１０ｆ、及び、信号生成回路１０ｇを備えてい
る。
１０及びリセット回路２１を示す。コマンドデコーダ１
０に備えられる制御回路１０ａは、図６に示すように、
３つのＤフリップフロップ（Ｄ−ＦＦ）回路１０ｂ〜１
０ｄ、２段のインバータ回路よりなる２つの遅延回路１
０ｅ，１０ｆ、及び、信号生成回路１０ｇを備えてい
る。
【００４９】Ｄフリップフロップ回路１０ｃは、データ
入力端子に入力される信号ＷＥと、クロック入力端子に
入力される信号ＣＬＫに基づいて出力信号を生成し、そ
の出力信号をＤフリップフロップ回路１０ｄのデータ入
力端子に出力する。Ｄフリップフロップ回路１０ｂは、
データ入力端子に入力される信号ＣＡＳと、クロック入
力端子に入力される信号ＣＬＫに基づいて出力信号を生
成し、その出力信号を遅延回路１０ｅを介してＤフリッ
プフロップ回路１０ｄのクロック入力端子に出力する。
Ｄフリップフロップ回路１０ｄは、データ入力端子に入
力される回路１０ｃの出力信号と、クロック入力端子に
入力される回路１０ｅからの出力信号に基づいて、図７
に示すように遷移する切替信号φweを生成し、リセット
回路２１に出力する。信号生成回路１０ｇは、遅延回路
１０ｆを介して入力されるクロック信号ＣＬＫに基づい
て、図７に示すように遷移するリセット制御信号φeqを
生成し、リセット回路２１に出力する。
入力端子に入力される信号ＷＥと、クロック入力端子に
入力される信号ＣＬＫに基づいて出力信号を生成し、そ
の出力信号をＤフリップフロップ回路１０ｄのデータ入
力端子に出力する。Ｄフリップフロップ回路１０ｂは、
データ入力端子に入力される信号ＣＡＳと、クロック入
力端子に入力される信号ＣＬＫに基づいて出力信号を生
成し、その出力信号を遅延回路１０ｅを介してＤフリッ
プフロップ回路１０ｄのクロック入力端子に出力する。
Ｄフリップフロップ回路１０ｄは、データ入力端子に入
力される回路１０ｃの出力信号と、クロック入力端子に
入力される回路１０ｅからの出力信号に基づいて、図７
に示すように遷移する切替信号φweを生成し、リセット
回路２１に出力する。信号生成回路１０ｇは、遅延回路
１０ｆを介して入力されるクロック信号ＣＬＫに基づい
て、図７に示すように遷移するリセット制御信号φeqを
生成し、リセット回路２１に出力する。
【００５０】リセット回路２１は、１つのＮＭＯＳトラ
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、１つのＮＡＮＤ回路１３、及び、２つのインバ
ータ回路１５，２２で構成される。トランジスタＱ１
１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成し、
ＮＡＮＤ回路１３及びインバータ回路１５，２２は制御
部２１ｂを構成している。
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、１つのＮＡＮＤ回路１３、及び、２つのインバ
ータ回路１５，２２で構成される。トランジスタＱ１
１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成し、
ＮＡＮＤ回路１３及びインバータ回路１５，２２は制御
部２１ｂを構成している。
【００５１】制御部２１ｂにおいて、ＮＡＮＤ回路１３
には前記リセット制御信号φeqが入力され、前記切替信
号φweをインバータ回路１５により反転した信号が入力
される。つまり、ＮＡＮＤ回路１３は、リセット制御信
号φeqと切替信号φweの反転信号とに基づいて、図７に
示すようなリセット制御信号φeqＲを出力する。
には前記リセット制御信号φeqが入力され、前記切替信
号φweをインバータ回路１５により反転した信号が入力
される。つまり、ＮＡＮＤ回路１３は、リセット制御信
号φeqと切替信号φweの反転信号とに基づいて、図７に
示すようなリセット制御信号φeqＲを出力する。
【００５２】リセット制御信号φeqＲはインバータ回路
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてオンし、データバス
ＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコライズ
する。
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてオンし、データバス
ＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコライズ
する。
【００５３】このリセット制御信号φeqＲは、図７に示
すように、切替信号φweがＨレベルの期間（ライト動作
期間）において、Ｈレベルとなる信号である。一方、切
替信号φweがＬレベルの期間（リード動作期間）では、
リセット制御信号φeqＲは、リセット制御信号φeqの反
転信号と同様に遷移する信号である。
すように、切替信号φweがＨレベルの期間（ライト動作
期間）において、Ｈレベルとなる信号である。一方、切
替信号φweがＬレベルの期間（リード動作期間）では、
リセット制御信号φeqＲは、リセット制御信号φeqの反
転信号と同様に遷移する信号である。
【００５４】このような半導体記憶装置１が、図７に示
すように、ライトコマンドの発生に基づいてライト動作
期間になると、リセット回路２１にはＨレベルの切替信
号φweが入力される。制御部２１ｂは、このＨレベルの
切替信号φweに基づいて、リセット制御信号φeqに係わ
らずＨレベルのリセット制御信号φeqＲをリセット回路
部２１ａに出力する。つまり、制御部２１ｂは、このラ
イト動作期間中、リセット回路部２１ａを非動作、即ち
トランジスタＱ１１，Ｑ１４，Ｑ１５をともにオフさせ
る。こうして、リセット回路部２１ａは、ライト動作期
間中、データバスＤＢ，バーＤＢ間の電位差をリセット
するリセット動作を行わない。
すように、ライトコマンドの発生に基づいてライト動作
期間になると、リセット回路２１にはＨレベルの切替信
号φweが入力される。制御部２１ｂは、このＨレベルの
切替信号φweに基づいて、リセット制御信号φeqに係わ
らずＨレベルのリセット制御信号φeqＲをリセット回路
部２１ａに出力する。つまり、制御部２１ｂは、このラ
イト動作期間中、リセット回路部２１ａを非動作、即ち
トランジスタＱ１１，Ｑ１４，Ｑ１５をともにオフさせ
る。こうして、リセット回路部２１ａは、ライト動作期
間中、データバスＤＢ，バーＤＢ間の電位差をリセット
するリセット動作を行わない。
【００５５】一方、リードコマンドの発生に基づいて半
導体記憶装置１がリード動作期間になると、リセット回
路２１にはＬレベルの切替信号φweが入力される。制御
部２１ｂは、このＬレベルの切替信号φweに基づいて、
リセット制御信号φeqの反転信号と同様に遷移するリセ
ット制御信号φeqＲをリセット回路部２１ａに出力す
る。つまり、制御部２１ｂは、このリード動作期間中、
リセット回路部２１ａをリセット制御信号φeqＲに基づ
いてリセット動作させる。
導体記憶装置１がリード動作期間になると、リセット回
路２１にはＬレベルの切替信号φweが入力される。制御
部２１ｂは、このＬレベルの切替信号φweに基づいて、
リセット制御信号φeqの反転信号と同様に遷移するリセ
ット制御信号φeqＲをリセット回路部２１ａに出力す
る。つまり、制御部２１ｂは、このリード動作期間中、
リセット回路部２１ａをリセット制御信号φeqＲに基づ
いてリセット動作させる。
【００５６】即ち、図７に示すように、Ｌレベルのリセ
ット制御信号φeqＲに基づいて、トランジスタＱ１１，
Ｑ１４，Ｑ１５がともにオンされる。すると、データバ
スＤＢ，バーＤＢの電位が所定のタイミングで高電位側
電源Ｖddレベルにイコライズされて、データバスＤＢ，
バーＤＢ間の電位差がリセットされる。
ット制御信号φeqＲに基づいて、トランジスタＱ１１，
Ｑ１４，Ｑ１５がともにオンされる。すると、データバ
スＤＢ，バーＤＢの電位が所定のタイミングで高電位側
電源Ｖddレベルにイコライズされて、データバスＤＢ，
バーＤＢ間の電位差がリセットされる。
【００５７】こうして、リセット回路２１は、ライト動
作期間にリセット動作を行わず、リード動作期間にリセ
ット回路部２１ａによりデータバスＤＢ，バーＤＢの電
位を電源Ｖddレベルにイコライズする。
作期間にリセット動作を行わず、リード動作期間にリセ
ット回路部２１ａによりデータバスＤＢ，バーＤＢの電
位を電源Ｖddレベルにイコライズする。
【００５８】尚、ライト動作期間中、書き込みデータに
基づくライトアンプの動作によって、データバスＤＢ，
バーＤＢ及び第１〜第３ビット線ＢＬ１〜ＢＬ３，バー
ＢＬ１〜バーＢＬ３のチャージ・ディスチャージが容易
に行われる。従って、この期間において、データバスＤ
Ｂ，バーＤＢのリセットを行わなくても支障はないの
で、リセット動作にかかる電力を消費しなくてすむ。
基づくライトアンプの動作によって、データバスＤＢ，
バーＤＢ及び第１〜第３ビット線ＢＬ１〜ＢＬ３，バー
ＢＬ１〜バーＢＬ３のチャージ・ディスチャージが容易
に行われる。従って、この期間において、データバスＤ
Ｂ，バーＤＢのリセットを行わなくても支障はないの
で、リセット動作にかかる電力を消費しなくてすむ。
【００５９】従って、ライト動作時の消費電力が低く抑
えられるとともに、リード動作時にはデータバスＤＢ，
バーＤＢの電位が電源Ｖddレベルにイコライズされるの
で、リード動作が高速になる。そのため、このようなリ
セット回路２１を備えた半導体記憶装置１の消費電力が
低く抑えられるとともに、処理動作が高速になる。
えられるとともに、リード動作時にはデータバスＤＢ，
バーＤＢの電位が電源Ｖddレベルにイコライズされるの
で、リード動作が高速になる。そのため、このようなリ
セット回路２１を備えた半導体記憶装置１の消費電力が
低く抑えられるとともに、処理動作が高速になる。
【００６０】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図８〜図１０に従って説明す
る。尚、説明の便宜上、前記実施の形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。
又、本実施の形態の半導体記憶装置１は、バースト転送
動作を行うものである。
化した第３の実施の形態を図８〜図１０に従って説明す
る。尚、説明の便宜上、前記実施の形態と同様の構成に
ついては同一の符号を付してその説明を一部省略する。
又、本実施の形態の半導体記憶装置１は、バースト転送
動作を行うものである。
【００６１】図８は、本実施の形態のコマンドデコーダ
３０及びリセット回路３１を示す。コマンドデコーダ３
０に備えられる制御回路３０ａは、図９に示すように、
３つのＤフリップフロップ（Ｄ−ＦＦ）回路１０ｂ〜１
０ｄ、２つの遅延回路１０ｅ，１０ｆ、及、２つの信号
生成回路１０ｇ，３０ｂを備えている。
３０及びリセット回路３１を示す。コマンドデコーダ３
０に備えられる制御回路３０ａは、図９に示すように、
３つのＤフリップフロップ（Ｄ−ＦＦ）回路１０ｂ〜１
０ｄ、２つの遅延回路１０ｅ，１０ｆ、及、２つの信号
生成回路１０ｇ，３０ｂを備えている。
【００６２】Ｄフリップフロップ回路１０ｄは、データ
入力端子に入力される回路１０ｃの出力信号と、クロッ
ク入力端子に入力される回路１０ｅからの出力信号に基
づいて、図１０に示すように遷移する切替信号φweを生
成し、リセット回路３１に出力する。信号生成回路３０
ｂは、遅延回路１０ｅ，１０ｆからの出力信号に基づい
て、図１０に示すように遷移するバーストモード検出信
号φburst を生成し、リセット回路３１に出力する。信
号生成回路１０ｇは、遅延回路１０ｆからの出力信号と
信号生成回路３０ｂからのバーストモード検出信号φbu
rst とに基づいて、図１０に示すように遷移するリセッ
ト制御信号φeqを生成し、リセット回路３１に出力す
る。
入力端子に入力される回路１０ｃの出力信号と、クロッ
ク入力端子に入力される回路１０ｅからの出力信号に基
づいて、図１０に示すように遷移する切替信号φweを生
成し、リセット回路３１に出力する。信号生成回路３０
ｂは、遅延回路１０ｅ，１０ｆからの出力信号に基づい
て、図１０に示すように遷移するバーストモード検出信
号φburst を生成し、リセット回路３１に出力する。信
号生成回路１０ｇは、遅延回路１０ｆからの出力信号と
信号生成回路３０ｂからのバーストモード検出信号φbu
rst とに基づいて、図１０に示すように遷移するリセッ
ト制御信号φeqを生成し、リセット回路３１に出力す
る。
【００６３】リセット回路３１は、１つのＮＭＯＳトラ
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、２つのＮＡＮＤ回路１３，３２、及び、１つの
インバータ回路２２で構成される。トランジスタＱ１
１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成し、
ＮＡＮＤ回路１３，３２及びインバータ回路２２は制御
部３１ｂを構成している。
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、２つのＮＡＮＤ回路１３，３２、及び、１つの
インバータ回路２２で構成される。トランジスタＱ１
１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成し、
ＮＡＮＤ回路１３，３２及びインバータ回路２２は制御
部３１ｂを構成している。
【００６４】制御部３１ｂにおいて、ＮＡＮＤ回路３２
には前記バーストモード検出信号φburst が入力され、
前記切替信号φweが入力される。ＮＡＮＤ回路１３には
前記リセット制御信号φeqが入力され、ＮＡＮＤ回路３
２の出力信号が入力される。つまり、ＮＡＮＤ回路１３
は、リセット制御信号φeqと、ＮＡＮＤ回路３２の出力
信号とに基づいて、図１０に示すようなリセット制御信
号φeqＲを出力する。
には前記バーストモード検出信号φburst が入力され、
前記切替信号φweが入力される。ＮＡＮＤ回路１３には
前記リセット制御信号φeqが入力され、ＮＡＮＤ回路３
２の出力信号が入力される。つまり、ＮＡＮＤ回路１３
は、リセット制御信号φeqと、ＮＡＮＤ回路３２の出力
信号とに基づいて、図１０に示すようなリセット制御信
号φeqＲを出力する。
【００６５】リセット制御信号φeqＲはインバータ回路
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてともにオンし、デー
タバスＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコ
ライズする。
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてともにオンし、デー
タバスＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコ
ライズする。
【００６６】このリセット制御信号φeqＲは、図１０に
示すように、切替信号φweがＨレベルの期間（ライト動
作期間）であって、かつバーストモード検出信号φburs
t がＨレベルとなる期間（バーストモード時）におい
て、Ｈレベルとなる信号である。つまり、リセット制御
信号φeqＲは、バーストライト動作時にＨレベルとな
る。又、その期間外、即ち通常ライト動作時及びリード
動作時においては、リセット制御信号φeqＲはリセット
制御信号φeqの反転信号と同様に遷移する信号である。
示すように、切替信号φweがＨレベルの期間（ライト動
作期間）であって、かつバーストモード検出信号φburs
t がＨレベルとなる期間（バーストモード時）におい
て、Ｈレベルとなる信号である。つまり、リセット制御
信号φeqＲは、バーストライト動作時にＨレベルとな
る。又、その期間外、即ち通常ライト動作時及びリード
動作時においては、リセット制御信号φeqＲはリセット
制御信号φeqの反転信号と同様に遷移する信号である。
【００６７】このような半導体記憶装置１が、図１０に
示すように、ライトコマンドの発生に基づいてライト動
作期間になると、リセット回路３１にはＨレベルの切替
信号φweが入力される。
示すように、ライトコマンドの発生に基づいてライト動
作期間になると、リセット回路３１にはＨレベルの切替
信号φweが入力される。
【００６８】このライト動作が通常ライト動作である場
合（バーストライト動作でない場合、リセット回路３１
にはＬレベルのバーストモード検出信号φburst が入力
される。制御部３１ｂは、このＬレベルのバーストモー
ド検出信号φburst に基づいて、リセット制御信号φeq
の反転信号と同様に遷移するリセット制御信号φeqＲを
リセット回路部２１ａに出力する。つまり、制御部３１
ｂは、この通常ライト動作期間中、リセット回路部２１
ａをリセット制御信号φeqＲに基づいてリセット動作さ
せ、データバスＤＢ，バーＤＢの電位を高電位側電源Ｖ
ddレベルにイコライズする。
合（バーストライト動作でない場合、リセット回路３１
にはＬレベルのバーストモード検出信号φburst が入力
される。制御部３１ｂは、このＬレベルのバーストモー
ド検出信号φburst に基づいて、リセット制御信号φeq
の反転信号と同様に遷移するリセット制御信号φeqＲを
リセット回路部２１ａに出力する。つまり、制御部３１
ｂは、この通常ライト動作期間中、リセット回路部２１
ａをリセット制御信号φeqＲに基づいてリセット動作さ
せ、データバスＤＢ，バーＤＢの電位を高電位側電源Ｖ
ddレベルにイコライズする。
【００６９】一方、前記ライト動作がバーストライト動
作である場合、リセット回路３１にはＨレベルのバース
トモード検出信号φburst が入力される。すると、制御
部３１ｂは、Ｈレベルの切替信号φwe及びバーストモー
ド検出信号φburst に基づいて、リセット制御信号φeq
に係わらずＨレベルのリセット制御信号φeqＲをリセッ
ト回路部２１ａに出力する。つまり、制御部３１ｂは、
このバーストライト動作期間中、リセット回路部２１ａ
を非動作、即ちトランジスタＱ１１，Ｑ１４，Ｑ１５を
ともにオフさせる。こうして、リセット回路部２１ａ
は、バーストライト動作期間中、データバスＤＢ，バー
ＤＢ間の電位差をリセットするリセット動作を行わな
い。
作である場合、リセット回路３１にはＨレベルのバース
トモード検出信号φburst が入力される。すると、制御
部３１ｂは、Ｈレベルの切替信号φwe及びバーストモー
ド検出信号φburst に基づいて、リセット制御信号φeq
に係わらずＨレベルのリセット制御信号φeqＲをリセッ
ト回路部２１ａに出力する。つまり、制御部３１ｂは、
このバーストライト動作期間中、リセット回路部２１ａ
を非動作、即ちトランジスタＱ１１，Ｑ１４，Ｑ１５を
ともにオフさせる。こうして、リセット回路部２１ａ
は、バーストライト動作期間中、データバスＤＢ，バー
ＤＢ間の電位差をリセットするリセット動作を行わな
い。
【００７０】そして、バーストライト動作が終了し（バ
ーストモード検出信号φburst がＬレベルになり）、リ
セット制御信号φeqがＨレベルになると、リセット制御
信号φeqＲがＬレベルになる。制御部３１ｂは、このＬ
レベルのリセット制御信号φeqＲに基づいてリセット動
作させ、データバスＤＢ，バーＤＢの電位を高電位側電
源Ｖddレベルにイコライズする。つまり、リード動作に
先立ってリセット動作が行われる。
ーストモード検出信号φburst がＬレベルになり）、リ
セット制御信号φeqがＨレベルになると、リセット制御
信号φeqＲがＬレベルになる。制御部３１ｂは、このＬ
レベルのリセット制御信号φeqＲに基づいてリセット動
作させ、データバスＤＢ，バーＤＢの電位を高電位側電
源Ｖddレベルにイコライズする。つまり、リード動作に
先立ってリセット動作が行われる。
【００７１】一方、リードコマンドの発生に基づいて半
導体記憶装置１がリード動作期間になると、リセット回
路３１にはＬレベルの切替信号φweが入力される。制御
部３１ｂは、このＬレベルの切替信号φweに基づいて、
バーストモード検出信号φburst に係わらずリセット制
御信号φeqの反転信号と同様に遷移するリセット制御信
号φeqＲをリセット回路部２１ａに出力する。つまり、
制御部３１ｂは、このリード動作期間中、リセット回路
部２１ａをリセット制御信号φeqＲに基づいてリセット
動作させ、データバスＤＢ，バーＤＢの電位を高電位側
電源Ｖddレベルにイコライズする。
導体記憶装置１がリード動作期間になると、リセット回
路３１にはＬレベルの切替信号φweが入力される。制御
部３１ｂは、このＬレベルの切替信号φweに基づいて、
バーストモード検出信号φburst に係わらずリセット制
御信号φeqの反転信号と同様に遷移するリセット制御信
号φeqＲをリセット回路部２１ａに出力する。つまり、
制御部３１ｂは、このリード動作期間中、リセット回路
部２１ａをリセット制御信号φeqＲに基づいてリセット
動作させ、データバスＤＢ，バーＤＢの電位を高電位側
電源Ｖddレベルにイコライズする。
【００７２】こうして、リセット回路３１は、バースト
ライト動作期間においてはリセット動作を行わず、通常
ライト動作期間及びリード動作期間においてはリセット
回路部２１ａによりデータバスＤＢ，バーＤＢの電位を
電源Ｖddレベルにイコライズする。従って、バーストラ
イト動作時の消費電力が低く抑えられる。
ライト動作期間においてはリセット動作を行わず、通常
ライト動作期間及びリード動作期間においてはリセット
回路部２１ａによりデータバスＤＢ，バーＤＢの電位を
電源Ｖddレベルにイコライズする。従って、バーストラ
イト動作時の消費電力が低く抑えられる。
【００７３】しかも、バーストライト動作を終了した後
（バーストモード検出信号φburstがＬレベルになった
後）にリセット動作が行われる。つまり、リード動作に
先立ってリセット動作が行われるので、リード動作への
切り替えを短時間で行うことができる。従って、このよ
うなリセット回路３１を備えた半導体記憶装置１では、
消費電力が低く抑えられるとともに、処理動作が高速に
なる。
（バーストモード検出信号φburstがＬレベルになった
後）にリセット動作が行われる。つまり、リード動作に
先立ってリセット動作が行われるので、リード動作への
切り替えを短時間で行うことができる。従って、このよ
うなリセット回路３１を備えた半導体記憶装置１では、
消費電力が低く抑えられるとともに、処理動作が高速に
なる。
【００７４】（第４の実施の形態）以下、本発明を具体
化した第４の実施の形態を図１１〜図１３に従って説明
する。尚、説明の便宜上、前記実施の形態と同様の構成
については同一の符号を付してその説明を一部省略す
る。又、本実施の形態の半導体記憶装置１は、バースト
転送動作及びライトマスク動作を行うものである。
化した第４の実施の形態を図１１〜図１３に従って説明
する。尚、説明の便宜上、前記実施の形態と同様の構成
については同一の符号を付してその説明を一部省略す
る。又、本実施の形態の半導体記憶装置１は、バースト
転送動作及びライトマスク動作を行うものである。
【００７５】図１１は、本実施の形態のコマンドデコー
ダ４０及びリセット回路４１を示す。コマンドデコーダ
４０には、各信号ＣＬＫ，ＲＡＳ，ＣＡＳ，ＷＥに加え
て、マスク信号ＭＡＳＫが入力される。コマンドデコー
ダ４０には制御回路４０ａが備えられ、該制御回路４０
ａは、図１２に示すように、４つのＤフリップフロップ
（Ｄ−ＦＦ）回路１０ｂ〜１０ｄ，４０ｂ、２つの遅延
回路１０ｅ，１０ｆ、及、２つの信号生成回路１０ｇ，
３０ｂを備えている。
ダ４０及びリセット回路４１を示す。コマンドデコーダ
４０には、各信号ＣＬＫ，ＲＡＳ，ＣＡＳ，ＷＥに加え
て、マスク信号ＭＡＳＫが入力される。コマンドデコー
ダ４０には制御回路４０ａが備えられ、該制御回路４０
ａは、図１２に示すように、４つのＤフリップフロップ
（Ｄ−ＦＦ）回路１０ｂ〜１０ｄ，４０ｂ、２つの遅延
回路１０ｅ，１０ｆ、及、２つの信号生成回路１０ｇ，
３０ｂを備えている。
【００７６】Ｄフリップフロップ回路１０ｄは、データ
入力端子に入力される回路１０ｃの出力信号と、クロッ
ク入力端子に入力される回路１０ｅからの出力信号に基
づいて、図１３に示すように遷移する切替信号φweを生
成し、リセット回路４１に出力する。信号生成回路３０
ｂは、遅延回路１０ｅ，１０ｆからの出力信号に基づい
て、図１３に示すように遷移するバーストモード検出信
号φburst を生成し、リセット回路４１に出力する。信
号生成回路１０ｇは、遅延回路１０ｆからの出力信号と
信号生成回路３０ｂからのバーストモード検出信号φbu
rst とに基づいて、図１３に示すように遷移するリセッ
ト制御信号φeqを生成し、リセット回路４１に出力す
る。Ｄフリップフロップ回路４０ｂは、データ入力端子
に入力される信号ＭＡＳＫと、クロック入力端子に入力
される信号ＣＬＫに基づいて、図１３に示すように遷移
するマスクモード検出信号φmaskを生成し、リセット回
路４１に出力する。
入力端子に入力される回路１０ｃの出力信号と、クロッ
ク入力端子に入力される回路１０ｅからの出力信号に基
づいて、図１３に示すように遷移する切替信号φweを生
成し、リセット回路４１に出力する。信号生成回路３０
ｂは、遅延回路１０ｅ，１０ｆからの出力信号に基づい
て、図１３に示すように遷移するバーストモード検出信
号φburst を生成し、リセット回路４１に出力する。信
号生成回路１０ｇは、遅延回路１０ｆからの出力信号と
信号生成回路３０ｂからのバーストモード検出信号φbu
rst とに基づいて、図１３に示すように遷移するリセッ
ト制御信号φeqを生成し、リセット回路４１に出力す
る。Ｄフリップフロップ回路４０ｂは、データ入力端子
に入力される信号ＭＡＳＫと、クロック入力端子に入力
される信号ＣＬＫに基づいて、図１３に示すように遷移
するマスクモード検出信号φmaskを生成し、リセット回
路４１に出力する。
【００７７】リセット回路４１は、１つのＮＭＯＳトラ
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、２つのＮＡＮＤ回路１３，４２、及び、２つの
インバータ回路２２，４３で構成される。トランジスタ
Ｑ１１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成
し、ＮＡＮＤ回路１３，４２及びインバータ回路２２，
４３は制御部４１ｂを構成している。
ンジスタＱ１１、２つのＰＭＯＳトランジスタＱ１４，
Ｑ１５、２つのＮＡＮＤ回路１３，４２、及び、２つの
インバータ回路２２，４３で構成される。トランジスタ
Ｑ１１，Ｑ１４，Ｑ１５はリセット回路部２１ａを構成
し、ＮＡＮＤ回路１３，４２及びインバータ回路２２，
４３は制御部４１ｂを構成している。
【００７８】制御部４１ｂにおいて、ＮＡＮＤ回路４２
には前記バーストモード検出信号φburst が入力され、
前記切替信号φweが入力され、前記マスクモード検出信
号φmaskをインバータ回路４３により反転した信号が入
力される。ＮＡＮＤ回路１３には前記リセット制御信号
φeqが入力され、ＮＡＮＤ回路４２の出力信号が入力さ
れる。つまり、ＮＡＮＤ回路１３は、リセット制御信号
φeqと、ＮＡＮＤ回路４２の出力信号とに基づいて、図
１３に示すようなリセット制御信号φeqＲを出力する。
には前記バーストモード検出信号φburst が入力され、
前記切替信号φweが入力され、前記マスクモード検出信
号φmaskをインバータ回路４３により反転した信号が入
力される。ＮＡＮＤ回路１３には前記リセット制御信号
φeqが入力され、ＮＡＮＤ回路４２の出力信号が入力さ
れる。つまり、ＮＡＮＤ回路１３は、リセット制御信号
φeqと、ＮＡＮＤ回路４２の出力信号とに基づいて、図
１３に示すようなリセット制御信号φeqＲを出力する。
【００７９】リセット制御信号φeqＲはインバータ回路
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてともにオンし、デー
タバスＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコ
ライズする。
２２により反転されてＮＭＯＳトランジスタＱ１１のゲ
ートに供給されるとともに、該信号φeqＲがＰＭＯＳト
ランジスタＱ１４，Ｑ１５のゲートに供給される。従っ
て、トランジスタＱ１１，Ｑ１４，Ｑ１５はＬレベルの
リセット制御信号φeqＲに基づいてともにオンし、デー
タバスＤＢ，バーＤＢを高電位側電源Ｖddレベルにイコ
ライズする。
【００８０】このリセット制御信号φeqＲは、図１３に
示すように、切替信号φweがＨレベルの期間（ライト動
作期間）であって、かつバーストモード検出信号φburs
t がＨレベルとなる期間（バーストモード時）で、更に
マスクモード検出信号φmaskがＬレベルとなる期間（マ
スクモード以外の時）において、Ｈレベルとなる信号で
ある。つまり、つまり、リセット制御信号φeqＲは、ラ
イトマスク以外のバーストライト動作時にＨレベルとな
る。又、その期間外、即ち通常ライト動作時、ライトマ
スク動作時及びリード動作時では、リセット制御信号φ
eqＲはリセット制御信号φeqの反転信号と同様に遷移す
る信号である。
示すように、切替信号φweがＨレベルの期間（ライト動
作期間）であって、かつバーストモード検出信号φburs
t がＨレベルとなる期間（バーストモード時）で、更に
マスクモード検出信号φmaskがＬレベルとなる期間（マ
スクモード以外の時）において、Ｈレベルとなる信号で
ある。つまり、つまり、リセット制御信号φeqＲは、ラ
イトマスク以外のバーストライト動作時にＨレベルとな
る。又、その期間外、即ち通常ライト動作時、ライトマ
スク動作時及びリード動作時では、リセット制御信号φ
eqＲはリセット制御信号φeqの反転信号と同様に遷移す
る信号である。
【００８１】このような半導体記憶装置１が、図１３に
示すように、ライトコマンドの発生に基づいてライト動
作期間になると、リセット回路４１にはＨレベルの切替
信号φweが入力される。
示すように、ライトコマンドの発生に基づいてライト動
作期間になると、リセット回路４１にはＨレベルの切替
信号φweが入力される。
【００８２】このライト動作が通常ライト動作である場
合、リセット回路４１にはＬレベルのバーストモード検
出信号φburst が入力される。制御部４１ｂは、このＬ
レベルのバーストモード検出信号φburst に基づいて、
リセット制御信号φeqの反転信号と同様に遷移するリセ
ット制御信号φeqＲをリセット回路部２１ａに出力す
る。つまり、制御部４１ｂは、この通常ライト動作期間
中、リセット回路部２１ａをリセット制御信号φeqＲに
基づいてリセット動作させ、データバスＤＢ，バーＤＢ
の電位を高電位側電源Ｖddレベルにイコライズする。
合、リセット回路４１にはＬレベルのバーストモード検
出信号φburst が入力される。制御部４１ｂは、このＬ
レベルのバーストモード検出信号φburst に基づいて、
リセット制御信号φeqの反転信号と同様に遷移するリセ
ット制御信号φeqＲをリセット回路部２１ａに出力す
る。つまり、制御部４１ｂは、この通常ライト動作期間
中、リセット回路部２１ａをリセット制御信号φeqＲに
基づいてリセット動作させ、データバスＤＢ，バーＤＢ
の電位を高電位側電源Ｖddレベルにイコライズする。
【００８３】一方、前記ライト動作がバーストライト動
作である場合、リセット回路４１にはＨレベルのバース
トモード検出信号φburst が入力される。すると、制御
部４１ｂは、ともにＨレベルの切替信号φwe及びバース
トモード検出信号φburst に基づいて、リセット制御信
号φeqに係わらずＨレベルのリセット制御信号φeqＲを
リセット回路部２１ａに出力する。つまり、制御部４１
ｂは、このバーストライト動作期間中、リセット回路部
２１ａを非動作、即ちトランジスタＱ１１，Ｑ１４，Ｑ
１５をともにオフさせる。こうして、リセット回路部２
１ａは、バーストライト動作期間中、データバスＤＢ，
バーＤＢ間の電位差をリセットするリセット動作を行わ
ない。
作である場合、リセット回路４１にはＨレベルのバース
トモード検出信号φburst が入力される。すると、制御
部４１ｂは、ともにＨレベルの切替信号φwe及びバース
トモード検出信号φburst に基づいて、リセット制御信
号φeqに係わらずＨレベルのリセット制御信号φeqＲを
リセット回路部２１ａに出力する。つまり、制御部４１
ｂは、このバーストライト動作期間中、リセット回路部
２１ａを非動作、即ちトランジスタＱ１１，Ｑ１４，Ｑ
１５をともにオフさせる。こうして、リセット回路部２
１ａは、バーストライト動作期間中、データバスＤＢ，
バーＤＢ間の電位差をリセットするリセット動作を行わ
ない。
【００８４】又、バーストライト動作中、ライトマスク
動作モードになると、リセット回路４１にはＨレベルの
マスクモード検出信号φmaskが入力される。制御部４１
ｂは、このＨレベルのマスクモード検出信号φmaskに基
づいて、リセット制御信号φeqの反転信号と同様に遷移
するリセット制御信号φeqＲをリセット回路部２１ａに
出力する。従って、制御部４１ｂは、このライトマスク
動作期間中、リセット回路部２１ａをリセット制御信号
φeqＲに基づいてリセット動作させ、データバスＤＢ，
バーＤＢの電位を高電位側電源Ｖddレベルにイコライズ
する。つまり、リード動作に先立ってリセット動作が行
われる。
動作モードになると、リセット回路４１にはＨレベルの
マスクモード検出信号φmaskが入力される。制御部４１
ｂは、このＨレベルのマスクモード検出信号φmaskに基
づいて、リセット制御信号φeqの反転信号と同様に遷移
するリセット制御信号φeqＲをリセット回路部２１ａに
出力する。従って、制御部４１ｂは、このライトマスク
動作期間中、リセット回路部２１ａをリセット制御信号
φeqＲに基づいてリセット動作させ、データバスＤＢ，
バーＤＢの電位を高電位側電源Ｖddレベルにイコライズ
する。つまり、リード動作に先立ってリセット動作が行
われる。
【００８５】一方、リードコマンドの発生に基づいて半
導体記憶装置１がリード動作期間になると、リセット回
路４１にはＬレベルの切替信号φweが入力される。制御
部４１ｂは、このＬレベルの切替信号φweに基づいて、
バーストモード検出信号φburst に係わらずリセット制
御信号φeqの反転信号と同様に遷移するリセット制御信
号φeqＲをリセット回路部２１ａに出力する。つまり、
制御部４１ｂは、このリード動作期間中、リセット回路
部２１ａをリセット制御信号φeqＲに基づいてリセット
動作させ、データバスＤＢ，バーＤＢの電位を高電位側
電源Ｖddレベルにイコライズする。
導体記憶装置１がリード動作期間になると、リセット回
路４１にはＬレベルの切替信号φweが入力される。制御
部４１ｂは、このＬレベルの切替信号φweに基づいて、
バーストモード検出信号φburst に係わらずリセット制
御信号φeqの反転信号と同様に遷移するリセット制御信
号φeqＲをリセット回路部２１ａに出力する。つまり、
制御部４１ｂは、このリード動作期間中、リセット回路
部２１ａをリセット制御信号φeqＲに基づいてリセット
動作させ、データバスＤＢ，バーＤＢの電位を高電位側
電源Ｖddレベルにイコライズする。
【００８６】こうして、リセット回路４１は、ライトマ
スク以外のバーストライト動作期間においてはリセット
動作を行わず、通常ライト動作期間、ライトマスク動作
時及びリード動作期間においてはリセット回路部２１ａ
によりデータバスＤＢ，バーＤＢの電位を電源Ｖddレベ
ルにイコライズする。従って、ライトマスク以外のバー
ストライト動作時の消費電力が低く抑えられる。
スク以外のバーストライト動作期間においてはリセット
動作を行わず、通常ライト動作期間、ライトマスク動作
時及びリード動作期間においてはリセット回路部２１ａ
によりデータバスＤＢ，バーＤＢの電位を電源Ｖddレベ
ルにイコライズする。従って、ライトマスク以外のバー
ストライト動作時の消費電力が低く抑えられる。
【００８７】しかも、ライトマスク動作を開始した後
（マスクモード検出信号φmaskがＨレベルになった後）
にリセット動作が行われる。つまり、リード動作に先立
ってリセット動作が行われるので、リード動作への切り
替えを短時間で行うことができる。従って、このような
リセット回路４１を備えた半導体記憶装置１では、消費
電力が低く抑えられるとともに、処理動作が高速にな
る。
（マスクモード検出信号φmaskがＨレベルになった後）
にリセット動作が行われる。つまり、リード動作に先立
ってリセット動作が行われるので、リード動作への切り
替えを短時間で行うことができる。従って、このような
リセット回路４１を備えた半導体記憶装置１では、消費
電力が低く抑えられるとともに、処理動作が高速にな
る。
【００８８】尚、上記した各実施の形態は以下のように
変更してもよい。 ○上記各実施の形態では、プリチャージ電源を高電位側
電源Ｖddレベルとしたが、低電位側電源（ＶSS）レベル
としてもよい。尚、プリチャージ電源を高電位側電源Ｖ
ddレベルとする場合には、上記したようにＮＭＯＳトラ
ンジスタで構成した転送ゲート３ａ〜３ｃを使用し、プ
リチャージ電源を低電位側電源（ＶSS）レベルとする場
合には、ＰＭＯＳトランジスタで構成した転送ゲートを
使用した方が、転送ゲートの電子又は正孔の移動効率が
高くなる。
変更してもよい。 ○上記各実施の形態では、プリチャージ電源を高電位側
電源Ｖddレベルとしたが、低電位側電源（ＶSS）レベル
としてもよい。尚、プリチャージ電源を高電位側電源Ｖ
ddレベルとする場合には、上記したようにＮＭＯＳトラ
ンジスタで構成した転送ゲート３ａ〜３ｃを使用し、プ
リチャージ電源を低電位側電源（ＶSS）レベルとする場
合には、ＰＭＯＳトランジスタで構成した転送ゲートを
使用した方が、転送ゲートの電子又は正孔の移動効率が
高くなる。
【００８９】上記各実施形態に基づいて、以下の事項を
開示する。 （１） 複数のビット線対をそれぞれ転送ゲートを介し
て一対のデータバス線対に接続し、ライトコマンドに応
答してデータバス線対に入力された書き込みデータを転
送ゲート及びビット線を介して所定のメモリセルに書き
込み、リードコマンドに応答してビット線に読み出され
たデータを転送ゲート及びデータバス線を介して読み出
しデータとして出力する半導体記憶装置において、所定
のリセット期間において、前記データバス線対を所定の
プリチャージ電位にリセットするリセット回路を備え、
前記リセット回路は、第１の電位を前記所定のプリチャ
ージ電位としてリセット動作を行う第１のリセット回路
部と、第２の電位を前記所定のプリチャージ電位として
リセット動作を行う第２のリセット回路部と、前記メモ
リセルへのライト動作に先立って第１のリセット回路部
を動作状態に切り替えると共に第２のリセット回路部を
非動作状態に切り替え、前記メモリセルへのリード動作
に先立って第１のリセット回路部を非動作状態に切り替
えると共に第２のリセット回路部を動作状態に切り替え
る制御部とを備えたことを特徴とする半導体記憶装置。
開示する。 （１） 複数のビット線対をそれぞれ転送ゲートを介し
て一対のデータバス線対に接続し、ライトコマンドに応
答してデータバス線対に入力された書き込みデータを転
送ゲート及びビット線を介して所定のメモリセルに書き
込み、リードコマンドに応答してビット線に読み出され
たデータを転送ゲート及びデータバス線を介して読み出
しデータとして出力する半導体記憶装置において、所定
のリセット期間において、前記データバス線対を所定の
プリチャージ電位にリセットするリセット回路を備え、
前記リセット回路は、第１の電位を前記所定のプリチャ
ージ電位としてリセット動作を行う第１のリセット回路
部と、第２の電位を前記所定のプリチャージ電位として
リセット動作を行う第２のリセット回路部と、前記メモ
リセルへのライト動作に先立って第１のリセット回路部
を動作状態に切り替えると共に第２のリセット回路部を
非動作状態に切り替え、前記メモリセルへのリード動作
に先立って第１のリセット回路部を非動作状態に切り替
えると共に第２のリセット回路部を動作状態に切り替え
る制御部とを備えたことを特徴とする半導体記憶装置。
【００９０】（２） 上記（１）に記載の半導体記憶装
置において、前記第１及び第２の電位を外部電源の範囲
内とし、前記第１の電位を前記第２の電位よりも前記外
部電源の中間レベル側に設定したことを特徴とする半導
体記憶装置。
置において、前記第１及び第２の電位を外部電源の範囲
内とし、前記第１の電位を前記第２の電位よりも前記外
部電源の中間レベル側に設定したことを特徴とする半導
体記憶装置。
【００９１】（３） 上記（１）又は（２）に記載の半
導体記憶装置において、前記リセット回路は、前記プリ
チャージ電位レベルの切り替えを、少なくともバースト
モード時に行うことを特徴とする半導体記憶装置。
導体記憶装置において、前記リセット回路は、前記プリ
チャージ電位レベルの切り替えを、少なくともバースト
モード時に行うことを特徴とする半導体記憶装置。
【００９２】（４） 上記（１）又は（２）に記載の半
導体記憶装置において、前記転送ゲートをＮＭＯＳトラ
ンジスタで構成し、前記第２の電位を高電位側電源レベ
ル側としたことを特徴とする半導体記憶装置。
導体記憶装置において、前記転送ゲートをＮＭＯＳトラ
ンジスタで構成し、前記第２の電位を高電位側電源レベ
ル側としたことを特徴とする半導体記憶装置。
【００９３】（５） 上記（１）又は（２）に記載の半
導体記憶装置において、前記転送ゲートをＰＭＯＳトラ
ンジスタで構成し、前記第２の電位を低電位側電源レベ
ル側としたことを特徴とする半導体記憶装置。
導体記憶装置において、前記転送ゲートをＰＭＯＳトラ
ンジスタで構成し、前記第２の電位を低電位側電源レベ
ル側としたことを特徴とする半導体記憶装置。
【００９４】（６） 上記（１）又は（２）に記載の半
導体記憶装置において、前記リセット回路は、初期リセ
ット時に前記第２の電位を前記所定のプリチャージ電位
としてリセット動作を行うことを特徴とする半導体記憶
装置。
導体記憶装置において、前記リセット回路は、初期リセ
ット時に前記第２の電位を前記所定のプリチャージ電位
としてリセット動作を行うことを特徴とする半導体記憶
装置。
【００９５】（７） 複数のビット線対をそれぞれ転送
ゲートを介して一対のデータバス線対に接続し、ライト
コマンドに応答してデータバス線対に入力された書き込
みデータを転送ゲート及びビット線を介して所定のメモ
リセルに書き込み、リードコマンドに応答してビット線
に読み出されたデータを転送ゲート及びデータバス線を
介して読み出しデータとして出力する半導体記憶装置に
おいて、所定のリセット期間において、前記データバス
線対を所定のプリチャージ電位にリセットするリセット
回路を備え、前記リセット回路は、高電位側電源レベル
側又は低電位側電源レベル側の所定の電位を前記所定の
プリチャージ電位としてリセット動作を行うリセット回
路部と、前記メモリセルへのリード動作に先立って前記
リセット回路部を動作状態に切り替え、ライト動作期間
に前記リセット回路部を非動作状態に切り替える制御部
とを備えたことを特徴とする半導体記憶装置。
ゲートを介して一対のデータバス線対に接続し、ライト
コマンドに応答してデータバス線対に入力された書き込
みデータを転送ゲート及びビット線を介して所定のメモ
リセルに書き込み、リードコマンドに応答してビット線
に読み出されたデータを転送ゲート及びデータバス線を
介して読み出しデータとして出力する半導体記憶装置に
おいて、所定のリセット期間において、前記データバス
線対を所定のプリチャージ電位にリセットするリセット
回路を備え、前記リセット回路は、高電位側電源レベル
側又は低電位側電源レベル側の所定の電位を前記所定の
プリチャージ電位としてリセット動作を行うリセット回
路部と、前記メモリセルへのリード動作に先立って前記
リセット回路部を動作状態に切り替え、ライト動作期間
に前記リセット回路部を非動作状態に切り替える制御部
とを備えたことを特徴とする半導体記憶装置。
【００９６】（８） 上記（７）に記載の半導体記憶装
置において、前記リセット回路は、前記リセット動作を
バーストライト動作が終了した後に行うことを特徴とす
る半導体記憶装置。
置において、前記リセット回路は、前記リセット動作を
バーストライト動作が終了した後に行うことを特徴とす
る半導体記憶装置。
【００９７】（９） 上記（７）に記載の半導体記憶装
置において、前記リセット回路は、前記リセット動作を
ライトマスク動作が開始された後に行うことを特徴とす
る半導体記憶装置。
置において、前記リセット回路は、前記リセット動作を
ライトマスク動作が開始された後に行うことを特徴とす
る半導体記憶装置。
【００９８】（１０） 複数のビット線対をそれぞれ転
送ゲートを介して一対のデータバス線対に接続し、ライ
トコマンドに応答してデータバス線対に入力された書き
込みデータを転送ゲート及びビット線を介して所定のメ
モリセルに書き込み、リードコマンドに応答してビット
線に読み出されたデータを転送ゲート及びデータバス線
を介して読み出しデータとして出力する半導体記憶装置
において、所定のリセット期間に前記データバス線対を
所定のプリチャージ電位にリセットするデータバスのリ
セット方法であって、前記メモリセルへのライト動作に
先立って第１の電位を前記所定のプリチャージ電位とし
てリセット動作を行い、前記メモリセルへのリード動作
に先立って第２の電位を前記所定のプリチャージ電位と
してリセット動作を行うことを特徴とするデータバスの
リセット方法。
送ゲートを介して一対のデータバス線対に接続し、ライ
トコマンドに応答してデータバス線対に入力された書き
込みデータを転送ゲート及びビット線を介して所定のメ
モリセルに書き込み、リードコマンドに応答してビット
線に読み出されたデータを転送ゲート及びデータバス線
を介して読み出しデータとして出力する半導体記憶装置
において、所定のリセット期間に前記データバス線対を
所定のプリチャージ電位にリセットするデータバスのリ
セット方法であって、前記メモリセルへのライト動作に
先立って第１の電位を前記所定のプリチャージ電位とし
てリセット動作を行い、前記メモリセルへのリード動作
に先立って第２の電位を前記所定のプリチャージ電位と
してリセット動作を行うことを特徴とするデータバスの
リセット方法。
【００９９】（１１） 上記（１０）に記載のデータバ
スのリセット方法において、前記第１及び第２の電位を
外部電源の範囲内とし、前記第１の電位を前記第２の電
位よりも前記外部電源の中間レベル側に設定したことを
特徴とするデータバスのリセット方法。
スのリセット方法において、前記第１及び第２の電位を
外部電源の範囲内とし、前記第１の電位を前記第２の電
位よりも前記外部電源の中間レベル側に設定したことを
特徴とするデータバスのリセット方法。
【０１００】（１２） 上記（１０）又は（１１）に記
載のデータバスのリセット方法において、前記プリチャ
ージ電位レベルの切り替えを、少なくともバーストモー
ド時に行うことを特徴とするデータバスのリセット方
法。
載のデータバスのリセット方法において、前記プリチャ
ージ電位レベルの切り替えを、少なくともバーストモー
ド時に行うことを特徴とするデータバスのリセット方
法。
【０１０１】（１３） 複数のビット線対をそれぞれ転
送ゲートを介して一対のデータバス線対に接続し、ライ
トコマンドに応答してデータバス線対に入力された書き
込みデータを転送ゲート及びビット線を介して所定のメ
モリセルに書き込み、リードコマンドに応答してビット
線に読み出されたデータを転送ゲート及びデータバス線
を介して読み出しデータとして出力する半導体記憶装置
において、所定のリセット期間において、前記データバ
ス線対を所定のプリチャージ電位にリセットするデータ
バスのリセット方法であって、前記メモリセルへのリー
ド動作に先立って高電位側電源レベル側又は低電位側電
源レベル側の所定の電位を前記所定のプリチャージ電位
としてリセット動作を行い、ライト動作時に前記リセッ
ト動作を行わないことを特徴とするデータバスのリセッ
ト方法。
送ゲートを介して一対のデータバス線対に接続し、ライ
トコマンドに応答してデータバス線対に入力された書き
込みデータを転送ゲート及びビット線を介して所定のメ
モリセルに書き込み、リードコマンドに応答してビット
線に読み出されたデータを転送ゲート及びデータバス線
を介して読み出しデータとして出力する半導体記憶装置
において、所定のリセット期間において、前記データバ
ス線対を所定のプリチャージ電位にリセットするデータ
バスのリセット方法であって、前記メモリセルへのリー
ド動作に先立って高電位側電源レベル側又は低電位側電
源レベル側の所定の電位を前記所定のプリチャージ電位
としてリセット動作を行い、ライト動作時に前記リセッ
ト動作を行わないことを特徴とするデータバスのリセッ
ト方法。
【０１０２】（１４） 上記（１３）に記載のデータバ
スのリセット方法において、前記リセット動作は、バー
ストライト動作が終了した後に行うことを特徴とするデ
ータバスのリセット方法。
スのリセット方法において、前記リセット動作は、バー
ストライト動作が終了した後に行うことを特徴とするデ
ータバスのリセット方法。
【０１０３】（１５） 上記（１３）に記載のデータバ
スのリセット方法において、前記リセット動作は、ライ
トマスク動作が開始された後に行うことを特徴とするデ
ータバスのリセット方法。
スのリセット方法において、前記リセット動作は、ライ
トマスク動作が開始された後に行うことを特徴とするデ
ータバスのリセット方法。
【０１０４】
【発明の効果】以上詳述したように、本発明によれば、
動作の高速化とともに、低消費電力化を図ることができ
る半導体記憶装置及びその装置におけるデータバスのリ
セット方法を提供することができる。
動作の高速化とともに、低消費電力化を図ることができ
る半導体記憶装置及びその装置におけるデータバスのリ
セット方法を提供することができる。
【図１】 第１の実施の形態のリセット回路及びコマン
ドデコーダの概略構成図。
ドデコーダの概略構成図。
【図２】 半導体記憶装置の動作を示す波形図。
【図３】 バーストモード時の動作を示す波形図。
【図４】 別例のリセット回路及びコマンドデコーダの
概略構成図。
概略構成図。
【図５】 第２の実施の形態のリセット回路及びコマン
ドデコーダの概略構成図。
ドデコーダの概略構成図。
【図６】 コマンドデコーダの概略構成図。
【図７】 半導体記憶装置の動作を示す波形図。
【図８】 第３の実施の形態のリセット回路及びコマン
ドデコーダの概略構成図。
ドデコーダの概略構成図。
【図９】 コマンドデコーダの概略構成図。
【図１０】 半導体記憶装置の動作を示す波形図。
【図１１】 第４の実施の形態のリセット回路及びコマ
ンドデコーダの概略構成図。
ンドデコーダの概略構成図。
【図１２】 コマンドデコーダの概略構成図。
【図１３】 半導体記憶装置の動作を示す波形図。
【図１４】 半導体記憶装置の要部概略構成図。
【図１５】 第１の従来例のリセット回路の説明図。
【図１６】 第２の従来例のリセット回路の説明図。
３ａ〜３ｃ 転送ゲート １１，１７，２１，３１，４１ リセット回路 １１ａ 第１のリセット回路部 １１ｂ 第２のリセット回路部 １１ｃ 制御部 ２１ａ リセット回路部 ２１ｂ，３１ｂ，４１ｂ 制御部 ＢＬ１〜ＢＬ３，バーＢＬ１〜ＢＬ３ ビット線 ＤＢ，バーＤＢ データバス線 Ｖdd，ＶSS 第２の電源としての外部電源 Ｖdd／２ 第１の電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B024 AA01 AA15 BA07 BA21 BA29 CA07
Claims (4)
- 【請求項１】 複数のビット線対をそれぞれ転送ゲート
を介して一対のデータバス線対に接続し、ライトコマン
ドに応答してデータバス線対に入力された書き込みデー
タを転送ゲート及びビット線を介して所定のメモリセル
に書き込み、リードコマンドに応答してビット線に読み
出されたデータを転送ゲート及びデータバス線を介して
読み出しデータとして出力する半導体記憶装置におい
て、 所定のリセット期間において、前記データバス線対を所
定のプリチャージ電位にリセットするリセット回路を備
え、 前記リセット回路は、 第１の電位を前記所定のプリチャージ電位としてリセッ
ト動作を行う第１のリセット回路部と、 第２の電位を前記所定のプリチャージ電位としてリセッ
ト動作を行う第２のリセット回路部と、 前記メモリセルへのライト動作に先立って第１のリセッ
ト回路部を動作状態に切り替えると共に第２のリセット
回路部を非動作状態に切り替え、前記メモリセルへのリ
ード動作に先立って第１のリセット回路部を非動作状態
に切り替えると共に第２のリセット回路部を動作状態に
切り替える制御部とを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】 複数のビット線対をそれぞれ転送ゲート
を介して一対のデータバス線対に接続し、ライトコマン
ドに応答してデータバス線対に入力された書き込みデー
タを転送ゲート及びビット線を介して所定のメモリセル
に書き込み、リードコマンドに応答してビット線に読み
出されたデータを転送ゲート及びデータバス線を介して
読み出しデータとして出力する半導体記憶装置におい
て、 所定のリセット期間において、前記データバス線対を所
定のプリチャージ電位にリセットするリセット回路を備
え、 前記リセット回路は、 高電位側電源レベル側又は低電位側電源レベル側の所定
の電位を前記所定のプリチャージ電位としてリセット動
作を行うリセット回路部と、 前記メモリセルへのリード動作に先立って前記リセット
回路部を動作状態に切り替え、ライト動作期間に前記リ
セット回路部を非動作状態に切り替える制御部とを備え
たことを特徴とする半導体記憶装置。 - 【請求項３】 複数のビット線対をそれぞれ転送ゲート
を介して一対のデータバス線対に接続し、ライトコマン
ドに応答してデータバス線対に入力された書き込みデー
タを転送ゲート及びビット線を介して所定のメモリセル
に書き込み、リードコマンドに応答してビット線に読み
出されたデータを転送ゲート及びデータバス線を介して
読み出しデータとして出力する半導体記憶装置におい
て、所定のリセット期間に前記データバス線対を所定の
プリチャージ電位にリセットするデータバスのリセット
方法であって、 前記メモリセルへのライト動作に先立って第１の電位を
前記所定のプリチャージ電位としてリセット動作を行
い、前記メモリセルへのリード動作に先立って第２の電
位を前記所定のプリチャージ電位としてリセット動作を
行うことを特徴とするデータバスのリセット方法。 - 【請求項４】 複数のビット線対をそれぞれ転送ゲート
を介して一対のデータバス線対に接続し、ライトコマン
ドに応答してデータバス線対に入力された書き込みデー
タを転送ゲート及びビット線を介して所定のメモリセル
に書き込み、リードコマンドに応答してビット線に読み
出されたデータを転送ゲート及びデータバス線を介して
読み出しデータとして出力する半導体記憶装置におい
て、所定のリセット期間において、前記データバス線対
を所定のプリチャージ電位にリセットするデータバスの
リセット方法であって、 前記メモリセルへのリード動作に先立って高電位側電源
レベル側又は低電位側電源レベル側の所定の電位を前記
所定のプリチャージ電位としてリセット動作を行い、ラ
イト動作時に前記リセット動作を行わないことを特徴と
するデータバスのリセット方法。
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| JP11197401A JP2000231791A (ja) | 1998-12-10 | 1999-07-12 | 半導体記憶装置及びデータバスのリセット方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545922B2 (en) | 1999-12-28 | 2003-04-08 | Nec Corporation | Semiconductor memory device |
| US7345936B2 (en) | 2003-05-30 | 2008-03-18 | Renesas Technology Corp. | Data storage circuit |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004198367A (ja) * | 2002-12-20 | 2004-07-15 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| US20050149792A1 (en) * | 2002-12-20 | 2005-07-07 | Fujitsu Limited | Semiconductor device and method for testing the same |
| KR100524950B1 (ko) * | 2003-02-28 | 2005-11-01 | 삼성전자주식회사 | 전류 소모를 줄이는 인터페이싱 회로 |
| US7283418B2 (en) * | 2005-07-26 | 2007-10-16 | Micron Technology, Inc. | Memory device and method having multiple address, data and command buses |
| WO2012026002A1 (ja) * | 2010-08-25 | 2012-03-01 | ルネサスエレクトロニクス株式会社 | データ処理装置およびデータ処理システム |
| US11908542B2 (en) * | 2019-12-23 | 2024-02-20 | Intel Corporation | Energy efficient memory array with optimized burst read and write data access |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615011B2 (ja) * | 1986-06-13 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶回路 |
| JPS6376193A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0762955B2 (ja) * | 1989-05-15 | 1995-07-05 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| GB9007788D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dynamic memory bitline precharge scheme |
| US5257226A (en) | 1991-12-17 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with self-biased differential data lines |
| DE69227436T2 (de) * | 1991-12-17 | 1999-04-15 | Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. | Integrierte Schaltung mit gegenseitig gesteuerten differenzialen Datenleitungen |
| US5295104A (en) | 1991-12-17 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with precharged internal data bus |
| JP2658768B2 (ja) * | 1992-10-19 | 1997-09-30 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP2906957B2 (ja) * | 1993-12-15 | 1999-06-21 | 日本電気株式会社 | 半導体メモリ装置 |
| KR0171954B1 (ko) * | 1995-06-30 | 1999-03-30 | 김주용 | 데이타 버스 구동 회로 |
| JP3088340B2 (ja) * | 1997-06-18 | 2000-09-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
-
1999
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-
2001
- 2001-01-10 US US09/756,740 patent/US6462997B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545922B2 (en) | 1999-12-28 | 2003-04-08 | Nec Corporation | Semiconductor memory device |
| KR100414414B1 (ko) * | 1999-12-28 | 2004-01-07 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억장치 |
| US7345936B2 (en) | 2003-05-30 | 2008-03-18 | Renesas Technology Corp. | Data storage circuit |
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