KR100524950B1 - 전류 소모를 줄이는 인터페이싱 회로 - Google Patents
전류 소모를 줄이는 인터페이싱 회로 Download PDFInfo
- Publication number
- KR100524950B1 KR100524950B1 KR10-2003-0012809A KR20030012809A KR100524950B1 KR 100524950 B1 KR100524950 B1 KR 100524950B1 KR 20030012809 A KR20030012809 A KR 20030012809A KR 100524950 B1 KR100524950 B1 KR 100524950B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- reset
- master
- command
- nth
- Prior art date
Links
- 230000004044 response Effects 0.000 claims abstract description 37
- 230000005540 biological transmission Effects 0.000 claims abstract description 26
- 230000007257 malfunction Effects 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 5
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- XMXLVNVGGJBUPF-UHFFFAOYSA-N 2-amino-n,n-diethyl-1,3-benzothiazole-6-carboxamide Chemical compound CCN(CC)C(=O)C1=CC=C2N=C(N)SC2=C1 XMXLVNVGGJBUPF-UHFFFAOYSA-N 0.000 description 36
- 102100025298 Mitochondrial-processing peptidase subunit beta Human genes 0.000 description 36
- 108050004181 Proto-oncogene Mas Proteins 0.000 description 36
- 238000010586 diagram Methods 0.000 description 11
- 101100289989 Drosophila melanogaster alpha-Man-Ia gene Proteins 0.000 description 9
- 101000746134 Homo sapiens DNA endonuclease RBBP8 Proteins 0.000 description 9
- 101000969031 Homo sapiens Nuclear protein 1 Proteins 0.000 description 9
- 101150021286 MAS1 gene Proteins 0.000 description 9
- 102100021133 Nuclear protein 1 Human genes 0.000 description 9
- 101000577080 Homo sapiens Mitochondrial-processing peptidase subunit alpha Proteins 0.000 description 5
- 102100025321 Mitochondrial-processing peptidase subunit alpha Human genes 0.000 description 5
- 101001051674 Homo sapiens Meiosis-specific nuclear structural protein 1 Proteins 0.000 description 2
- 102100024962 Meiosis-specific nuclear structural protein 1 Human genes 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 101150036170 gas-1 gene Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
전류 소모를 줄이는 인터페이싱 회로가 개시된다. 본 발명에 따른 인터페이싱 회로는 명령 디코딩부, 동작 제어부 및 전송 제어부를 구비하는 것을 특징으로 한다. 명령 디코딩부는 입력되는 패킷 명령을 디코딩 하여 대응되는 명령들을 발생한다. 동작 제어부는 클럭 신호에 응답하여 상기 명령들에 대응되는 동작을 수행하기 위한 제 1 내지 제 N 동작 신호를 발생한다. 전송 제어부는 상기 클럭 신호에 응답하여 상기 제 1 내지 제 N 동작 신호를 제 1 내지 제 N 제어 신호로서 다음 회로로 전송한다. 상기 전송 제어부는 동시에 발생되면 상기 제 1 내지 제 N 제어 신호가 인가되는 상기 회로가 오동작 되는 명령들이 동시에 발생된 경우, 상기 제 1 제어 신호가 다음 회로로 전송되는 것을 차단하는 리셋 신호를 발생하는 리셋 신호 발생부를 구비하는 것을 특징으로 한다. 본 발명에 따른 인터페이싱 회로는 메모리 컨트롤러로부터 명령 리스트에 정의되지 않은 명령이 메모리 장치에 전달되어도 메모리 장치에 과도한 전류가 흐르는 것을 방지할 수 있는 장점이 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 외부 입력 핀과 메모리 코어 사이에 배치되어 반도체 메모리 장치의 전류 소모를 줄이는 인터페이싱 회로에 관한 것이다.
반도체 메모리 장치들 중 패킷(packet) 형태의 명령을 수신하여 동작되는 반도체 메모리 장치는 반도체 메모리 장치 외부의 컨트롤러(controller)로부터 패킷 형태로 입력된 명령을 디코딩하고, 디코딩된 결과에 대응되는 동작을 수행한다.
만일 외부 컨트롤러로부터 미리 정해진 명령 이외의 명령이 입력되는 경우, 즉, 여러 개의 명령이 동시에 입력되거나 하는 경우에는 일반적인 반도체 메모리 장치는 여러 개의 명령을 무조건적으로 디코딩하고, 디코딩된 결과들에 대응되는 동작을 수행한다.
도 1(a)는 반도체 메모리 장치의 패킷 명령 중 로우 활성 패킷(row activation packet)을 나타낸 도면이다.
도 1(b)는 반도체 메모리 장치의 패킷 명령 중 로우 커맨드 패킷(row command packet)을 나타낸 도면이다.
도 1을 참조하면 클럭 신호(CTM/CFM)의 4개의 사이클(cycle)이 하나의 패킷 명령을 구성한다. 즉, 4개의 사이클동안 입력된 명령들이 모여서 하나의 동작을 수행하도록 하는 명령이 된다.
도 1(a)는 로우 활성 패킷으로서 접근(access)할 디바이스의 번호와 접근할 뱅크 어드레스 및 로우 어드레스에 관한 정보를 가지고 있다. DR 이 접근할 디바이스 번호를 나타내고, BR 이 접근할 뱅크 어드레스를 나타내며 R 이 접근할 로우 어드레스를 나타낸다.
도 1(b)는 로우 커맨드 패킷으로서 활성 명령이나 프리차지 명령 등의 명령에 관한 정보를 가지고 있다.
도 2는 로우 커맨드 패킷(row command packet)의 명령 리스트를 나타내는 도면이다.
반도체 메모리 장치 외부의 메모리 컨트롤러는 도 2의 명령 리스트에서 정의된 명령을 반도체 메모리 장치로 보내고, 반도체 메모리 장치는 수신되는 명령에 대응되는 동작을 수행한다.
도 3은 패킷 명령을 디코딩 하여 반도체 메모리 장치를 제어하는 종래의 인터페이싱 회로를 나타내는 블록도이다.
명령 디코딩부(310)는 메모리 컨트롤러(미도시)로부터 입력되는 패킷 명령을 디코딩 하여 대응되는 명령을 출력한다. 입력되는 패킷 명령은 도 2의 명령 리스트에서 정의된 명령들 중 하나이다.
예를 들어, 메모리 코어의 메모리 셀 들을 센싱 하기 위한 패킷 명령이 입력되면 대응되는 마스터 신호(REFA)가 하이 레벨로 발생된다. 그리고 클럭 신호(CLK)의 한 클럭 뒤에 플립플롭(340)으로부터 메모리 셀을 센싱 하기 위한 제어 신호(REFA_CTRL)가 하이 레벨로 발생된다. 나머지 마스터 신호들(PRER, REFP)은 비활성화 상태를 유지하고 있다.
그런데, 만일 도 2의 명령 리스트에서 정의된 명령들 중 여러 개가 동시에 발생되어 반도체 메모리 장치로 입력된다면, 반도체 메모리 장치는 복수개의 명령들을 모두 디코딩하고 대응되는 동작을 수행하려 할 것이므로 결국 반도체 메모리 장치는 오동작 되며 큰 전류를 소비하게 된다. 이는 반도체 메모리 장치 뿐만 아니라 메모리 시스템에도 악영향을 미치게 된다.
본 발명이 이루고자하는 기술적 과제는 메모리 컨트롤러로부터 정의되지 않은 명령들이 반도체 메모리 장치로 입력되는 경우 반도체 메모리 장치에 흐르는 과도한 전류를 줄일 수 있는 인터페이싱 회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 인터페이싱 회로는 명령 디코딩부, 동작 제어부 및 전송 제어부를 구비하는 것을 특징으로 한다. 명령 디코딩부는 입력되는 패킷 명령을 디코딩 하여 대응되는 명령들을 발생한다.
동작 제어부는 클럭 신호에 응답하여 상기 명령들에 대응되는 동작을 수행하기 위한 제 1 내지 제 N 동작 신호를 발생한다. 전송 제어부는 상기 클럭 신호에 응답하여 상기 제 1 내지 제 N 동작 신호를 제 1 내지 제 N 제어 신호로서 다음 회로로 전송한다.
상기 전송 제어부는 동시에 발생되면 상기 제 1 내지 제 N 제어 신호가 인가되는 상기 회로가 오동작 되는 명령들이 동시에 발생된 경우, 상기 제 1 제어 신호가 다음 회로로 전송되는 것을 차단하는 리셋 신호를 발생하는 리셋 신호 발생부를 구비하는 것을 특징으로 한다.
상기 동작 제어부는 상기 명령 디코딩부에서 출력되는 제 1 내지 제 N 명령을 수신하여 상기 제 1 내지 제 N 동작 신호를 발생하는 제 1 내지 제 N 동작부를 구비하는 것을 특징으로 한다.
상기 제 1 내지 제 N 동작부는 각각 상기 클럭 신호에 응답하여 대응되는 명령을 수신하여 마스터 신호로서 출력하는 마스터 신호 발생부 및 상기 마스터 신호에 응답하여 대응되는 동작 신호를 발생하는 컴비네이셔널 로직부를 구비하는 것을 특징으로 한다.
상기 리셋 신호 발생부는 제 1 스위치부, 제 2 스위치부, 제 3 스위치부 및 리셋 제어부를 구비하는 것을 특징으로 한다.
제 1 스위치부는 상기 제 1 마스터 신호의 반전 신호에 응답하여 전원 전압과 제 l 노드를 연결한다. 제 2 스위치부는 상기 제 1 마스터 신호에 응답하여 접지 전압과 제 2 노드를 연결한다.
제 3 스위치부는 상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들이 활성화되면 상기 제 1 노드와 상기 제 2 노드를 연결한다.
리셋 제어부는 상기 제 1 노드에서 출력되는 신호, 상기 제 1 마스터 신호의 반전 신호 및 리셋 제어 신호에 응답하여, 상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들과 상기 제 1 마스터 신호가 동시에 활성화되는 경우 상기 리셋 신호를 발생한다.
상기 제 1 스위치부는 상기 제 1 마스터 신호의 반전 신호가 게이트로 인가되는 피모스 트랜지스터이고, 상기 제 2 스위치부는 상기 제 1 마스터 신호가 게이트로 인가되는 엔모스 트랜지스터이다.
상기 제 3 스위치부는 상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들이 각각 게이트로 인가되며 상기 제 1 노드와 상기 제 2 노드 사이에 병렬로 연결되는 복수개의 엔모스 트랜지스터들을 구비한다.
상기 리셋 제어부는 상기 제 1 노드에서 출력되는 신호 및 상기 제 1 마스터 신호의 반전 신호를 반전 논리합 하여 상기 리셋 신호로서 출력하는 반전 논리합 수단, 상기 리셋 신호를 반전시켜 상기 제 1 노드로 인가하는 제 1 인버터 및 리셋 제어 신호에 응답하여 상기 반전 논리합 수단의 출력 노드와 접지 전압을 연결하는 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제 1 마스터 신호, 상기 제 1 동작 신호 및 상기 제 1 제어 신호는 동일한 신호이며, 메모리 코어의 센싱 동작을 활성화시키는 신호이다. 상기 제 1 내지 제 N 제어 신호가 인가되는 상기 회로는 반도체 메모리 장치의 메모리 코어인 것을 특징으로 한다.
상기 전송 제어부는 상기 클럭 신호에 응답하여 상기 제 1 내지 제 N 동작 신호를 상기 제 1 내지 제 N 제어 신호로서 출력하는 제 1 내지 제 N 플립 플랍들을 구비하는 것을 특징으로 한다. 상기 인터페이싱 회로는 램버스 디램에 장착되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 인터페이싱 회로를 나타내는 블록도이다.
도 5는 도 4의 리셋 신호 발생부를 나타내는 블록도이다.
본 발명에 따른 인터페이싱 회로(400)는 명령 디코딩부(410), 동작 제어부 (420)및 전송 제어부(440)를 구비한다.
명령 디코딩부(410)는 입력되는 패킷 명령(PACOM)을 디코딩 하여 대응되는 명령들을(COM1 ~ COM3) 발생한다.
동작 제어부(420)는 클럭 신호(CLK)에 응답하여 명령들(COM1 ~ COM3)에 대응되는 동작을 수행하기 위한 제 1 내지 제 N 동작 신호(OPS1, OPS2, OPS3)를 발생한다.
좀 더 설명하면, 동작 제어부(420)는 명령 디코딩부(410)에서 출력되는 제 1 내지 제 N 명령(COM1 ~ COM3)을 수신하여 상기 제 1 내지 제 N 동작 신호(OPS1, OPS2, OPS3)를 발생하는 제 1 내지 제 N 동작부(425, 430, 435)를 구비한다.
제 1 내지 제 N 동작부(425, 430, 435)는 각각 클럭 신호(CLK)에 응답하여 대응되는 명령(COM1 ~ COM3)을 수신하여 마스터 신호(MAS1, MAS2, MAS3)로서 출력하는 마스터 신호 발생부(426, 431, 436) 및 마스터 신호(MAS1, MAS2, MAS3)에 응답하여 대응되는 동작 신호(OPS1, OPS2, OPS3)를 발생하는 컴비네이셔널 로직부(427, 432, 437)를 구비한다.
전송 제어부(440)는 클럭 신호(CLK)에 응답하여 제 1 내지 제 N 동작 신호(OPS1, OPS2, OPS3)를 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)로서 다음 회로로 전송한다. 전송 제어부(440)는 동시에 발생되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 상기 회로가 오동작 되는 명령들이 동시에 발생된 경우, 제 1 제어 신호(CTRL1)가 다음 회로로 전송되는 것을 차단하는 리셋 신호를 발생하는 리셋 신호 발생부(445)를 구비한다.
리셋 신호 발생부(445)는 제 1 스위치부(510), 제 2 스위치부(520), 제 3 스위치부(530) 및 리셋 제어부(540)를 구비한다.
제 1 스위치부(510)는 제 1 마스터 신호(MAS1)의 반전 신호(MAS1_B)에 응답하여 전원 전압(VDD)과 제 l 노드(N1)를 연결한다. 제 1 스위치부(510)는 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)가 게이트로 인가되는 피모스 트랜지스터이다.
제 2 스위치부(520)는 제 1 마스터 신호(MAS1)에 응답하여 접지 전압(VSS)과 제 2 노드(N2)를 연결한다. 제 2 스위치부(520)는 제 1 마스터 신호(MAS1)가 게이트로 인가되는 엔모스 트랜지스터이다.
제 3 스위치부(530)는 제 1 마스터 신호(MAS1)와 동시에 활성화되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들이 활성화되면 상기 제 1 노드(N1)와 제 2 노드(N2)를 연결한다. 여기서, 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)는 반도체 메모리 장치의 메모리 코어이다.
제 3 스위치부(530)는 제 1 마스터 신호(MAS1)와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들이 각각 게이트로 인가되며 제 1 노드(N1)와 제 2 노드(N2) 사이에 병렬로 연결되는 복수개의 엔모스 트랜지스터들(MNS1 ~ MNS6)을 구비한다.
리셋 제어부(540)는 제 1 노드(N1)에서 출력되는 신호(NS1), 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1) 및 리셋 제어 신호(RESET_CTRL)에 응답하여, 제 1 마스터 신호(MAS1)와 동시에 활성화되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들(PDNR, NAPR, NAPRC, REFP, TCEN, TCAL)과 제 1 마스터 신호(MAS1)가 동시에 활성화되는 경우 리셋 신호(RESET)를 발생한다.
좀 더 설명하면, 리셋 제어부(540)는 제 1 노드(N1)에서 출력되는 신호(NS1) 및 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)를 반전 논리합 하여 리셋 신호(RESET)로서 출력하는 반전 논리합 수단(545), 리셋 신호(RESET)를 반전시켜 제 1 노드(N1)로 인가하는 제 1 인버터(550) 및 리셋 제어 신호(RESET_CTRL)에 응답하여 반전 논리합 수단(545)의 출력 노드(N3)와 접지 전압(VSS)을 연결하는 엔모스 트랜지스터(555)를 구비한다.
제 1 마스터 신호(MAS1), 제 1 동작 신호(OPS1) 및 제 1 제어 신호(CTRL1)는 동일한 신호이며, 메모리 코어(450)의 센싱 동작을 활성화시키는 신호이다.
전송 제어부(440)는 클럭 신호(CLK)에 응답하여 제 1 내지 제 N 동작 신호(OPS1, OPS2, OPS3)를 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)로서 출력하는 제 1 내지 제 N 플립 플랍들(446, 447, 448)을 구비한다. 인터페이싱 회로(400)는 램버스 디램에 장착된다.
이하 도 4 및 도 5를 참조하여 본 발명에 따른 인터페이싱 회로의 동작이 상세히 설명된다.
본 발명에 따른 인터페이싱 회로(400)는 명령 디코딩부(410), 동작 제어부 (420)및 전송 제어부(440)를 구비한다.
명령 디코딩부(410)는 입력되는 패킷 명령(PACOM)을 디코딩 하여 대응되는 명령들을(COM1 ~ COM3) 발생한다. 패킷 명령(PACOM)이 하나만 입력되면 대응되는 하나의 명령을 발생하고 패킷 명령이 복수개 입력되면 대응되는 복수개의 명령이 발생된다.
발생된 명령은 동작 제어부(420)의 대응되는 동작부로 인가된다. 예를 들어, 도 2에 정의된 명령들 중 메모리 코어의 메모리 셀의 전류를 센싱 하는 패킷 명령이 입력되면 명령 디코딩부(410)는 패킷 명령을 디코딩 하여 제 1 명령(COM1)을 출력한다.
동작 제어부(420)의 제 1 동작부(425)는 제 1 명령(COM1)을 수신하여 제 1 동작 신호(OPS1)를 발생한다. 제 1 동작부(425)는 클럭 신호(CLK)에 응답하여 제 1 명령(COM1)을 수신하여 제 1 마스터 신호(MAS1)로서 출력하는 제 1 마스터 신호 발생부(426) 및 제 1 마스터 신호(MAS1)를 수신하여 대응되는 제 1 동작 신호 (OPS1)를 발생하는 컴비네이셔널 로직부(427)를 구비한다.
다른 동작부(430, 435)의 구성도 제 1 동작부(425)의 구성과 동일하다. 제 1 마스터 신호 발생부(426)는 클럭 신호(CLK)에 응답하여 입력 신호를 출력하는 플립플롭일 수 있다.
컴비네이셔널 로직부(427)는 제 1 마스터 신호(MAS1)를 제 1 동작 신호(OPS1)로서 출력하는 게이트 회로이다.
전송 제어부(440)는 클럭 신호(CLK)에 응답하여 제 1 동작 신호(OPS1)를 제 1 제어 신호(CTRL1)로서 다음 회로로 전송한다. 전송 제어부(440)는 클럭 신호(CLK)에 응답하여 제 1 동작 신호(OPS1)를 수신하고 다음 사이클에 제 1 제어 신호(CTRL1)로서 출력하는 플립플롭(446)을 구비한다.
제 1 제어 신호(CTRL1)는 메모리 코어(450)의 메모리 셀(미도시)로 인가되어 전류 량을 센싱 한다.
도 2에 정의된 명령들 중 다른 명령이 패킷 명령(PACOM)으로서 명령 디코딩부(410)로 입력되면, 명령 디코딩부(410)는 입력된 패킷 명령(PACOM)을 디코딩 하여 대응되는 제 2 명령(COM2) 또는 제 3 명령(COM3)을 발생한다.
만일 입력된 패킷 명령(PACOM)이 디코딩 되어 제 3 명령(COM3)이 발생되면, 제 3 명령(COM3)은 동작 제어부(420)의 제 3 동작부(435)로 인가된다. 그러면 제 3 동작부(435)는 제 3 동작 신호(OPS3)를 발생하고, 제 3 동작 신호(OPS3)는 전송 제어부(440)의 플립플롭(448)에 의하여 제 3 제어 신호(CTRL3)로서 메모리 코어 (450)로 인가된다.
그런데, 메모리 코어의 메모리 셀의 전류를 센싱하는 패킷 명령과 선택된 메모리 셀을 프리차지 하는 패킷 명령이 동시에 명령 디코딩부(410)로 입력된다고 가정한다.
그리고, 메모리 셀의 전류를 센싱하는 패킷 명령은 디코딩 되어 제 1 명령(COM1)으로 발생되고 메모리 셀을 프리차지 하는 패킷 명령은 디코딩 되어 제 2 명령(COM2)으로 발생된다고 하자.
그러면, 제 1 마스터 신호(MAS1)와 제 2 마스터 신호(MAS2)가 동시에 활성화된다. 제 1 마스터 신호(MAS1)는 도 6에서 REFA 로 표시되어 있고, 제 2 마스터 신호(MAS2)는 도 6에서 REFP 로 표시되어 있다.
REFA_FF1은 제 1 마스터 신호(MAS1)가 메모리 코어(450)로 입력되는 제 1 제어 신호(CTRL1)를 나타낸다. 따라서 메모리 코어(450)에서는 셀 전류의 센싱과 프리 차지가 동시에 수행되고, 메모리 코어(450)는 오동작 된다.
그런데, 메모리 코어(450)가 오동작 되면서도 제 1 제어 신호(CTRL1)에 의하여 셀 전류가 센싱되므로 전류 소비가 크다는 문제가 있다.
따라서 본 발명에서는 동시에 활성화되면 메모리 코어가 오동작 되는 명령들이 동시에 발생되고, 발생된 명령들 중 메모리 코어의 셀 전류를 센싱하는 동작을 수행하는 명령이 있는 경우, 메모리 코어의 셀 전류를 센싱 하지 못하도록 하는 리셋 신호를 발생하는 리셋 신호 발생부(445)를 구비한다.
리셋 신호 발생부(445)는 제 1 스위치부(510), 제 2 스위치부(520), 제 3 스위치부(530) 및 리셋 제어부(540)를 구비한다.
제 1 스위치부(510)는 제 1 마스터 신호(MAS1)의 반전 신호(MAS1_B)에 응답하여 전원 전압(VDD)과 제 l 노드(N1)를 연결한다. 제 1 스위치부(510)는 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)가 게이트로 인가되는 피모스 트랜지스터이다.
제 2 스위치부(520)는 제 1 마스터 신호(MAS1)에 응답하여 접지 전압(VSS)과 제 2 노드(N2)를 연결한다. 제 2 스위치부(520)는 제 1 마스터 신호(MAS1)가 게이트로 인가되는 엔모스 트랜지스터이다.
제 3 스위치부(530)는 제 1 마스터 신호(MAS1)와 동시에 활성화되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들이 활성화되면 상기 제 1 노드(N1)와 제 2 노드(N2)를 연결한다. 여기서, 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)는 반도체 메모리 장치의 메모리 코어(450)이다.
제 1 마스터 신호(MAS1), 제 1 동작 신호(OPS1) 및 제 1 제어 신호(CTRL1)는 동일한 신호이며, 메모리 코어(450)의 센싱 동작을 활성화시키는 신호이다.
도 2의 명령 리스트에는 REFA 로 표시되어 있다. 따라서, 리셋 신호(RESET) 가 활성화되면 제 1 제어 신호(CTRL1)가 메모리 코어(450)로 인가되는 것을 막는다.
제 1 마스터 신호(MAS1)와 동시에 활성화되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로, 즉, 메모리 코어(450)가 오동작 되는 마스터 신호들은 도 2의 명령 리스트에서 REFP, PDNR, NAPR, NAPRC, TCEN, TCAL 로 표시되어 있다.
도 2의 명령 리스트에서 OP 코드 부분을 보면 메모리 셀의 전류를 센싱 하는 REFA 명령과 REFP, PDNR, NAPR, NAPRC, TCEN, TCAL 명령들이 동시에 활성화되면 메모리 코어(450)는 오동작 됨을 알 수 있다.
제 3 스위치부(530)는 제 1 마스터 신호(MAS1)와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들(REFP, PDNR, NAPR, NAPRC, TCEN, TCAL)이 각각 게이트로 인가되며 제 1 노드(N1)와 제 2 노드(N2) 사이에 병렬로 연결되는 복수개의 엔모스 트랜지스터들(MNS1 ~ MNS6)을 구비한다.
리셋 제어부(540)는 제 1 노드(N1)에서 출력되는 신호(NS1), 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1) 및 리셋 제어 신호(RESET_CTRL)에 응답하여, 제 1 마스터 신호(MAS1)와 동시에 활성화되면 제 1 내지 제 N 제어 신호(CTRL1, CTRL2, CTRL3)가 인가되는 회로(450)가 오동작 되는 마스터 신호들(REFP, PDNR, NAPR, NAPRC, TCEN, TCAL)과 제 1 마스터 신호(MAS1)가 동시에 활성화되는 경우 리셋 신호(RESET)를 발생한다.
좀 더 설명하면, 리셋 제어부(540)는 반전 논리합 수단(545), 제 1 인버터(550) 및 엔모스 트랜지스터(555)를 구비한다.
반전 논리합 수단(545)은 제 1 노드(N1)에서 출력되는 신호(NS1) 및 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)를 반전 논리합 하여 리셋 신호(RESET)로서 출력한다.
제 1 인버터(550)는 리셋 신호(RESET)를 반전시켜 제 1 노드(N1)로 인가한다. 엔모스 트랜지스터(555)는 리셋 제어 신호(RESET_CTRL)에 응답하여 반전 논리합 수단(545)의 출력 노드(N3)와 접지 전압(VSS)을 연결한다.
리셋 제어 신호(RESET_CTRL)는 펄스 형태의 신호로서 처음에는 하이 레벨로 엔모스 트랜지스터(555)의 게이트로 인가된다. 따라서, 반전 논리합 수단(545)의 출력 노드(N3)는 로우 레벨로 된다.
반전 논리합 수단(545)의 출력 노드(N3)가 리셋 신호(RESET)로서 발생된다. 도 4 및 도 5에서는 리셋 신호(RESET)의 반전 신호(RESET_B)가 전송 제어부(440)의 제 1 플립플롭(446)으로 인가되어 제 1 플립플롭(446)을 리셋 시킨다.
도 4에서는 전송 제어부(440)의 제 1 플립플롭(446)이 리셋 신호(RESET)의 반전 신호(RESET_B)에 응답하여 리셋 되는 것으로 도시되어 있으나, 제 1 플립플롭(446)이 리셋 신호(RESET)에 응답하여 리셋 되도록 회로를 구성할 수 있음은 자명하다.
리셋 제어 신호(RESET_CTRL)가 하이 레벨인 경우 제 1 노드(N1)는 하이 레벨 상태를 유지한다. 이 때, 도 2의 명령 리스트에서 정의된 명령이 입력되는 경우, 예를 들어 메모리 코어(450)의 메모리 셀의 전류를 센싱하는 명령인 REFA 명령이 제 1 마스터 신호(MAS1)로서 활성화되는 경우, 제 2 노드(N2)는 제 2 스위치부(520)의 엔모스 트랜지스터에 의하여 로우 레벨로 된다.
그러나 인버터(505)에 의하여 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)를 수신하는 제 1 스위치부(510)는 턴 온 되므로 제 1 노드(N1)는 여전히 하이 레벨 상태가 유지된다.
리셋 제어부(540)의 반전 논리합 수단(545)으로 하이 레벨의 제 1 노드(N1)의 출력 신호(NS1)와 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)가 입력되면 리셋 신호(RESET)는 로우 레벨로 되고 리셋 신호(RESET)의 반전 신호(RESET_B)는 하이 레벨로 된다. 따라서 전송 제어부(440)의 제 1 플립플롭(446)은 리셋 되지 않는다.
REFA 명령이 입력되지 않고, 도 2의 명령 리스트에서 정의된 다른 명령들, 예컨대 PDNR, NAPR, NAPRC, REFP 등 중 하나가 입력되어도 제 1 노드(N1)는 계속해서 하이 레벨로 유지고 리셋 신호(RESET)의 반전 신호(RESET_B)도 하이 레벨로 유지되므로 전송 제어부(440)의 제 1 플립플롭(446)은 리셋 되지 않는다.
도 2의 명령 리스트에서 REFA 명령과 함께 활성화되면 메모리 코어가 오동작 될 수 있는 명령들, 즉, PDNR, NAPR, NAPRC, REFP, TCEN, TCAL 과 같은 명령들이 REFA 명령과 함께 활성화된다면 제 2 스위치부(520) 및 제 3 스위치부(530)가 턴 온 되어 제 1 노드(N1)가 로우 레벨이 된다.
반전 논리합 수단(545)으로 입력되는 제 1 노드(N1)의 출력 신호(NS1)와 제 1 마스터 신호(MAS1)의 반전 신호(MAS_1)가 모두 로우 레벨이 되므로 리셋 신호(RESET)는 하이 레벨이 되고 리셋 신호(RESET)의 반전 신호(RESET_B)는 로우 레벨이 된다.
따라서 전송 제어부(440)의 제 1 플립플롭(446)은 리셋 된다. 그러면 제 1 동작 신호(OPS1)가 제 1 제어 신호(CTRL1)로서 메모리 코어(450)로 인가되는 것이 차단된다. 따라서 메모리 코어가 오동작 되더라도 메모리 셀의 전류를 센싱 하는 제 1 제어 신호(CTRL1)가 메모리 코어로 인가되지 않으므로 메모리 코어(450)에 과전류가 흐르는 것이 차단된다.
도 7은 정의되지 않은 명령이 인가된 경우 본 발명의 인터페이싱 회로의 동작을 설명하는 타이밍도이다.
도 7을 참조하면, 메모리 코어(450)의 메모리 셀의 전류를 센싱하는 명령인 REFA 명령이 제 1 마스터 신호(MAS1)로서 활성화되고, 이와 함께 PDNR, NAPR, NAPRC, REFP, TCEN, TCAL 과 같은 명령들 중 하나가 제 2 마스터 신호(MAS2)로서 활성화되는 경우, 리셋 신호(RESET)의 반전 신호(RESET_B)가 로우 레벨로 발생되어 전송 제어부(440)의 제 1 플립플롭(446)을 리셋 시키므로 제 1 제어 신호(CTRL1)가 활성화되지 않는 것을 알 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 인터페이싱 회로는 메모리 컨트롤러로부터 명령 리스트에 정의되지 않은 명령이 메모리 장치에 전달되어도 메모리 장치에 과도한 전류가 흐르는 것을 방지할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 반도체 메모리 장치의 패킷 명령 중 로우 활성 패킷(row activation packet)을 나타낸 도면이다.
도 1(b)는 반도체 메모리 장치의 패킷 명령 중 로우 커맨드 패킷(row command packet)을 나타낸 도면이다.
도 2는 로우 커맨드 패킷(row command packet)의 명령 리스트를 나타내는 도면이다.
도 3은 패킷 명령을 디코딩 하여 반도체 메모리 장치를 제어하는 종래의 인터페이싱 회로를 나타내는 블록도이다.
도 4는 본 발명의 인터페이싱 회로를 나타내는 블록도이다.
도 5는 도 4의 리셋 신호 발생부를 나타내는 블록도이다.
도 6은 정의되지 않은 명령이 인가된 경우 종래의 인터페이싱 회로의 동작을 설명하는 타이밍도이다.
도 7은 정의되지 않은 명령이 인가된 경우 본 발명의 인터페이싱 회로의 동작을 설명하는 타이밍도이다.
Claims (11)
- 삭제
- 입력되는 패킷 명령을 디코딩 하여 대응되는 명령들을 발생하는 명령 디코딩부 ;클럭 신호에 응답하여 상기 명령들에 대응되는 동작을 수행하기 위한 제 1 내지 제 N 동작 신호를 발생하는 동작 제어부 ; 및상기 클럭 신호에 응답하여 상기 제 1 내지 제 N 동작 신호를 제 1 내지 제 N 제어 신호로서 다음 회로로 전송하는 전송 제어부를 구비하고,상기 전송 제어부는,동시에 발생되면 상기 제 1 내지 제 N 제어 신호가 인가되는 상기 회로가 오동작 되는 명령들이 동시에 발생된 경우, 상기 제 1 제어 신호가 다음 회로로 전송되는 것을 차단하는 리셋 신호를 발생하는 리셋 신호 발생부를 구비하고,상기 동작 제어부는,상기 명령 디코딩부에서 출력되는 제 1 내지 제 N 명령을 수신하여 상기 제 1 내지 제 N 동작 신호를 발생하는 제 1 내지 제 N 동작부를 구비하고,상기 제 1 내지 제 N 동작부는 각각,상기 클럭 신호에 응답하여 대응되는 명령을 수신하여 마스터 신호로서 출력하는 마스터 신호 발생부 ; 및상기 마스터 신호에 응답하여 대응되는 동작 신호를 발생하는 컴비네이셔널 로직부를 구비하며,상기 리셋 신호 발생부는,상기 제 1 마스터 신호의 반전 신호에 응답하여 전원 전압과 제 l 노드를 연결하는 제 1 스위치부 ;상기 제 1 마스터 신호에 응답하여 접지 전압과 제 2 노드를 연결하는 제 2 스위치부 ;상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들이 활성화되면 상기 제 1 노드와 상기 제 2 노드를 연결하는 제 3 스위치부 ; 및상기 제 1 노드에서 출력되는 신호, 상기 제 1 마스터 신호의 반전 신호 및 리셋 제어 신호에 응답하여, 상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들과 상기 제 1 마스터 신호가 동시에 활성화되는 경우 상기 리셋 신호를 발생하는 리셋 제어부를 구비하는 것을 특징으로 하는 인터페이싱 회로.
- 삭제
- 삭제
- 제 2항에 있어서, 상기 제 1 스위치부는 상기 제 1 마스터 신호의 반전 신호가 게이트로 인가되는 피모스 트랜지스터이고,상기 제 2 스위치부는 상기 제 1 마스터 신호가 게이트로 인가되는 엔모스 트랜지스터인 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 제 3 스위치부는,상기 제 1 마스터 신호와 동시에 활성화되면 상기 제 1 내지 제 N 제어 신호가 인가되는 회로가 오동작 되는 마스터 신호들이 각각 게이트로 인가되며 상기 제 1 노드와 상기 제 2 노드 사이에 병렬로 연결되는 복수개의 엔모스 트랜지스터들을 구비하는 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 리셋 제어부는,상기 제 1 노드에서 출력되는 신호 및 상기 제 1 마스터 신호의 반전 신호를 반전 논리합 하여 상기 리셋 신호로서 출력하는 반전 논리합 수단 ;상기 리셋 신호를 반전시켜 상기 제 1 노드로 인가하는 제 1 인버터 ; 및리셋 제어 신호에 응답하여 상기 반전 논리합 수단의 출력 노드와 접지 전압을 연결하는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 제 1 마스터 신호, 상기 제 1 동작 신호 및 상기 제 1 제어 신호는 동일한 신호이며,메모리 코어의 센싱 동작을 활성화시키는 신호인 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 제 1 내지 제 N 제어 신호가 인가되는 상기 회로는,반도체 메모리 장치의 메모리 코어인 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 전송 제어부는,상기 클럭 신호에 응답하여 상기 제 1 내지 제 N 동작 신호를 상기 제 1 내지 제 N 제어 신호로서 출력하는 제 1 내지 제 N 플립 플랍들을 구비하는 것을 특징으로 하는 인터페이싱 회로.
- 제 2항에 있어서, 상기 인터페이싱 회로는,램버스 디램에 장착되는 것을 특징으로 하는 인터페이싱 회로.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0012809A KR100524950B1 (ko) | 2003-02-28 | 2003-02-28 | 전류 소모를 줄이는 인터페이싱 회로 |
| US10/786,406 US7167990B2 (en) | 2003-02-28 | 2004-02-25 | Interfacing circuit for reducing current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0012809A KR100524950B1 (ko) | 2003-02-28 | 2003-02-28 | 전류 소모를 줄이는 인터페이싱 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040077299A KR20040077299A (ko) | 2004-09-04 |
| KR100524950B1 true KR100524950B1 (ko) | 2005-11-01 |
Family
ID=32906585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0012809A KR100524950B1 (ko) | 2003-02-28 | 2003-02-28 | 전류 소모를 줄이는 인터페이싱 회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7167990B2 (ko) |
| KR (1) | KR100524950B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070061494A1 (en) * | 2005-08-30 | 2007-03-15 | Paul Wallner | Semiconductor memory system, semiconductor memory chip, and method of masking write data in a semiconductor memory chip |
| KR100852885B1 (ko) * | 2006-08-08 | 2008-08-19 | 엠텍비젼 주식회사 | 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192481A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6073204A (en) * | 1997-04-23 | 2000-06-06 | Micron Technology, Inc. | Memory system having flexible architecture and method |
| US5668760A (en) * | 1996-04-23 | 1997-09-16 | Intel Corporation | Nonvolatile memory with a write protection circuit |
| US6172935B1 (en) * | 1997-04-25 | 2001-01-09 | Micron Technology, Inc. | Synchronous dynamic random access memory device |
| US6175905B1 (en) * | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| KR20000015301A (ko) | 1998-08-28 | 2000-03-15 | 김영환 | 플래쉬 메모리의 오동작 방지회로 |
| JP2000231791A (ja) * | 1998-12-10 | 2000-08-22 | Fujitsu Ltd | 半導体記憶装置及びデータバスのリセット方法 |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| JP4682485B2 (ja) * | 2001-09-06 | 2011-05-11 | 株式会社デンソー | メモリ制御装置及びシリアルメモリ |
-
2003
- 2003-02-28 KR KR10-2003-0012809A patent/KR100524950B1/ko not_active IP Right Cessation
-
2004
- 2004-02-25 US US10/786,406 patent/US7167990B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040077299A (ko) | 2004-09-04 |
| US7167990B2 (en) | 2007-01-23 |
| US20040170051A1 (en) | 2004-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178133B1 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
| KR100374641B1 (ko) | 스탠바이 모드에서 지연동기 루프회로의 전력소모를감소시키기 위한 제어회로를 구비하는 반도체 메모리장치및 이의 파우워 다운 제어방법 | |
| KR100238247B1 (ko) | 고속 저전력 신호라인 드라이버 및 이를 이용한 반도체메모리장치 | |
| CN102334165A (zh) | 用于存储器阵列的动态泄漏控制 | |
| KR100223675B1 (ko) | 고속동작용 반도체 메모리 장치에 적합한 데이터 출력관련 회로 | |
| KR100413242B1 (ko) | 웨이퍼 번인 테스트 모드 회로 | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| CN101312070B (zh) | 降低静态随机访问存储器阵列功率的装置和方法 | |
| KR950000387B1 (ko) | 가산기 | |
| KR20000011729A (ko) | 반도체집적회로 | |
| JP2588936B2 (ja) | 半導体記憶装置 | |
| KR100524950B1 (ko) | 전류 소모를 줄이는 인터페이싱 회로 | |
| KR100386950B1 (ko) | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 | |
| JP3800463B2 (ja) | 同期型半導体メモリ装置 | |
| KR19980079132A (ko) | 반도체장치 및 방법 | |
| KR100304709B1 (ko) | 외부에서 데이터 입출력 모드를 제어할 수 있는 반도체 메모리장치 | |
| JPS6043296A (ja) | 半導体記憶装置 | |
| KR100655810B1 (ko) | 메모리를 구비한 반도체 장치 | |
| US7903496B2 (en) | Semiconductor memory device | |
| KR20060040968A (ko) | 반도체 메모리 장치의 차동 증폭기 제어회로 | |
| EP0458362A2 (en) | Low power consumption programmable logic array (PLA) and data processing system incorporating the PLA | |
| US7509451B2 (en) | Method and circuit for updating a software register in semiconductor memory device | |
| KR100278922B1 (ko) | 로오 어드레스 래치회로 | |
| US7075834B2 (en) | Semiconductor integrated circuit device | |
| JPH03125397A (ja) | 論理定義用メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120925 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |