KR100852885B1 - 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로 - Google Patents

슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로 Download PDF

Info

Publication number
KR100852885B1
KR100852885B1 KR1020060074700A KR20060074700A KR100852885B1 KR 100852885 B1 KR100852885 B1 KR 100852885B1 KR 1020060074700 A KR1020060074700 A KR 1020060074700A KR 20060074700 A KR20060074700 A KR 20060074700A KR 100852885 B1 KR100852885 B1 KR 100852885B1
Authority
KR
South Korea
Prior art keywords
power down
register
signal
master clock
clock
Prior art date
Application number
KR1020060074700A
Other languages
English (en)
Other versions
KR20080013323A (ko
Inventor
손장섭
Original Assignee
엠텍비젼 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠텍비젼 주식회사 filed Critical 엠텍비젼 주식회사
Priority to KR1020060074700A priority Critical patent/KR100852885B1/ko
Publication of KR20080013323A publication Critical patent/KR20080013323A/ko
Application granted granted Critical
Publication of KR100852885B1 publication Critical patent/KR100852885B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/125—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
    • H02M3/135—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
    • H02M3/137—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/139—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators with digital control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

슬레이브 장치의 소모 전류 제어 회로는 주동작부, 클럭 제어부 및 레지스터부를 포함한다. 주동작부는 마스터 클록에 의해 동작되고, 파워 다운 신호에 응답하여 파워 다운 모드로 진입한다. 클럭 제어부는 상기 마스터 클록을 입력받아 상기 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성한다. 레지스터부는 상기 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작을 수행하는 제1 레지스터부와 상기 마스터 클록을 입력받는 읽기/쓰기 동작을 수행하는 제2 레지스터부를 가진다.

Description

슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및 아이투씨 인터페이스 회로 {CIRCUIT AND METHOD FOR CONTROLLING CURRENT CONSUMED THEREIN IN POWER-DOWN MODE, AND I2C INTERFACE CIRCUIT }
도 1은 종래의 I2C 제어회로의 블록도이다.
도 2는 본 발명의 일실시예에 따른 파워 다운 모드시 전류 제어 회로의 내부 블록도이다.
도 3은 본 발명의 일실시예에 따른 슬레이브 장치의 소모 전류 제어 방법의 순서도이다.
도 4는 본 발명의 일실시예에 따른 파워다운 모드시 소모 전류 제어 회로가 적용되는 시모스 이미지 센서를 이용한 영상 처리 시스템의 구성을 도시한 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
50 : 주동작부 60 : 레지스터부
61 : 제1 레지스터부 62 : 제2 레지스터부
70 : 클록 제어부 80 : I2C 인터페이스 회로
본 발명은 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및 I2C 인터페이스 회로에 관한 것으로, 더욱 상세하게는 파워 다운 모드시 불필요한 회로들의 전류 소모를 줄일 수 있는 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및 I2C 인터페이스 회로 에 관한 것이다.
I2C(Inter-IC Bus)는 2개의 양방향 능동 라인과 접지(ground)로 구성되어 있고, 매우 단순하고 효과적으로 통신을 수행하여 마스터 디바이스(master device)가 슬레이브 디바이스(slave device)를 제어할 수 있도록 하는 프로토콜(protocol)이다. 현재 가전기기를 중심으로 많은 수의 IC들이 I2C 프로토콜을 통해 제어를 수행하고 있다.
요즘, 디지털 카메라 또는 디지털 카메라를 내장한 핸드폰에 많이 사용되고 있는 시모스(CMOS; Complementary MOS) 이미지 센서(CIS; CMOS Image Sensor)도 I2C 프로토콜을 통해 멀티미디어 프로세서 또는 PC와의 통신을 수행하고 있다.
이러한 시모스 이미지 센서가 핸드폰에 장착되는 경우에, 시모스 이미지 센서는 핸드폰에 장착되는 배터리를 통해 전원을 공급받기 때문에 소모 전류의 스펙(spec)이 매우 다루기 어렵다.
일례로, 핸드폰의 카메라 경우에, 카메라가 온(ON) 동작되는 시간보다 오프(OFF) 동작되는 시간이 더 길 경우가 많다고 하더라도 카메라 기능을 활성화시키는 IC측의 전원을 완전히 차단시키게 되면 다시 IC가 동작되도록 할 경우에, 해당 IC가 동작되기까지 비교적 많은 대기 시간이 소요될 수 있고, 이러한 대기 시간은 시스템의 전체 동작에 여러 악영향을 미칠 수 있다.
따라서, 시스템의 파워 다운(POWER DOWN)는 I2C 프로토콜의 통신을 이용하는 방식 외에도 여러 레벨(level)과 방식으로 이루어진다.
I2C 제어회로는 IC 내부의 많은 레지스터들에 어드레스를 할당하고, 통신을 통해 해당 어드레스를 쓰고 읽음으로써 제어를 수행한다. 즉, I2C 제어회로는 특정 레지스터에 내용을 쓰는 동작을 통해 슬레이브 디바이스에 명령을 전송하고, 해당 명령을 수행한 결과를 저장한 레지스터로부터 데이터를 읽어오는 동작을 통해 슬레이브 디바이스의 수행을 확인하게 된다.
IC가 정상 동작할 경우에 위의 일련 과정이 지속적으로 이루어지고, 복잡한 기능을 수행하는 슬레이브 디바이스의 경우에는 대량의 레지스터가 탑재되어 있다.
I2C 제어회로는 기본적으로 쉽고 저렴하게 제어를 할 목적으로 사용되기 때문에 대개 IC의 동작 주파수보다 낮은 주파수에서 동작된다. 따라서 I2C 제어회로에 연결되는 레지스터들은 쓰고 읽는 동작시 I2C의 동작 주파수로 동작하여도 충분하지만, 이 레지스터들의 값으로 IC를 제어해야 하기 때문에 동기화에 어려움이 있어 통상 IC의 마스터 클록의 주파수로 동작한다.
결국, I2C 제어 회로를 사용하여 파워 다운 모드에서 빠져나오는 경우에, I2C 제어 레지스터 전체는 마스터 클록의 높은 주파수로 동작하고 있음을 의미한다. 이 경우에, 파워 다운을 제어하는 레지스터만 타당한 데이터를 갖고 있으면 되므로 다른 레지스터들이 마스터 클록으로 동작될 필요가 없다.
디지털 회로는 각 게이트의 출력에 연결되어 있는 기생 캐패시터(capacitor) 의 값과 풀 업(pull-up), 풀 다운(pull-down) 사이의 스위칭 동작시 잠시 발생하는 DC 전류에 의해 전류 소모가 발생하므로, 클록에 의한 스위칭 동작이 없다면 전류 소모도 발생하지 않는다.
도 1은 종래의 I2C 제어회로의 블록도이다.
도 1에 도시된 바와 같이, 종래의 I2C 제어회로는 크게 마스터 클록에 의해 동작되는 주동작부(10), 주동작부(10)를 I2C에 의해 제어하기 위하여 읽기/쓰기 동작되는 N개의 레지스터들을 포함하는 레지스터부(20)를 포함한다.
레지스터부(20)는 파워 다운 모드를 관장하는 레지스터(25)를 구비하고 있다.
주동작부(10)는 파워 다운 모드 신호가 공급되면 파워 다운 모드로 진입하여 전류 소모가 없어 전원 공급 상태가 콜드(Cold)로 표시된다. 그런데, 레지스터부(20)는 마스터 클록으로 동작 중이므로 전원 공급 상태가 핫(Hot)로 표시된다.
이와 같이, I2C 제어회로는 파워 다운 모드에서 특정 레지스터를 제외한 불필요한 레지스터들이 마스터 클록으로 동작되고 있어 불필요한 전류 소모를 야기시킨다는 문제점이 있다.
따라서, 본 발명의 제1 목적은 파워 다운 모드시 불필요하게 동작되는 레지스터부의 레지스터들의 동작을 막아 전체 소비 전류를 줄이기 위한 슬레이브 장치의 소모 전류 제어 회로를 제공하는 것이다.
한편, 본 발명의 제2 목적은 상기한 슬레이브 장치의 소모 전류 제어 회로의 동작을 제어하는 슬레이브 장치의 소모 전류 제어 방법을 제공하는 것이다.
본 발명의 제3 목적은 슬레이브 장치 내에서 파워 다운시 소모되는 전류를 감소시키기 위한 I2C 인터페이스 회로를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 슬레이브 장치의 소모 전류 제어 회로는, 마스터 클록에 응답하여 동작되고 파워 다운 신호에 응답하여 파워 다운 모드로 진입하는 주동작부와 마스터 장치와 I2C 프로토콜로 통신을 수행하는 I2C 인터페이스 회로를 포함하는 슬레이브 장치의 소모 전류 제어 회로에 있어서, 상기 I2C 인터페이스 회로는, 상기 마스터 클록을 입력받아 상기 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 클록 제어부와, 상기 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작을 수행하는 제1 레지스터부와 상기 마스터 클록에 응답하여 읽기/쓰기 동작을 수행하는 제2 레지스터부를 가지는 레지스터부를 포함한다.
상기 클록 제어부는, 상기 파워 다운 신호가 활성화된 경우에 상기 마스터 클럭을 비활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로의 상기 마스터 클럭 신호의 공급을 차단할 수 있다. 상기 클록 제어부는, 상기 파워 다운 신호가 비활성화된 경우에 상기 마스터 클럭을 활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로 상기 마스터 클럭 신호를 공급할 수 있다. 이때, 파워 다운 모드가 해제되면, 상기 레지스터부의 제1 레지스터부와 함께 마스터 클록의 공급이 중지되었던 상기 주동작부로 마스터 클록이 공급될 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 제1 레지스터부와 제2 레지스터부를 가지는 레지스터부와 주동작부간에 수행되는 슬레이브 장치의 소모 전류 제어 방법은, 파워 다운 신호에 응답하여 상기 주동작부가 파워 다운 모드로 진입하는 단계와, 상기 파워 다운 신호에 응답하여 클록 제어부에서 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 단계와, 상기 파워 다운 신호가 활성화 된 경우 상기 제2 레지스터부로 상기 마스터 클록을 제공하고 상기 제1 레지스터부로 상기 마스터 클럭을 비활성화시킨 파워 다운 제어 신호를 제공하여 상기 제1 레지스터부로의 상기 마스터 클럭 신호의 공급을 차단하는 단계를 포함한다.
상술한 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 I2C 인터페이스 회로는, 마스터 클록을 입력받아 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 클록 제어부와, 상기 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작을 수행하는 제1 레지스터부와 상기 마스터 클록에 응답하여 읽기/쓰기 동작을 수행하는 제2 레지스터부를 가지는 레지스터부를 포함한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일실시예에 따른 슬레이브 장치의 소모 전류 제어 회로의 내부 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 슬레이브 장치의 소모 전류 제어 회로는, 주동작부(50), N개의 레지스터들을 포함하는 레지스터부(60), 클록 제어부(70)를 포함한다. N개의 레지스터들은 제1 레지스터부(61) 및 제2 레지스터부(62)를 포함한다.
여기서, 주동작부(50), 레지스터부(60), 및 클록 제어부(70)는 마스터/슬레이브 장치에서 슬레이브 장치로 동작되고, 레지스터부(60)와 클록 제어부(70)는 슬레이브 장치 중에서 I2C 인터페이스 회로(80)로 동작된다.
이때, 마스터 장치와 슬레이브 장치는 I2C 프로토콜 통신을 사용하여 각 레지스터들에 어드레스를 할당하고, 각 레지스터들의 어드레스를 읽고 씀으로써 마스터 장치와 슬레이브 장치는 상호를 제어한다.
주동작부(50)는 마스터 클록에 의해 동작되고, 레지스터부(60)의 파워 다운 모드를 관장하는 제2 레지스터부(62)로부터 파워 다운 신호가 공급되면 파워 다운 모드로 진입한다. 제2 레지스터부(62)는 파워 다운 모드로 진입시에 파워 다운 신호를 생성하는 파워다운 레지스터를 포함한다.
레지스터부(60)는 마스터 클록을 입력받아 주동작부(50)의 제어에 따라 N개의 레지스터들에 대해 읽기/쓰기 동작이 수행된다.
레지스터부(60)는 마스터 클록을 입력받는 제2 레지스터부(62)와 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작되는 제1 레지스터부(61)를 포함한다.
클록 제어부(70)는 마스터 클록을 입력받아 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하여 레지스터부(60)에 전달한다.
클록 제어부(70)는 파워 다운 제어 신호를 제2 레지스터부(62)를 제외한 제1 레지스터부(61)에 전달한다. 한편, 클록 제어부(70)는 파워 다운 모드 진입시 제1 레지스터부(61)로 마스터 클록을 비활성화시킨 파워 다운 제어 신호를 제공함으로써 상기 제1 레지스터부(61)로 마스터 클럭의 공급을 중단시키고, 파워 다운 모드 해제시 제1 레지스터부(61)로 마스터 클록을 활성화시킨 파워 다운 제어 신호를 제공함으로써 상기 제1 레지스터부(61)로 마스터 클록을 공급한다.
예를 들어, 클록 제어부(70)는 마스터 클록과 파워 다운 신호를 입력받아 파워 다운 신호가 활성화된 경우에 마스터 클록을 비활성화시킨 파워 다운 제어 신호를 생성하여 제1 레지스터부(61)로 제공함으로써 제1 레지스터부(61)로 마스터 클럭 신호의 공급을 차단하도록 한다. 파워 다운 제어 신호는 파워 다운 신호가 비활 성화된 경우에 마스터 클록을 활성화시킨 파워 다운 제어 신호를 제1 레지스터부(61)로 제공함으로써 제1 레지스터부(61)로 마스터 클럭 신호를 공급하도록 한다.
이하, 본 발명의 실시예에 따른 슬레이브 장치의 소모 전류 제어 방법에 대해 도면을 참조하여 보다 구체적으로 설명한다.
도 3은 본 발명의 일실시예에 따른 슬레이브 장치의 소모 전류 제어 방법의 순서도이다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 슬레이브 장치의 소모 전류 제어 방법은, 먼저 주동작부(50), 레지스터부(60), 및 클록 제어부(70)에 마스터 클록이 공급되는 상태에서 활성화된 파워 다운 신호가 주동작부(50)로 공급되면, 주동작부(50)는 파워 다운 모드로 진입한다.(단계 S1 내지 단계 S3)
클록 제어부(70)는 마스터 클록을 입력받아 활성화된 파워 다운 신호에 응답하여 마스터 클록을 비활성화시킨 파워 다운 제어 신호를 생성하여 레지스터부(60)에 전송한다.(단계 S4)
마스터 클록을 비활성화시킨 파워 다운 제어 신호는 레지스터부(60) 중에서 제1 레지스터부(61)에 전달되어 제1 레지스터부(61)로의 마스터 클록의 공급을 중단시킨다.
상기 마스터 클록을 비활성화시킨 파워 다운 제어 신호에 의해 제2 레지스터부(62)를 제외한 제1 레지스터부(61)로 마스터 클록이 공급되지 않도록 함으로써 파워 다운 모드시 레지스터부(60)는 제1 레지스터부(61)에 의한 막대한 양의 전류 소모를 줄일 수 있다.(단계 S5)
이후, 파워 다운 모드가 해제되면, 마스터 클록의 공급이 중지되었던 주동작부(50)와 레지스터부(60)의 제1 레지스터부(61)로 마스터 클록이 공급된다.(단계 S6)
이와 같이, 본 발명의 실시예에서는 파워 다운 모드시 레지스터부(60)의 대부분의 레지스터들은 사실상 유효한 값을 갖고 있지 않아 액세스할 필요가 없기 때문에 대부분의 레지스터들은 마스터 클록의 공급을 중지시키고, 일부 액세스되는 레지스터에게만 마스터 클록을 공급할 수 있다.
이로 인해, 본 발명의 실시예에서는 파워 다운 모드시 레지스터부(60)에서 불필요하게 동작되는 레지스터들의 동작을 막아 전체 소비 전류를 감소시킬 수 있다.
도 4는 본 발명의 일실시예에 따른 파워다운 모드시 소모 전류 제어 시스템이 적용되는 시모스 이미지 센서를 이용한 영상 처리 시스템의 구성을 도시한 블록도이다.
도 4에 도시된 바와 같이, 시모스 이미지 센서를 이용한 영상 처리 시스템은, 시모스 이미지 센서(100), 영상 처리 장치(200)를 포함한다.
시모스(CMOS; Complementary MOS) 이미지 센서(CIS; CMOS Image Sensor)(100)는 특정 대상에 대해 영상신호를 취득한다. 시모스 이미지 센서(100)는 상기한 주동작부(50), 제1 및 제2 레지스터부(61, 62), 클록 제어부(70)를 포함한다.(도 2 참조)
특히, 시모스 이미지 센서(100)는 레지스터부(60)와 클록 제어부(70)가 I2C 인터페이스 회로(110)로 동작하여 영상 처리 장치(200)와 I2C 프로토콜 통신을 수행한다.
시모스 이미지 센서(100)에서 주동작부(50)는 로우 디코더, 컬럼 디코더, 타이밍 제어 회로, 신호 독출 회로, A/D 컨버터 등을 포함하고 있는 이미지 센서 회로부로서 이미지 센싱 및 센싱된 이미지의 처리 과정을 담당한다.
영상 처리 장치(200)는 화질 보정부(210), JPEG 코덱(220), 및 메모리(230)를 포함하고 있다.
화질 보정부(210)는 시모스 이미지 센서(100)를 통해 영상 신호를 입력받아 로우 패스 필터(LOW PASS FILTER) 및 오버 샘플링(OVER SAMPLING)등을 통해 화질을 개선하여 디지털 영상 신호로 출력한다.
도면에는 도시하지 않았지만, 시모스 이미지 센서(100)와 화질 보정부(210) 사이에 별도의 영상 포맷 변환 블록이 존재할 수 있으며, 상기 영상 포맷 변환 블록은 시모스 이미지 센서(100)를 통해 출력된 RGB 포맷의 영상 신호를 YCBCR 포맷의 영상 신호로 변환한 후 화질 보정부(210)로 제공할 수 있다.
JPEG 코덱(CODEC)(220)은 디지털 영상 신호를 JPEG 압축 방법을 이용하여 디지털 신호로 변환하여 표시부(300)에 원영상을 재생한다.
메모리(230)는 JPEG 코덱(220)에서 JPEG 압축 처리 과정에서 생성되는 데이터들을 저장한다.
이러한 영상 처리 시스템에서 시모스 이미지 센서(100)는 슬레이브 장치로 동작되고, 영상 처리 장치(200)는 마스터 장치로 동작되며, 상호 I2C 프로토콜 통신을 수행한다.
이와 같이 구성되는 시모스 이미지 센서를 이용한 영상 처리 시스템은, 파워 다운 모드 진입시 시모스 이미지 센서(100)내의 제2 레지스터부(62)가 파워 다운 신호를 생성하고, 시모스 이미지 센서(100)내의 주동작부(50)는 파워 다운 신호를 공급받아 파워 다운 모드로 진입한다.
이때, 시모스 이미지 센서(100)의 클록 생성부(70)는 파워 다운 신호와 마스터 클록에 응답하여 파워 다운 제어 신호를 생성하여 제1 레지스터부(61)에 전달함으로써 제1 레지스터부(61)는 마스터 클록의 공급이 중단되어 불필요한 동작이 수행하지 않게 된다.
상기와 같은 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및 I2C 인터페이스 회로에 따르면, 파워 다운 모드시 종래 레지스터부에서 마스터 클럭을 사용하여 불필요하게 동작되는 레지스터들로 공급되는 클럭이 제한되어 전체 소비 전류를 감소시킬 수 있는 효과가 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 마스터 클록에 응답하여 동작되고 파워 다운 신호에 응답하여 파워 다운 모드로 진입하는 주동작부; 및
    마스터 장치와 I2C 프로토콜로 통신을 수행하는 I2C 인터페이스 회로를 포함하는 슬레이브 장치의 소모 전류 제어 회로에 있어서,
    상기 I2C 인터페이스 회로는,
    상기 마스터 클록을 입력받아 상기 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 클록 제어부; 및
    상기 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작을 수행하는 제1 레지스터부와, 파워 다운 모드로 진입시에 파워 다운 신호를 생성하는 파워다운 레지스터를 포함하고 상기 마스터 클록에 응답하여 읽기/쓰기 동작을 수행하는 제2 레지스터부를 가지는 레지스터부를 포함하는 슬레이브 장치의 소모 전류 제어 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 클록 제어부는,
    상기 파워 다운 신호가 활성화된 경우에 상기 마스터 클럭을 비활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로의 상기 마스터 클럭 신호의 공급을 차단하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 회로.
  4. 제3항에 있어서, 상기 클록 제어부는,
    상기 파워 다운 신호가 비활성화된 경우에 상기 마스터 클럭을 활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로 상기 마스터 클럭 신호를 공급하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 파워 다운 모드가 해제되면, 상기 레지스터부의 제1 레지스터부와 함께 상기 마스터 클록의 공급이 중지되었던 상기 주동작부로 상기 마스터 클록이 공급되는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 회로.
  6. 제1항에 있어서, 상기 마스터 장치는 영상 처리 장치이고, 상기 슬레이브 장치는 시모스 이미지 센서인 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 회로.
  7. 마스터 클록을 입력받아 파워 다운 신호에 응답하여 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 클록 제어부; 및
    상기 파워 다운 제어 신호를 클럭 신호로 입력받아 읽기/쓰기 동작을 수행하는 제1 레지스터부와, 파워 다운 모드로 진입시에 파워 다운 신호를 생성하는 파워다운 레지스터를 포함하고 상기 마스터 클록에 응답하여 읽기/쓰기 동작을 수행하는 제2 레지스터부를 가지는 레지스터부를 포함하는 I2C 인터페이스 회로.
  8. 제7항에 있어서, 상기 클록 제어부는,
    상기 파워 다운 신호가 활성화된 경우에 상기 마스터 클럭을 비활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로의 상기 마스터 클럭 신호의 공급을 차단하는 것을 특징으로 하는 I2C 인터페이스 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 클록 제어부는,
    상기 파워 다운 신호가 비활성화된 경우에 상기 마스터 클럭을 활성화시킨 파워 다운 제어 신호를 상기 제1 레지스터부로 제공하여 상기 제1 레지스터부로 상기 마스터 클럭 신호를 공급하는 것을 특징으로 하는 I2C 인터페이스 회로.
  10. 삭제
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서, 상기 마스터 장치는 영상 처리 장치이고, 상기 슬레이브 장치는 시모스 이미지 센서인 것을 특징으로 하는 I2C 인터페이스 회로.
  13. 제1 레지스터부와 제2 레지스터부를 가지는 레지스터부와 주동작부간에 수행되는 슬레이브 장치의 소모 전류 제어 방법은,
    a) 파워 다운 신호에 응답하여 상기 주동작부가 파워 다운 모드로 진입하는 단계;
    b) 상기 파워 다운 신호에 응답하여 클록 제어부에서 상기 마스터 클록을 활성화 또는 비활성화시킨 파워 다운 제어 신호를 생성하는 단계; 및
    c) 상기 파워 다운 신호가 활성화 된 경우 상기 제2 레지스터부로 상기 마스터 클록을 제공하고 상기 제1 레지스터부로 상기 마스터 클럭을 비활성화시킨 파워 다운 제어 신호를 제공하여 상기 제1 레지스터부로의 상기 마스터 클럭 신호의 공급을 차단하는 단계를 포함하는 슬레이브 장치의 소모 전류 제어 방법.
  14. 제13항에 있어서, 상기 파워 다운 신호가 비활성화 된 경우 상기 제2 레지스터부로 상기 마스터 클록을 제공하고 상기 제1 레지스터부로 상기 마스터 클럭을 활성화시킨 파워 다운 제어 신호를 제공하여 상기 제1 레지스터부로 상기 마스터 클럭 신호를 공급하는 단계를 더 포함하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 방법.
  15. 제14항에 있어서,
    상기 파워 다운 모드가 해제되면, 상기 레지스터부의 제1 레지스터부와 함께 마스터 클록의 공급이 중지되었던 상기 주동작부로 상기 마스터 클록이 공급되도록 하는 단계를 더 포함하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 방법.
  16. 제13항에 있어서, 상기 주동작부, 레지스터부, 및 클록 제어부는 슬레이브 장치에 포함되고, 상기 슬레이브 장치는 마스터 장치와 I2C 프로토콜로 통신하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 마스터 장치는 영상 처리 장치이고, 상기 슬레이브 장치는 시모스 이미지 센서인 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서, 상기 레지스터부와 클록 제어부는 I2C 인터페이스 회로를 구성하는 것을 특징으로 하는 슬레이브 장치의 소모 전류 제어 방법.
KR1020060074700A 2006-08-08 2006-08-08 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로 KR100852885B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060074700A KR100852885B1 (ko) 2006-08-08 2006-08-08 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060074700A KR100852885B1 (ko) 2006-08-08 2006-08-08 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로

Publications (2)

Publication Number Publication Date
KR20080013323A KR20080013323A (ko) 2008-02-13
KR100852885B1 true KR100852885B1 (ko) 2008-08-19

Family

ID=39341096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060074700A KR100852885B1 (ko) 2006-08-08 2006-08-08 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로

Country Status (1)

Country Link
KR (1) KR100852885B1 (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248155B2 (en) 2016-01-25 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device including clock generating circuit and channel management circuit
US10296065B2 (en) 2016-01-25 2019-05-21 Samsung Electronics Co., Ltd. Clock management using full handshaking
US10303203B2 (en) 2016-01-25 2019-05-28 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US10969854B2 (en) 2016-01-25 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor device including clock management unit for outputing clock and acknowledgement signals to an intellectual property block
US11314278B2 (en) 2016-01-25 2022-04-26 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040077299A (ko) * 2003-02-28 2004-09-04 삼성전자주식회사 전류 소모를 줄이는 인터페이싱 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040077299A (ko) * 2003-02-28 2004-09-04 삼성전자주식회사 전류 소모를 줄이는 인터페이싱 회로

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10248155B2 (en) 2016-01-25 2019-04-02 Samsung Electronics Co., Ltd. Semiconductor device including clock generating circuit and channel management circuit
US10296065B2 (en) 2016-01-25 2019-05-21 Samsung Electronics Co., Ltd. Clock management using full handshaking
US10296066B2 (en) 2016-01-25 2019-05-21 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system, and method of operating the semiconductor device
US10303203B2 (en) 2016-01-25 2019-05-28 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US10928849B2 (en) 2016-01-25 2021-02-23 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US10969854B2 (en) 2016-01-25 2021-04-06 Samsung Electronics Co., Ltd. Semiconductor device including clock management unit for outputing clock and acknowledgement signals to an intellectual property block
US11314278B2 (en) 2016-01-25 2022-04-26 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US11340685B2 (en) 2016-01-25 2022-05-24 Samsung Electronics Co., Ltd. Semiconductor device including clock management unit for outputting clock and acknowledgment signals to an intelectual property block
US11747853B2 (en) 2016-01-25 2023-09-05 Samsung Electronics Co., Ltd. Semiconductor device, semiconductor system and method for operating semiconductor device
US11789515B2 (en) 2016-01-25 2023-10-17 Samsung Electronics Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
KR20080013323A (ko) 2008-02-13

Similar Documents

Publication Publication Date Title
US8199157B2 (en) System on chip including an image processing memory with multiple access
US7447930B2 (en) USB control circuit for saving power and the method thereof
JP5746771B2 (ja) 低電力スタンバイモード制御回路用装置
US7696641B2 (en) Power supply control circuit and electronic circuit
KR102459917B1 (ko) 이미지 신호 프로세서와 이를 포함하는 장치들
US20060271802A1 (en) Information processing apparatus, control method therefor, program for implementing the method, and storage medium storing the program
US20100205467A1 (en) Low-power system-on-chip
KR100852885B1 (ko) 슬레이브 장치의 소모 전류 제어 회로 및 그 방법, 및아이투씨 인터페이스 회로
KR20110132126A (ko) 모드전환방법, 상기 모드전환방법이 적용되는 디스플레이구동ｉｃ 및 영상신호처리시스템
US7277976B2 (en) Multilayer system and clock control method
JP2006319316A (ja) 複数の機能を制御するための単一ピン
US7321980B2 (en) Software power control of circuit modules in a shared and distributed DMA system
JP4411579B2 (ja) バスシステム
KR100710325B1 (ko) 영상기기의 외부기기 전원 제어 장치 및 그 방법
WO2006085378A1 (ja) 制御装置、情報処理装置及びプログラム
US20180024965A1 (en) Image processing apparatus
US6816417B2 (en) Input/output buffer circuit
US6959357B2 (en) Integrated circuit and method of controlling same
KR20070061625A (ko) 멀티-칩 모듈의 마이크로 컨트롤러 유닛, 이를 포함하는멀티-칩 모듈, 및 멀티-칩 모듈의 전원 모드 동기 방법
KR20070093161A (ko) 디지털 기기용 제어회로 장치 및 이를 이용한 디지털기기의 전원 제어 방법
US9195469B2 (en) Network apparatus and method in a computer system operating a boot-strap or a work period
KR101270640B1 (ko) 디지털 기기용 제어회로 장치 및 이를 이용한 디지털기기의 전원 제어 방법
JP2007183860A (ja) クロック制御回路
JP2007148776A (ja) Ｄｍａ回路内蔵集積回路、コントローラにおける消費電力低減方法
CN115249463A (zh) 显示装置及其控制方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120710

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140728

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150729

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 9