KR101270640B1 - 디지털 기기용 제어회로 장치 및 이를 이용한 디지털기기의 전원 제어 방법 - Google Patents

디지털 기기용 제어회로 장치 및 이를 이용한 디지털기기의 전원 제어 방법 Download PDF

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Abstract

본 발명에 의한 디지털 기기용 제어회로 장치는, 셀프 리프레시 동작이 가능한 외장 메모리; 디지털 기기의 각 전자적 구성요소의 제어를 담당하는 내장 프로세서, 외장 메모리를 셀프 리프레시 모드로 설정하는 메모리 컨트롤러, SoC 주전원을 스위칭하는 제1제어신호(SoC_power_on)와 외장 메모리 전원을 스위칭하는 제2제어신호(ram_power_on)를 출력하는 SoC(System on a Chip) 전원 제어부를 구비한 SoC부; 백업 배터리에 연결되어 SoC 전원 제어부에 전원을 공급하는 SoC 백업전원부(VDD_KAU), 제1제어신호에 따라 SoC에 주전원(VDD_SoC)을 공급/차단하는 SoC 주전원부, 제2제어신호에 따라 외장 메모리의 전원을 공급/차단하는 외장 메모리 전원부를 구비한 전원부; 및 백업 전원부에서 전원을 공급받아서 전원 공급/차단 지시 신호를 발생하는 조작 버튼을 구비하고, SoC 전원 제어부는 내장 프로세서가 전원 차단 시퀀스를 패스트 부트 모드로 설정한 상태에서, 전원 차단 지시가 입력되면, 제1제어신호를 오프상태로 전환하여 출력하고, 제2제어신호는 온상태를 유지하는 것을 특징으로 한다.
본 발명의 디지털 기기용 제어회로 장치에 의하면 별도의 외부 프로세서를 사용하지 않고도 누설전류를 줄일 수 있는 STR 기법을 사용할 수 있는 SoC를 제공한다.

Description

디지털 기기용 제어회로 장치 및 이를 이용한 디지털 기기의 전원 제어 방법{Control circuit device of digital instrument and power control method for digital instrument using the same}
도 1은 종래의 SoC의 STR 기법에 의한 파워오프 시퀀스이다.
도 2는 본 발명의 바람직한 일 실시예에 의한 디지털 기기용 제어회로 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 SoC 전원 제어부(100)의 바람직한 일 실시예를 설명하기 위한 블록도이다.
도 4는 도 2의 SoC 전원 제어부(100)의 바람직한 다른 실시예를 설명하기 위한 블록도이다.
도 5는 도 2의 디지털 기기용 제어회로 장치에 의해 수행되는 본 발명의 패스트부트 기법에 의한 전원 제어 방법을 예시한 플로우차트이다.
도 6은 본 발명의 디지털 기기용 제어회로 장치가 장착되는 디지털 기기의 일 예로서 디지털 카메라의 내부 구성을 나타낸 블록도이다.
본 발명은, 프로세서를 내장한 SoC(system on a chip)에서 STR(Suspend to RAM) 기법을 이용하여 빠르게 부팅이 가능하도록 한 디지털 기기용 제어회로 장치 및 디지털 기기의 전원 차단 제어방법에 관한 것이다.
전자제품들의 부팅은 크게 콜드부팅(cold booting) 및 웜부팅(warm booting)으로 나눌 수 있다.
콜드부팅은 전원 차단(power off) 이후 전원을 공급(power on)시에 부팅되는 경우를 말한다.
이에 반해, 웜부팅은 전원이 차단되지 않은 상태에서 재 부팅을 하는 경우이다.
전원 차단 이후 전원 공급하는 콜드 부팅 시에는 다시 CPU 클록 세팅, DRAM 초기화, 및 필요시 제품의 실행 프로그램을 롬(ROM)에서 램(RAM)으로 로딩한 후 프로그램을 수행하는 많은 초기화 동작이 필요하다. 따라서 콜드 부팅시에는 부팅 시간이 많이 소요된다.
이러한 콜드 부팅 시간의 문제점을 해결하기 위해, 제품의 전원을 차단할 경우 RAM에만 전원을 공급하는 STR(Suspend to RAM) 이라는 기술이 고안되었다.
도 1은 종래의 SoC의 STR 기법에 의한 파워오프 시퀀스이다.
정상동작 상태(S10)에서 전원 차단 지시가 발생하면(S20), STR 부팅이 아닌 경우에는(S30), SoC 전원 및 SDRAM 전원을 모두 차단한다(S70). 이 경우의 부팅은 콜드 부팅이 된다.
정상동작 상태(S10)에서 전원 차단 지시가 발생하면(S20), STR 부팅인 경우 에는(S30), SoC의 내장 프로세서는 시스템 백업을 수행하고(S40), SDRAM을 셀프 리프레시(Self refresh) 모드로 설정하고(S50), SoC의 내장 프로세서 자신은 슬립모드(sleep mode)로 진입한다(S60). STR 기법에서는 SDRAM의 셀프 리프레시 모드를 이용함으로써, 램에 기록된 데이터를 유지하고, 부팅시에 램을 읽어 들여 데이터가 기록되어 있을 경우, CPU의 클록만을 설정한 후 다른 초기화 동작 없이 데이터가 기록된 램의 번지로 점프하여 코드를 수행하게 된다. 이렇게 하면 램의 초기화 동작이나, 롬에서 램으로의 실행 프로그램 이동 등 초기 구동 과정에 쓰이는 시간을 절약할 수 있다.
이러한 SoC에서 STR 기법을 사용하기 위해서 SoC의 내장 프로세서가 슬립 모드로 전환한 경우에, 무시할 수 없는 양의 누설 전류(leakage current)가 흐른다. 최근의 디지털 컨버전스 경향에 따라 SoC에 집적되는 구성요소들이 증가함에 따라 이러한 누설전류의 양은 더욱 커지게 된다.
이러한 누설 전류의 문제를 고려하여, SoC를 슬립 모드로 전환하는 것이 아니라, SoC의 전원을 완전히 차단한 상태에서 STR 기법을 사용하기 위하여 누설 전류가 작은 별도의 외부 프로세서를 사용하여 시스템을 제어하는 경우도 있다.
본 발명이 이루고자 하는 기술적 과제는, 별도의 외부 프로세서를 사용하지 않고도 누설전류를 줄일 수 있는 STR 기법을 사용할 수 있는 SoC를 구비한 디지털 기기용 제어회로 및 이를 이용한 디지털 기기의 전원 제어 방법을 제공하는 데 있다.
상기한 기술적 과제를 이루기 위한 본 발명에 의한 디지털 기기용 제어회로 장치는, 셀프 리프레시 동작이 가능한 외장 메모리; 디지털 기기의 각 전자적 구성요소의 제어를 담당하는 내장 프로세서, 상기 외장 메모리를 셀프 리프레시 모드로 설정하는 메모리 컨트롤러, SoC 주전원을 스위칭하는 제1제어신호(SoC_power_on)와 외장 메모리 전원을 스위칭하는 제2제어신호(ram_power_on)를 출력하는 SoC 전원 제어부를 구비한 SoC부; 백업 배터리에 연결되어 상기 SoC 전원 제어부에 전원을 공급하는 SoC 백업 전원부(VDD_KAU), 상기 제1제어신호에 따라 상기 SoC에 주전원(VDD_SoC)을 공급/차단하는 SoC 주전원부, 상기 제2제어신호에 따라 상기 외장 메모리의 전원을 공급/차단하는 외장 메모리 전원부를 구비한 전원부; 및 상기 백업 전원부에서 전원을 공급받아서 전원 공급/차단 지시 신호를 발생하는 조작 버튼을 구비하고, 상기 SoC 전원 제어부는 상기 내장 프로세서가 전원 차단 시퀀스를 패스트 부트 모드로 설정한 상태에서, 상기 전원 차단 지시가 입력되면, 상기 제1제어신호를 오프상태로 전환하여 출력하고, 상기 제2제어신호는 온상태를 유지하는 것을 특징으로 한다.
상기 SoC 전원 제어부는, 상기 제1제어신호를 오프상태로 전환한 후에 소정 시간 경과를 체크하는 타이머 회로를 구비하는 것이 바람직하다.
또한, 상기 SoC부는 상기 SoC 백업 전원부에서 전원을 공급받는 RTC(real time clock)를 더 구비하고, 상기 SoC 전원 제어부에서 사용되는 클록은 상기 RTC에서 제공받는 것이 바람직하다.
또한, 상기한 기술적 과제를 이루기 위한 디지털 기기의 전원 제어 방법은, 상기 제어회로 장치를 구비한 디지털 기기의 전원 제어 방법은, 상기 SoC 전원 제어부에 의해 수행되며, 전원 차단 지시가 입력된 경우에 패스트 부트 모드(fast boot mode)로 설정되었는가를 판단하는 단계; 상기 패스트 부트 모드가 설정되지 않은 경우에, SoC 전원 및 외장 메모리 전원을 차단을 지시하는 단계; 상기 패트스 부트 모드로 설정된 경우에, 상기 내장 프로세서에 시스템 백업을 수행하도록 지시하는 단계; 상기 SoC 주전원의 차단을 지시하는 단계; 상기 외장 메모리를 셀프 리프레시 모드로 설정하는 단계; 및 상기 외장 메모리를 셀프 리프레시 모드로 설정한 상태에서 전원 공급 지시가 입력된 경우에 STR(suspend to RAM) 부팅 프로세스를 진행하는 단계를 구비하는 것을 특징으로 한다.
삭제
상기 디지털 기기의 전원 제어 방법은, 상기 SoC 주전원의 차단 지시가 발생한 후에 소정 시간이 경과하였는가를 판단하는 단계; 및 상기 SoC 주전원의 차단 지시가 발생한 후에 소정 시간이 경과하였다고 판단되면 상기 외장 메모리의 전원의 차단을 지시하는 단계를 더 구비하는 것이 바람직하다.
이하, 본 발명의 구성과 동작을 첨부한 도면들을 참조하여 상세히 설명한다. 각 도면에 도시된 동일한 참조 부호는 동일한 기능을 수행하는 구성요소를 의미한다.
이하에서는 종래의 STR 기법에 의한 전원 차단/공급 시퀀스와 구별되는 본 발명의 전원 차단/공급 시퀀스의 명칭을 "패스트 부트(fast boot)"라 하기로 한다.
본 발명의 패스트 부트에서는, 전원 차단시에 DRAM을 셀프 리프레시 모드로 설정하고, SoC 전원을 차단한다. 이것은 종래의 STR에서 SoC 내장 프로세서가 슬립모드로 설정되는 것과의 근본적인 차이점이다.
본 발명의 디지털 기기용 제어회로 장치에 의해 구현되는 패스트 부트 기법의 전원 차단 시퀀스에 대하여는 도 5에서 설명하기로 한다.
도 2는 본 발명의 바람직한 일 실시예에 의한 디지털 기기용 제어회로 장치를 설명하기 위한 블록도로서, 외장 메모리(20), SoC부(10), 전원부(40), 백업 배터리(30)를 구비한다.
외장 메모리(20)는 셀프 리프레시 동작이 가능하다. 외장 메모리(20)는 현재 시판되고 있는 SDRAM(Synchronous Dynamic RAM) 또는 DDR(double data rate) SDRAM으로 구비될 수 있으며, 각종 제어신호들(ex: CLK, CKE, /CS, /RAS, /CAS, /WE, /RE, BA, SA, DQM)과 데이터(ex: D[0:7])(21)를 입출력하는 핀(pin)들을 구비한다. 외장 SDRAM(20)을 셀프 리프레시 모드로 유지하기 위하여는 CKE(Clock Enable)를 "L"로 유지하여야 한다.
외장 SDRAM(20)의 CKE 입력 핀에 "L" 이 입력되면, 클록(Clock) 동작을 멈추고 다른 모든 입력들은 무시되며, 저소비전력으로 동작하는 셀프 리프레시 모드로 진입하게 된다. 셀프 리프레시 모드에서는 CKE 입력 핀을 제외한 전체 입력 핀이 비활성화된다. 셀프 리프레시 모드에서는 쓰기(write)가 금지되고, 읽기(read)시에는 이전의 데이터가 계속 래치(Latch)되어 출력된다.
SoC(10)는 디지털 기기의 각 전자적 구성요소의 제어를 담당하는 내장 프로세서(108), 외장 메모리(20)를 셀프 리프레시 모드로 설정하는 메모리 컨트롤러 (106), SoC 주전원(46)을 스위칭하는 제1제어신호(SoC_power_on)와 외장 메모리 전원(44)을 스위칭하는 제2제어신호(ram_power_on)를 출력하는 SoC 전원 제어부(100), 및 이들을 연결하는 버스(104)를 구비한다.
내장 프로세서(108)는 본 발명의 패스트 부트 모드를 설정하고 버스(104, 101)를 통하여 연결된 SoC 전원 제어부(100)에 전원 차단 지시 신호 등을 전달한다.
SoC(10)의 정상동작 상태에서 SoC 전원 제어부(100)는 제1제어신호(SoC_power_on)와 제2제어신호(ram_power_on)를 모두 온상태로 출력한다. SoC 전원 제어부(100)는 내장 프로세서(108)가 전원 차단 시퀀스를 패스트 부트 모드로 설정한 상태에서 전원 차단 지시가 입력되면, 제1제어신호(SoC_power_on)를 오프상태로 전환하여 출력하고, 제2제어신호(ram_power_on)는 온상태를 유지하여 출력한다.
SoC(10)에 내장된 메모리 컨트롤러(106)는 외장 SDRAM(20)의 제어신호들(ex: CLK, CKE, /CS, /RAS, /CAS, /WE, /RE, BA, SA, DQM)을 출력하고, 외장 SDRAM(20)과 데이터(ex: D[0:7])를 입출력한다. 메모리 컨트롤러(106)는 CKE 출력을 통하여 외장 SDRAM(20)을 셀프 리프레시 모드 또는 정상 모드로 제어한다. 본 발명에 있어서 VDD_SoC(45)가 차단되어 메모리 컨트롤러가 동작하지 않게 된 후에도 CKE 가 "L" 상태를 유지하도록 하기 위하여 풀다운 저항(111)을 외장 SDRAM(20)의 CKE 단자와 접지단 사이에 연결한다.
그리고 SoC(10)는 RTC(real time clock, 110) 회로를 더 구비할 수 있다. 본 발명에 있어서, RTC(110)의 용도는 도 4에서 설명하기로 한다.
외부의 전원 버튼(50), 재생버튼(51)이 직접 SoC(10)의 입력 핀에 연결된 경우에는 버튼에서 발생한 채터링(chattering)을 제거하기 위하여 SoC(10) 내부에 채터링 회로(112)를 더 구비할 수도 있다. 채터링이 제거된 전원 버튼 신호(113)와 재생 버튼 신호(114)는 버스(108)를 통하여 내장 프로세서(108) 또는/및 SoC 전원 제어부(110)로 입력될 수 있다. 여기서 전원 버튼(50), 재생버튼(51)은 SoC 백업전원(VDD_KAU)를 전원으로 사용한다.
SoC(10)는 도면에 표시된 구성요소들 이외에도, SoC(10)가 장착될 시스템에 따라 DSP(digital signal processor), 내장 메모리, 내장 소프트웨어(embedded software) 등이 구비될 수 있다. 또한, 시스템 사양에 따라 디스플레이 장치, 오디오 장치 등의 단말의 구동회로, 통신 회로, 카메라 모듈 등의 주변기기 모듈도 내장될 수 있다.
전원부(40)는 SoC 백업 전원(VDD_KAU, 32), 제1제어신호(SoC_power_on)에 따라 SoC에 주전원(VDD_SoC, 45)을 공급/차단하는 SoC 주전원부(46), 제2제어신호(ram_power_on)에 따라 외장 메모리(20)에 전원(VDD_RAM, 43)을 공급/차단하는 외장 메모리 전원부(44)을 구비한다.
VDD_SoC(45)는 SoC(10)에서 SoC 전원 제어부(100)를 제외한 SoC 내부 코어(core)용 전원과 IO용 전원을 제공한다.
여기서 SoC 백업전원(VDD_KAU, 32)은 백업 배터리(30)와 다이오드(31), 전원부(40)의 백업 전원(42) 라인에 의해 구비될 수 있다. SoC(10) 내부에서 SoC 전원 제어부(100)는 SoC 백업전원(32)에서 전원을 공급받는다.
도 3은 본 발명의 패스트 부트(fast boot)를 구현하기 위한 특징적인 구성요소로서 도 2의 SoC(10) 내부의 SoC 전원 제어부(100)의 바람직한 일 실시예를 설명하기 위한 블록도로서, 레지스터(206), 스위칭 신호 생성부(204), 카운터(200), 디코더(202)를 구비한다.
SoC 전원 제어부(100)는 SoC 백업 전원(VDD_KAU)에서 전원을 공급받고, 버스(도 2의 104, 101)를 통하여 입력된 데이터(D[n:0])와 클록(pcu_clk)에 의해 동작한다. 클록(pcu_clk)은 카운터(200), 레지스터(206), 스위칭 신호 생성부(204)의 레지스터 로직의 클록으로 사용되며, 데이터(D[n:0])는 레지스터(206)의 데이터로 입력된다. 전원 버튼(도 2의 113) 또는 재생 버튼(도 2의 114)의 입력은 데이터 라인을 통하여 레지스터(206)에 입력될 수 있다.
레지스터부(206)는 다음 표 1에 예시된 바와 같은 레지스터들이 구비될 수 있다.
레지스터 설명
PCU_MINUTE 패스트 부트 모드에서 SoC 주전원 차단 후에 소정 기간이 경과한 것을 카운트하여 램 전원까지 차단하기 위한 카운트 값을 세트
IS_FAST_BOOT 패스트 부트 모드에서 부팅된 경우에 "1" 세트
FAST_MODE 항상 패스트 부트 모드로만 부팅하려고 할 경우에 "1" 세트
RAM_PWR_OFF ram_power_on 신호를 "L"로 전환하려 할 경우에 "1" 세트
DSP_PWR_OFF dsp_power_on 신호를 "L"로 전환하려 할 경우에 "1" 세트
표 1에서 본 발명의 필수적인 레지스터는 DSP_PWR_OFF 레지스터와 RAM_PWR_OFF 레지스터이다.
스위칭 신호 생성부(204)는 DSP_POWER_OFF 레지스터가 세트되면, SoC_power_on 신호를 오프 상태로 전환(H→L)하여 출력한다.
또한, 스위칭 신호 생성부(204)는 전원 버튼(113), 재생 버튼(114)이 눌러지면 오프 상태의 SoC_power_on 신호를 온 상태로 전환(L→H)하여 출력할 수 있다.
카운터(200)와 디코더(202)는, DSP_POWER_OFF 레지스터가 세트되어 SoC_power_on 신호가 오프 상태로 전환(H→L)한 후에, PCU_MINUTE 레지스터에 세트된 램 전원 차단을 위한 소정 시간의 경과 여부를 카운트하여 출력하고, 스위칭 신호 생성부(204) 이에 응답하여 ram_power_on 신호를 오프 상태로 전환(H→L)한다.
본 발명의 확장적인 사용을 위하여 IS_FAST_BOOT 레지스터와 FAST_MODE 레지스터 등을 추가할 수 있다.
IS_FAST_BOOT 레지스터는 패스트 부트 모드에서 부팅되었음을 표시한다. 내장 프로세서가 기동되면 "1"로 설정하고, ram_power_on이 오프로 전환하지 않는 한 "1" 상태를 유지한다. 만일 ram_power_on이 오프로 전환하면 "0" 상태로 설정된다.
또한 FAST_MODE 레지스터가 "1" 로 세트되어 있는 한, 스위칭 신호 생성부(204)는 ram_power_on 신호가 항상 온(H) 상태를 유지하게 된다.
도 4는 도 2의 SoC(10) 내부의 SoC 전원 제어부(100)의 바람직한 다른 실시예를 설명하기 위한 블록도로서, RTC(110)의 출력 클록을 이용한다.
RTC(110)는 SoC 백업 전원(VDD_KAU)으로 동작하며, 통상 32.768KHz의 오실레이터 입력을 받아 동작한다.
도 4의 실시예에서는 RTC(110)에서 분주된 클록을 SoC 전원 제어부(100)의 레지스터 클록(pcu_clk)으로서 사용하고, RTC(110) 출력의 세컨드(second) 신호를 카운터(200) 클록으로 사용한다.
이와 같이 SoC 전원 제어부(100)의 내부 클록으로서 시스템 클록이 아닌 RTC(110)에서 출력된 느린 클록을 사용함으로써, SoC 전원 제어부(100)의 소비전력을 줄일 수 있다.
도 4에서 전원 버튼 입력(113)과 재생 버튼 입력(114)이 스위칭 신호 생성부(204)에 연결되어 구비된다.
이 경우 표 1에서, DSP_PWR_OFF 레지스터가 "1" 로 세트되어 SoC_power_on 신호가 오프 상태에서, 전원 버튼 입력(113)이나 재생 버튼 입력(114)이 발생하면 스위칭 신호 생성부(204)는 SoC_power_on 신호를 온 상태로 전환(L→H)하도록 구현된다.
ram_power_on 신호가 오프 상태에서 SoC_power_on 신호가 온 상태가 되면, 는 ram_power_on 신호는 즉각적으로 온 상태가 된다.
도 5는 도 2의 디지털 기기용 제어회로 장치에 의해 수행되는 본 발명의 패스트부트 기법에 의한 전원 차단 시퀀스를 예시한 것으로서, 도 2를 참조하여 다음과 같이 설명한다.
정상동작 상태(S100)에서 전원 차단 지시가 발생하면(S102), STR 부팅으로 설정되었는지를 판단한다(S104). 전원 차단 지시(S102)는 외부 전원 버튼의 입력에 의해 발생할 수도 있고, 소정 기간 디지털 기기를 사용하지 않은 경우에 발생할 수도 있다.
만일 STR 부팅으로 설정되지 않은 경우에는 SoC 전원과 SDRAM 전원을 모두 차단한다(S120). 이 경우에는 콜드부팅이 수행된다.
만일 STR 부팅으로 설정된 경우에는(S104), 내장 프로세서(도 2의 108)가 시스템 백업을 수행한다(S106).
시스템 백업 수행 후에 SoC 전원제어부(100)는 SoC_power_on 신호를 H→L로 전환하고(S108), SDRAM을 셀프 리프레시 모드로 설정한다(S110). 여기서 S108 단계와 동시 또는 직후에 S110 단계가 수행된다.
그리고 SoC 주전원부(46)는 입력 SoC_power_on 신호가 H→L가 전환된 것에 응답하여 VDD_SoC 출력(45)을 차단하게 된다(S112).
전원 차단시 SoC 주전원부(46)는 회로의 용량성분에 의한 반응속도 및 기생 전압으로 인하여, SoC_power_on 신호가 H→L가 전환(S108)된 후에도 실제로 VDD_SoC 출력(45)이 차단(S112)되기까지는 소정 시간(Δt)이 소요된다. 따라서 이 전원 차단 소요 시간(Δt) 동안에는 SoC(10)의 내장 프로세서(108)가 정상동작을 수행하게 되며, 메모리 컨트롤러(106)를 통해 외장 SDRAM(20)을 셀프 리프레시 모드로 설정할 수 있다(S110).
VDD_SoC 전원이 차단(S112)된 후에, VDD_KAU(32) 전원을 공급받는 SoC 전원 제어부(100)는 SoC_power_on 신호가 H→L가 전환(S108)된 후에 소정 기간(toff)이 경과되었는가를 판단한다(S114).
만일 소정 기간(toff) 경과 전에 재생 버튼, 전원 버튼 등 SoC(10)를 패스트 부팅(wake-up)하는 지시신호가 발생하면, 클록만을 설정하고 다른 초기화 동작 없이 데이터가 기록된 램의 번지로 점프하여 코드를 수행하게 된다.
이 소정 기간(toff)이 경과되면, SoC 전원 제어부(100)는 ram_power_on 신호를 H→L 로 전환한다(S116).
그리고 SDRAM 전원부(44)는 입력 ram_power_on 신호가 H→L가 전환된 것에 응답하여 VDD_RAM 출력(43)을 차단하게 된다(S118).
도 8은 본 발명의 디지털 기기용 제어회로 장치가 장착되는 디지털 기기의 일 예로서 디지털 카메라의 내부 구성을 나타낸 블록도이다.
렌즈부와 필터부를 포함한 광학계(OPS)는 피사체로부터의 빛을 광학적으로 처리한다. 광학계(OPS) 안의 렌즈부는 줌 렌즈, 포커스 렌즈, 및 보상 렌즈를 포함한다.
CCD(Charge Coupled Device) 또는 CMOS (Complementary Metal-Oxide-Semiconductor)의 광전 변환부(OEC)는 광학계(OPS)로부터의 빛을 전기적 아날로그 신호로 변환시킨다. 여기서, DSP(307)는 타이밍 회로(302)를 제어하여 광전 변환부(OEC)와 아날로그-디지털 변환부(301)의 동작을 제어한다. 아날로그-디지털 변환부로서의 CDS-ADC(Correlation Double Sampler and Analog-to-Digital Converter) 소자(301)는, 광전 변환부(OEC)로부터의 아날로그 신호를 처리하여, 그 고주파 노이즈를 제거하고 진폭을 조정(auto gain control, AGC)한 후, 디지털 신호로 변환시킨다. DSP(307)는 CDS-ADC 소자(301)로부터의 디지털 신호를 처리하여 휘도 및 색도 신호로 분류된 디지털 이미지 신호를 발생시킨다.
DRAM(Dynamic Random Access Memory, 304)에는 DSP(307)로부터의 디지털 이미지 신호 및 기타 임시 처리 데이터가 임시 저장된다.
EEPROM(Electrically Erasable Programmable Read Only Memory, 305)에는 DSP(307)의 동작에 필요한 알고리듬 및 설정 데이터가 저장된다. 메모리 카드 인터페이스(306)에는 사용자의 메모리 카드가 착탈된다.
DSP(Digital Signal Processor, 307)로부터의 디지털 이미지 신호는 LCD 구동부(314)에서 LCD 패널의 디스플레이 신호로 변환되어 칼라 LCD 패널(317)에 이미지가 디스플레이된다.
한편, DSP(307)로부터의 디지털 이미지 신호는, USB(Universal Serial Bus) 접속부(318) 또는 RS232C 인터페이스(308)와 그 접속부(319)를 통하여 직렬 통신으로써 전송될 수 있고, 비데오 필터(309) 및 비데오 출력부(320)를 통하여 비데오 신호로서 전송될 수 있다.
오디오 처리기(313)는, 마이크로폰(MIC)으로부터의 음성 신호를 DSP(307) 또는 스피커(SP)로 출력하고, DSP(307)로부터의 오디오 신호를 스피커(SP)로 출력한다.
사용자 입력부(INP)에는, 셔터 버튼, 모드 선택 버튼, 기능 선택 버튼, 줌 버튼, 방향이동 버튼 등이 포함될 수 있다. 사용자 입력부(INP)는 사용자에 의해 조작되어, 사용자의 지시에 따라 각 기능 수행을 위한 명령을 발생한다.
마이크로제어기(312)는 렌즈 구동부(310)를 제어하고, 이에 따라 줌 모터(MZ), 포커스 모터(MF), 및 조리개(aperture) 모터(MA)가 광학계(OPS) 안의 줌 렌즈, 포커스 렌즈, 및 조리개를 각각 구동한다. 마이크로제어기(312)에 의하여 구동되는 발광부(LAMP)에는, 셀프-타이머 램프, 자동-초점 램프, 스트로보 대기 램프 등이 포함될 수 있다. 한편, 마이크로제어기(312)는 스트로보-광량 센서(316)로부터의 신호에 따라 스트로보 제어기(311)의 동작을 제어하여 스트로보(315)를 구동한다.
마이크로제어기(312)의 기능은 DSP(307)와 원칩(one chip)화되어 구현될 수도 있다.
도 8에 도시된 성분들 중에서, CDS-ADC(301), 타이밍 회로(302), RTC(303), DSP(307), EEPROM(305), 오디오 처리기(313), LCD 구동부(314), 마이크로 제어기(312) 등의 전자적 구성요소들은 모두 하나의 SoC 에 내장될 수 있다.
이 경우 마이크로 제어기(312)는 도 2의 내장 프로세서(108)에 해당한다. DRAM(304)을 셀프 리프레시 모드 설정이 가능한 SDRAM을 사용하고, SoC 내부에 도 2의 SoC 전원 제어부(100)를 추가적으로 내장하고, 도 5의 플로우에 따라 SoC를 동작시키면, 본 발명의 디지털 기기용 제어회로 장치가 적용된 디지털 카메라 시스템이 완성된다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이 본 발명의 디지털 기기용 제어회로 장치에 의하면 별도의 외부 프로세서를 사용하지 않고도 누설전류를 줄일 수 있는 STR 기법을 사용할 수 있는 SoC를 제공한다.
본 발명은 이상에서 설명되고 도면들에 표현된 예시들에 한정되는 것은 아니다. 전술한 실시 예들에 의해 가르침 받은 당업자라면, 다음의 특허 청구 범위에 기재된 본 발명의 범위 및 목적 내에서 치환, 소거, 병합 등에 의하여 전술한 실시 예들에 대해 많은 변형이 가능할 것이다.

Claims (5)

  1. 셀프 리프레시 동작이 가능한 외장 메모리;
    디지털 기기의 각 전자적 구성요소의 제어를 담당하는 내장 프로세서, 상기 외장 메모리를 셀프 리프레시 모드로 설정하는 메모리 컨트롤러, SoC 주전원을 스위칭하는 제1제어신호(SoC_power_on)와 외장 메모리 전원을 스위칭하는 제2제어신호(ram_power_on)를 출력하는 SoC 전원 제어부를 구비한 SoC부;
    백업 배터리에 연결되어 상기 SoC 전원 제어부에 전원을 공급하는 SoC 백업전원부(VDD_KAU), 상기 제1제어신호에 따라 상기 SoC에 주전원(VDD_SoC)을 공급/차단하는 SoC 주전원부, 상기 제2제어신호에 따라 상기 외장 메모리의 전원을 공급/차단하는 외장 메모리 전원부를 구비한 전원부; 및
    상기 백업 전원부에서 전원을 공급받아서 전원 공급/차단 지시 신호를 발생하는 조작 버튼을 구비하고,
    상기 SoC 전원 제어부는 상기 내장 프로세서가 전원 차단 시퀀스를 패스트 부트 모드로 설정한 상태에서, 상기 전원 차단 지시가 입력되면, 상기 제1제어신호를 오프상태로 전환하여 출력하고, 상기 제2제어신호는 온상태를 유지하는 것을 특징으로 하는 디지털 기기용 제어회로 장치.
  2. 제1항에 있어서, 상기 SoC 전원 제어부는,
    상기 제1제어신호를 오프상태로 전환한 후에 소정 시간 경과를 체크하는 타 이머 회로를 구비하는 것을 특징으로 하는 디지털 기기용 제어회로 장치.
  3. 제2항에 있어서,
    상기 SoC부는 상기 SoC 백업 전원부에서 전원을 공급받는 RTC(real time clock)를 더 구비하고,
    상기 SoC 전원 제어부에서 사용되는 클록은 상기 RTC에서 제공받는 것을 특징으로 하는 디지털 기기용 제어회로 장치.
  4. 제1항 내지 제3항 중 어느 한 항의 제어회로 장치를 구비한 디지털 기기의 전원 제어 방법에 있어서,
    상기 전원 제어 방법은,
    상기 SoC 전원 제어부에 의해 수행되며,
    전원 차단 지시가 입력된 경우에 상기 패스트 부트 모드(fast boot mode)로 설정되었는가를 판단하는 단계;
    상기 패스트 부트 모드가 설정되지 않은 경우에, SoC 전원 및 외장 메모리 전원을 차단을 지시하는 단계;
    상기 패트스 부트 모드로 설정된 경우에, 상기 내장 프로세서에 시스템 백업을 수행하도록 지시하는 단계;
    상기 SoC 주전원의 차단을 지시하는 단계;
    상기 외장 메모리를 셀프 리프레시 모드로 설정하는 단계; 및
    상기 외장 메모리를 셀프 리프레시 모드로 설정한 상태에서 전원 공급 지시가 입력된 경우에 STR(suspend to RAM) 부팅 프로세스를 진행하는 단계를 구비하는 것을 특징으로 하는 디지털 기기의 전원 제어 방법.
  5. 제4항에 있어서,
    상기 SoC 주전원의 차단 지시가 발생한 후에 소정 시간이 경과하였는가를 판단하는 단계; 및
    상기 SoC 주전원의 차단 지시가 발생한 후에 소정 시간이 경과하였다고 판단되면 상기 외장 메모리의 전원의 차단을 지시하는 단계를 더 구비하는 것을 특징으로 하는 디지털 기기의 전원 제어 방법.
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