TWI437419B - 電腦系統及其睡眠控制方法 - Google Patents

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Fu Hsiang Liu
Yung Lang Huang
Yu Chih Liu
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Asustek Comp Inc
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Description

電腦系統及其睡眠控制方法
本發明是有關於一種電腦系統，且特別是有關於一種電腦系統及其睡眠控制方法。
眾所周知，現在電腦系統已經利用睡眠模式達成節省能源的目的。換句話說，當使用者長時間不使用電腦系統時，電腦系統可自行進入睡眠模式。而睡眠模式依照電能節省的程度，可區分為S3睡眠模式與S4睡眠模式。
請參照第1圖，其所繪示為習知電腦系統的示意圖。電腦系統100包括：中央處理器110、控制晶片組120、動態隨機存取記憶體(以下簡稱DRAM)130、硬碟140、嵌入式控制器(embedded controller)150、開關160、以及輸入裝置170(例如鍵盤)。其中，控制晶片組120中包括：北橋晶片122、與南橋晶片126，而北橋晶片122中更包括記憶體控制器(memory controller)124。
中央處理器110連接至北橋晶片122，北橋晶片122中的記憶體控制器124連接至DRAM 130，並且可產生一顯示信號至外部的顯示器(未繪示)。南橋晶片126連接至北橋晶片122，並連接至嵌入式控制器150。其中。再者，嵌入式控制器150連接至開關160、以及輸入裝置170。
基本上電腦系統100的嵌入式控制器150可進行供電控制。也就是說，根據不同的睡眠模式，嵌入式控制器150可以進行供電控制並將電力提供至部份的電子元件。
請參照第2圖，其所繪示為習知電腦系統於S3睡眠模式時的供電示意圖。當電腦系統100欲進入S3睡眠模式時(圖3中之陰影區域即為停止供電的區域)。此時，中央處理器110必須先將所有的系統參數儲存於DRAM 130中。之後，即停止供電至中央處理器110、南橋晶片126、以及部份的北橋晶片122。當需要喚醒電腦時，使用者可以按壓輸入裝置170上的按鍵或者開關160。開始S3睡眠模式的喚醒流程。此時，電源重新提供至中央處理器110、南橋晶片126以及北橋晶片122。之後，中央處理器110即利用北橋晶片122中的記憶體控制器124讀取DRAM 130中的系統參數，並且成功的喚醒電腦系統100。
請參照第3圖，其所繪示為習知電腦系統於S4睡眠模式時的供電示意圖(圖4中之陰影區域即為停止供電的區域)。此時，中央處理器110必須先將所有的系統參數先暫存於DRAM 130中，之後再將系統參數再轉儲存於硬碟140中。之後，即停止供電至中央處理器110、北橋晶片122、DRAM 130、南橋晶片126、硬碟140、輸入裝置170、以及嵌入式控制器150。因此，而系統參數僅儲存於硬碟140中。當需要喚醒電腦時，使用者可以按壓開關160，此時，電源重新供應至中央處理器110，而中央處理器110即利用南橋晶片126將硬碟140中的系統參數轉存至DRAM 130中，並喚醒電腦系統100。
由上述的說明可知，S3睡眠模時係將系統參數儲存於DRAM 130中，因此S3睡眠模式的喚醒流程時間很短。然而，於S3睡眠模式時，電腦系統100還是有較多電能持續地的損耗。
S4睡眠模時係將系統參數儲存於硬碟140中，因此電腦系統100的電能損耗較少。然而，於S4睡眠模式的喚醒流程需要將系統參數由硬碟140轉存至DRAM 130，而硬碟140重新供電並讀取系統參數的時間較長，將會花費較長的時間於S4眠模式的喚醒流程。
本發明係提出一種電腦系統及其睡眠控制裝置與控制方法。於電腦系統中的記憶體匯流排上增加一橋接單元(bridging unit)，並且連接至一快閃記憶體用以儲存系統參數，用以達成快速喚醒以及節省電能的雙重優點。
本發明係提出一種電腦系統，包括：一中央處理器；一控制晶片組，連接至該中央處理器；一硬碟，連接至該控制晶片組；一嵌入式控制器，連接至該控制晶片組，且可發出一控制信號；一動態隨機存取記憶體，利用一記憶體匯流排連接至該控制晶片組；一橋接單元，連接該嵌入式控制器以及該動態隨機存取記憶體，並接收該控制信號，依據該控制信號讀取該動態隨機存取記憶體之資料；一輸入裝置，連接至該嵌入式控制器；一開關，連接至該嵌入式控制器；以及一快閃記憶體，連接該橋接單元；其中，當該電腦系統進入一睡眠模式或一正常關機時，該嵌入式控制器利用該控制信號操控該橋接單元讀取該動態隨機存取記憶體中的該系統參數並回存於該快閃記憶體中。
本發明係更提出一種電腦系統的睡眠控制方法，包括下列步驟：(a)於一電腦系統進入一睡眠模式時，一中央處理器將一系統參數儲存於一動態隨機存取記憶體；(b)一橋接單元將該動態隨機存取記憶體中的該系統參數儲存於一快閃記憶體中；以及(c)進入該睡眠模式或正常關機。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參照第4圖，其所繪示為本發明電腦系統的第一實施例。電腦系統200包括：中央處理器210、控制晶片組220、DRAM 230、硬碟240、嵌入式控制器250、開關260、輸入裝置270、快閃記憶體280、以及橋接單元290。其中，橋接單元120中包括記憶體控制器292、快閃記憶體控制器(flash controller)294，而記憶體控制器292連接至記憶體匯流排用以存取DRAM 230中的資料，快閃記憶體控制器294連接至快閃記憶體280。再者，嵌入式控制器250在進入睡眠模式的流程或者喚醒睡眠模式的流程時，係利用一控制信號來操控橋接單元290，而控制信號係利用系統管理匯流排(SMBus)或者I2C匯流排來傳遞。
根據本發明的實施例，不論電腦系統欲進行何種睡眠模式，嵌入式控制器250會執行本發明的快閃睡眠模式(flash sleep mode)的進入流程。亦即，嵌入式控制器250會控制橋接單元290讀取DRAM 230中的系統參數並儲存於快閃記憶體280中。而當電腦系統進行喚醒流程時，嵌入式控制器250會執行快閃睡眠模式的喚醒流程。亦即，嵌入式控制器250操控橋接單元290讀取快閃記憶體280中的系統參數並儲存於DRAM 230中。之後，利用S3睡眠模式的喚醒流程來喚醒電腦系統200。而以下詳細的介紹本發明快閃睡眠模式的睡眠控制方法流程。
請參照第5a與5b圖，其所繪示為電腦系統進入睡眠模式時本發明的供電示意圖。根據本發明的實施例，進入睡眠模式時會進行二階段的停止供電程序。
當電腦系統200欲進入S3睡眠模式時，嵌入式控制器250會開始本發明快閃睡眠模式的進入流程。此時，中央處理器210將系統參數儲存於DRAM 230中。之後，如第5a圖所示之第一階段停止供電程序，先停止供電至中央處理器210、北橋晶片222、南橋晶片226。
接著，嵌入式控制器250並不會進入S3睡眠模式，而是利用控制信號來操控橋接單元290中的記憶體控制器292讀取DRAM 230中的系統參數，並利用快閃記憶體控制器294將系統參數寫入快閃記憶體280。之後，如第5b圖所示之第二階段停止供電程序。DRAM 230、橋接單元290、快閃記憶體280、硬碟240、輸入裝置270、嵌入式控制器250皆停止供電。很明顯地，當第二階段停止供電程序完成之後即進入本發明的快閃睡眠模式，此時僅剩下快閃記憶體280中儲存系統參數，且快閃記憶體280中的系統參數並不會隨著供電停止而遺失。
當使用者按壓開關260時，會開始進行快閃睡眠模式的喚醒流程，此時嵌入式控制器250會進行二階段的供電程序。亦即，第一階段供電程序即如第5a圖所示，先供電於嵌入式控制器250、DRAM 230、橋接單元290、快閃記憶體280、硬碟240、輸入裝置270。之後，嵌入式控制器250利用控制信號來操控橋接單元290中的快閃記憶體控制器294讀取快閃記憶體280中的系統參數，並利用記憶體控制器292將系統參數寫入DRAM 230中。
如第4圖所示，即為第二階段供電程序。當系統參數寫入DRAM 230之後，嵌入式控制器250即供應電源至中央處理器210、北橋晶片222、南橋晶片226。再者，嵌入式控制器210即通知中央處理器210利用DRAM 230中的系統參數來喚醒電腦系統。也就是說，中央處理器210依照S3睡眠模式的喚醒流程，利用北橋晶片220讀取DRAM 230中的系統參數，並且成功的喚醒電腦系統200。
由以上的說明可知，當電腦系統200欲進入S3睡眠模式時，中央處理器210會將系統參數寫入DRAM 230中。而根據本發明的實施例，嵌入式控制器250更控制橋接單元290將DRAM 230中的系統參數寫入快閃記憶體280。而在第二階段停止供電程序完成後，電腦系統200即進入本發明快閃睡眠模式。很明顯地，相較於S3睡眠模式，快閃睡眠模式可以節省更多的電能。
請參照第6a與6b圖，其所繪示為電腦系統進入睡眠模式時本發明的供電示意圖。根據本發明的實施例，進入睡眠模式時會進行二階段的停止供電程序。
當電腦系統200欲進入S4睡眠模式時，嵌入式控制器250會開始本發明快閃睡眠模式的進入流程。此時，中央處理器210先將系統參數儲存於DRAM 230中並且轉存至硬碟240中。之後，如第6a圖所示之第一階段停止供電程序，嵌入式控制器250停止供電至中央處理器210、北橋晶片222、南橋晶片226、硬碟240。
接著，嵌入式控制器250並不會進入S4睡眠模式，而是利用控制信號來操控橋接單元290中的記憶體控制器292讀取DRAM 230中的系統參數，並利用快閃記憶體控制器294將系統參數寫入快閃記憶體280。之後，如第6b圖所示之第二階段停止供電程序。DRAM 230、橋接單元290、快閃記憶體280、輸入裝置270、嵌入式控制器250皆停止供電。很明顯地，當第二階段停止供電程序完成之後即進入本發明的快閃睡眠模式，此時僅剩下快閃記憶體280與硬碟240中儲存系統參數，且快閃記憶體280與硬碟240中的系統參數並不會隨著供電停止而遺失。
當使用者按壓開關260時，會開始進行快閃睡眠模式的喚醒流程，此時嵌入式控制器250會進行二階段的供電程序。亦即，第一階段供電程序即如第6a圖所示，先供電於嵌入式控制器250、DRAM 230、橋接單元290、快閃記憶體280、輸入裝置270。之後，嵌入式控制器250利用控制信號來操控橋接單元290中的快閃記憶體控制器294讀取快閃記憶體280中的系統參數，並利用記憶體控制器292將系統參數寫入DRAM 230中。
如第4圖所示，即為第二階段供電程序。當系統參數寫入DRAM 230之後，嵌入式控制器250即供應電源至中央處理器210、北橋晶片222、南橋晶片226、硬碟240。再者，嵌入式控制器210即通知中央處理器210利用DRAM 230中的系統參數來喚醒電腦系統200，而並不是利用硬碟240中的系統參數來喚醒電腦系統200。
也就是說，嵌入式控制器250不會通知中央處理器210以S4睡眠模式來喚醒電腦系統200，而是通知中央處理器210依照S3睡眠模式的喚醒流程，利用北橋晶片220讀取DRAM 230中的系統參數，並且成功的喚醒電腦系統200。
由以上的說明可知，當電腦系統200欲進入S4睡眠模式時，中央處理器210會將系統參數寫入DRAM 230並轉存至硬碟中。而根據本發明的實施例，嵌入式控制器250更控制橋接單元290將DRAM 230中的系統參數寫入快閃記憶體280。而在第二階段停止供電程序完成後，電腦系統200即進入本發明快閃睡眠模式。很明顯地，相較於S4睡眠模式需要從硬碟240讀取系統參數來喚醒電腦系統200，本發明的快閃睡眠模式可以節省電腦系統的喚醒時間。
請參照第7圖，其所繪示為本發明電腦系統的第二實施例。相較於第一實施例，第二實施例新增了一個切換開關298可供使用者來手動調整，其可輸出一開關信號至嵌入式控制器250，使得電腦系統200在S5模式時具有不同的喚醒流程。舉例來說，當切換開關298輸出第一準位時代表立即喚醒(instant power on)，輸出第二準位時代表標準啟動(regulator power on)。
由於S5模式即為電腦系統正常關機，因此當使用者進行電腦系統的關機時，中央處理器210會先將系統參數儲存於DRAM 230中。之後，如第6a圖所示之第一階段停止供電程序，嵌入式控制器250停止供電至中央處理器210、北橋晶片222、南橋晶片226、硬碟240。
接著，嵌入式控制器250並不會進入S5模式，而是利用控制信號來操控橋接單元290中的記憶體控制器292讀取DRAM 230中的系統參數，並利用快閃記憶體控制器294將系統參數寫入快閃記憶體280。之後，如第6b圖所示之第二階段停止供電程序。DRAM 230、橋接單元290、快閃記憶體280、輸入裝置270、嵌入式控制器250皆停止供電。很明顯地，當第二階段停止供電程序完成之後即進入本發明的快閃睡眠模式，此時僅剩下快閃記憶體280中儲存系統參數，且快閃記憶體280中的系統參數並不會隨著供電停止而遺失。
當使用者按壓開關260重新開機時，嵌入式控制器250會根據開關信號來決定如何喚醒電腦系統200。假設開關信號為第一準位，代表使用者希望立即喚醒電腦系統。此時嵌入式控制器250會開始進行快閃睡眠模式的喚醒流程，並進行前述第6b圖與第4圖所示的二階段的供電程序。也就是說，嵌入式控制器250通知中央處理器210依照S3睡眠模式的喚醒流程，利用北橋晶片220讀取DRAM 230中的系統參數，並且成功的喚醒電腦系統200。
反之，當使用者按壓開關260重新開機時，開關信號為第二準位，代表使用者希望以正常的程序喚醒電腦系統(正常開機)。此時中央處理器210會讀取硬碟240中的作業系統資料來啟動電腦系統200。
請參照第8圖，其所繪示為本發明電腦系統的第三實施例。相較於第一實施例，第三實施例於橋接單元29中增加一顯示驅動器(display driver)296，以及於電腦系統200中增加一顯示切換埠299。而顯示切換埠299可輸出北橋晶片222產生的第一顯示信號或者顯示驅動器296所產生的第二顯示信號至外部的顯示器(未繪示)。其中，第一顯示信號與第二顯示信號可為低電壓差動信號(low-voltage differential signaling，簡稱LVDS信號)，而顯示切換埠299為一LVDS切換埠。
根據本發明的第三實施例，電腦系統200可在閱讀模式(read mode)時，關閉大部分的電源，而僅利用橋接單元296來讀取快閃記憶體280中的資料並顯示於外部顯示器(未繪示)，使得電腦系統200在讀取模式時解省電腦系統200的耗能。
由於電腦系統200在讀取模式時，使用者並不會進行任何編輯動作。因此，本發明在讀取模式時，僅提供電源至橋接單元290、顯示切換埠299以及快閃記憶體280。而其動作原理如下：當使用者欲控制電腦系統200進入閱讀模式時，中央處理器210將系統參數儲存於DRAM 230中。之後，嵌入式控制器250利用控制信號來操控橋接單元290中的記憶體控制器292讀取DRAM 230中的系統參數，並利用快閃記憶體控制器294將系統參數寫入快閃記憶體280。之後，僅剩下橋接單元290、顯示切換埠299以及快閃記憶體280持續供電。
由於DRAM 230以及北橋晶片222已經停止供電，因此北橋晶片222無法提供第一顯示信號。由於DRAM 230中的系統參數已經儲存於快閃記憶體280，所以顯示驅動器296可以據以產生第二顯示信號，並且顯示切換埠299輸出第二顯示信號至外部顯示器(未繪示)。如此，在不更動系統參數的情況下，顯示驅動器296可在閱讀模式時輸出使用者所欲閱讀的畫面。
當然，當使用者欲離開閱讀模式時，僅需按壓開關260，而嵌入式控制器250即可進行相同的喚醒流程。也就是，嵌入式控制器250將系統參數先寫入DRAM 230中。之後，嵌入式控制器210即通知中央處理器210利用DRAM 230中的系統參數來喚醒電腦系統。
由以上的說明可知，當電腦系統200在閱讀模式時，可以節省更多的電能。
請參照第9a圖，其所繪示為本發明快閃睡眠模式進入流程的控制方法。當電腦系統欲進入睡眠模式(步驟S902)時，中央處理器將系統參數儲存於DRAM中(步驟S904)。接著，橋接單元將DRAM中的系統參數儲存於快閃記憶體中(步驟S906)，之後，關閉電子元件的電源進入睡眠模式(S908)。
根據上述第9a圖，嵌入式控制器可以進行二階段的停止供電流流程。也就是說，在確認DRAM已經儲存系統參數(步驟904)之後，停止供電至中央處理器、北橋晶片、南橋晶片。而在確認快閃記憶體已經儲存系統參數(步驟906)之後，停止供電至其他電子元件，僅剩下開關持續供電。
當然，嵌入式控制器也可以僅進行一階段的停止供電流流程。也就是說，在確認快閃記憶體已經儲存系統參數(步驟S906)後，嵌入式控制器再停止供電至所有電子元件，僅剩下開關持續供電。
請參照第9b圖，其所繪示為本發明快閃睡眠模式的喚醒流程控制方法。當使用者欲喚醒電腦系統(步驟S912)時，在快閃記憶體、橋接單元以及DRAM恢復供電後，橋接單元將快閃記憶體中的系統參數儲存於DRAM中(步驟S914)。接著，中央處理器恢復供電後，讀取DRAM中的系統參數(步驟916)，使得中央處理器根據系統參數喚醒電腦系統(步驟S918)。
由以上的說明可知，本發明係提出一種電腦系統及其睡眠控制裝置與控制方法。於電腦系統中的記憶體匯流排上增加一橋接單元，並且連接至一快閃記憶體用以儲存系統參數，以達成快速喚醒以及節省電能的優點。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200．．．電腦系統
110、210．．．中央處理器
120、220．．．控制晶片組
122、222．．．北橋晶片
124．．．記憶體控制器
126、226．．．南橋晶片
130、230．．．DRAM
140、240．．．硬碟
150、250．．．嵌入式控制器
160、260．．．開關
170、270．．．輸入裝置
280．．．快閃記憶體
290．．．橋接單元
290．．．橋接單元
292．．．記憶體制器
294．．．快閃記憶體控制器
296．．．顯示驅動器
298．．．切換開關
299．．．顯示切換埠
第1圖所繪示為習知電腦系統的示意圖。
第2圖所繪示為習知電腦系統於S3睡眠模式時的供電示意圖。
第3圖所繪示為習知電腦系統於S4睡眠模式時的供電示意圖。
第4圖所繪示為本發明電腦系統的第一實施例。
第5a與5b圖所繪示為電腦系統進入睡眠模式時本發明的供電示意圖。
第6a與6b圖所繪示為電腦系統進入睡眠模式時本發明的供電示意圖。
第7圖所繪示為本發明電腦系統的第二實施例。
第8圖所繪示為本發明電腦系統的第三實施例。
第9a圖所繪示為本發明快閃睡眠模式進入流程的控制方法。
第9b圖所繪示為本發明快閃睡眠模式的喚醒流程控制方法。
200‧‧‧電腦系統
210‧‧‧中央處理器
220‧‧‧控制晶片組
222‧‧‧北橋晶片
226‧‧‧南橋晶片
230‧‧‧DRAM
240‧‧‧硬碟
250‧‧‧嵌入式控制器
260‧‧‧開關
270‧‧‧輸入裝置
280‧‧‧快閃記憶體
290‧‧‧橋接單元
292‧‧‧記憶體制器
294‧‧‧快閃記憶體控制器

Claims (9)

  1. 一種電腦系統，包括：一中央處理器；一控制晶片組，連接至該中央處理器；一硬碟，連接至該控制晶片組；一嵌入式控制器，連接至該控制晶片組，且可發出一控制信號；一動態隨機存取記憶體，利用一記憶體匯流排連接至該控制晶片組；一橋接單元，連接該嵌入式控制器以及該動態隨機存取記憶體，並接收該控制信號，依據該控制信號讀取該動態隨機存取記憶體之資料；一輸入裝置，連接至該嵌入式控制器；一開關，連接至該嵌入式控制器；以及一快閃記憶體，連接該橋接單元；其中，當該電腦系統進入一睡眠模式或一正常關機時，該嵌入式控制器利用該控制信號操控該橋接單元讀取該動態隨機存取記憶體中的該系統參數並回存於該快閃記憶體中。
  2. 如申請專利範圍第1項所述之電腦系統，其中，當要從該睡眠模式下喚醒該電腦系統時，該嵌入式控制器根據該控制信號操控該橋接單元讀取該快閃記憶體中的該系統參數並回存至該動態隨機存取記憶體中。
  3. 如申請專利範圍第1項所述之電腦系統，其中，該電腦系統更包括一切換開關連接至該嵌入式控制器以提供一第一準位或者一第二準位，於正常關機後該開關被按壓且該切換開關輸出該第一準位時，該嵌入式控制器根據該控制信號操控該橋接單元讀取該快閃記憶體中的該系統參數並回存至該動態隨機存取記憶體中，並且通知該中央處理器根據該動態隨機存取記憶體中的該系統參數喚醒該電腦系統。
  4. 如申請專利範圍第3項所述之電腦系統，其中，於正常關機後該開關被按壓且該切換開關輸出該第二準位時，該中央處理器讀取該硬碟中的一作業系統資料來啟動該電腦系統。
  5. 如申請專利範圍第1項所述之電腦系統，其中該控制晶片組可輸出一第一顯示信號，該橋接單元包括一顯示驅動器可輸出一第二顯示信號、該電腦系統包括一顯示切換埠接收該第一顯示信號與該第二顯示信號；當該電腦系統進入一閱讀模式時，該橋接單元根據該控制信號讀取該快閃記憶體中的該系統參數，且該顯示驅動器產生該第二顯示信號經由該顯示切換埠輸出至一外部顯示器。
  6. 如申請專利範圍第1項所述之電腦系統，其中，該橋接單元包括：一記憶體控制器，連接至該記憶體匯流排；以及一快閃記憶體控制器，連接至記憶體控制器與該快閃記憶體；其中，該記憶體控制器可讀取該動態隨機存取記憶體中的該系統參數並利用該快閃記憶體控制器將該系統參數儲存於該快閃記憶體；或者，該快閃記憶體控制器可讀取該快閃記憶體中的該系統參數並利用該記憶體控制器將該系統參數回存於該動態隨機存取記憶體。
  7. 一種電腦系統的睡眠控制方法，包括下列步驟：(a)於一電腦系統進入一睡眠模式時，一中央處理器將一系統參數儲存於一動態隨機存取記憶體；(b)一橋接單元將該動態隨機存取記憶體中的該系統參數儲存於一快閃記憶體中；以及(c)進入該睡眠模式或正常關機。
  8. 如申請專利範圍第7項所述之電腦系統的睡眠控制方法，其更包括下列步驟：(d)當回復該電腦系統或正常開機時，供電至該快閃記憶體、該橋接單元以及該動態隨機存取記憶體；(e)該橋接單元將該快閃記憶體中的該系統參數回存於該動態隨機存取記憶體中；以及(f)於該中央處理器被供電後，讀取該動態隨機存取記憶體中的該系統參數以喚醒該電腦系統。
  9. 如申請專利範圍第7項所述之電腦系統的睡眠控制方法，其中於(a)、(b)步驟之間更包括下列步驟：停止供電至該中央處理器與一控制晶片組。
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