KR100521824B1 - 반도체 장치, 불휘발성 반도체 기억 장치, 반도체 장치또는 불휘발성 반도체 기억 장치를 복수 포함하는 시스템,반도체 장치 또는 불휘발성 반도체 기억 장치를 포함하는전자 카드, 이 전자 카드의 사용이 가능한 전자 장치 - Google Patents

Abstract

본 발명의 반도체 장치는, 초기화 동작의 기간 중에 잘못하여 커맨드를 입력하여 이 커맨드가 무시되어 실행되지 않는 것에 의한 오동작을 방지하기 위한 것을 과제로 하며, 전원 전압의 레벨에 따라, 소정의 회로를 초기화하는 초기화 회로와, 이 초기화 회로가 초기화를 행하는 기간 중, 반도체 장치의 스테이터스를 비지 상태로 설정하는 스테이터스 설정부를 포함하여 실현된다.

Description

반도체 장치, 불휘발성 반도체 기억 장치, 반도체 장치 또는 불휘발성 반도체 기억 장치를 복수 포함하는 시스템, 반도체 장치 또는 불휘발성 반도체 기억 장치를 포함하는 전자 카드, 이 전자 카드의 사용이 가능한 전자 장치{SEMICONDUCTOR DEVICE, NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, SYSTEM HAVING A PLURALITY OF SEMICONDUCTOR DEVICE OR NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, ELECTRIC CARD HAVING SEMICONDUCTOR DEVICE OR NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, AND ELECTRIC DEVICE CAPABLE OF USING THE ELECTRIC CARD}

본 발명은, 반도체 장치, 불휘발성 반도체 기억 장치, 반도체 장치 또는 불휘발성 반도체 기억 장치를 복수개 구비하는 시스템, 반도체 장치 또는 불휘발성 반도체 기억 장치를 구비하는 전자 카드, 이 전자 카드의 사용이 가능한 전자 장치에 관한 것이다.

일반적으로 이용되고 있는 불휘발성 반도체 기억 장치의 회로 구성을 도 12에 도시한다. 이 불휘발성 반도체 기억 장치는, 메모리 셀 어레이 MCA, 어드레스 버퍼 ABF, 컬럼 디코더 CDC, 로우 디코더 RDC, 감지 증폭기 S/A, 퓨즈용 레지스터 FRG, 입출력 버퍼 IOBF, 파워 온 리세트 회로 PORC, 제어 회로 CT(101), 전압 생성 회로 VGC를 구비하고 있다.

메모리 셀 어레이 MCA는 데이터를 저장하는 통상의 메모리 셀 영역 MC1, MC2 외에, 메모리 셀 영역 MC1, MC2에 존재하는 불량 개소를 다른 리던던시(Redundancy) 회로로 치환하기 위한 퓨즈 데이터, 및 타이머나 전압의 조정을 행하기 위한 트리밍 데이터 등, 전원 투입 후에 판독할 필요가 있는 데이터(이하, 퓨즈 데이터라고 함)를 저장하는 ROM 퓨즈 RF를 갖고 있다.

어드레스 버퍼 ABF에 입력된 데이터 중, 컬럼 어드레스가 컬럼 디코더 CDC에 입력되어 디코드되고, 로우 어드레스가 로우 디코더 RDC에 입력되어 디코드되고, 지정된 어드레스에서 메모리 셀 어레이 MCA에의 데이터의 기입 또는 판독이 행해진다. 데이터가 판독될 때에는 감지 증폭기 S/A, 입출력 버퍼 IOBF를 통해 출력되고, 기입될 때에는 입출력 버퍼 IOBF를 통해 데이터가 메모리 셀 어레이 MCA에 제공된다. 또한, ROM 퓨즈 RF에 저장된 퓨즈 데이터는 감지 증폭기 S/A, 컬럼 디코더 CDC를 통해 퓨즈용 레지스터 FRG에 제공되고 보존된다.

전압 생성 회로 VGC는 외부로부터 공급된 전원 전압 VCC를 이용하여, 참조 전압 Vref나 프로그램 전압 Vpg 등 각종 전압을 생성한다.

파워 온 리세트 회로 PORC는 전원이 투입되어 전원 전압이 파워 온 검지 레벨 V2에 도달하기까지는 로우 레벨의 파워 온 리세트 신호 PWONRSTn을 출력하고, 파워 온 검지 레벨 V2에 도달하면, 이것을 검지하여 하이 레벨의 파워 온 리세트 신호 PWONRSTn을 제어 회로 CT(101)에 출력한다.

제어 회로 CT(101)는 파워 온 리세트 신호 PWONRSTn이 로우 레벨인 동안, 어드레스 버퍼 ABF, 퓨즈용 레지스터 FRG, 컬럼 디코더 CDC, 감지 증폭기 S/A, 로우 디코더 RDC, 전압 생성 회로 VGC에 초기화를 지시하는 제어 신호를 제공하여 초기화한다.

또한, ROM 퓨즈 RF에 기억되어 있는 상술한 퓨즈 데이터를 판독하여 래치해 둘 필요가 있다. 레이저로 용단되는 퓨즈로 구성된 퓨즈 회로에 퓨즈 데이터가 기억되어 있는 경우에는, 이 퓨즈 회로를 읽게 된다. 이 때에, 퓨즈 회로를 판독하는 판독 회로는, CMOS 논리 회로로서 구성되어 있고, 판독 회로가 활성화되는 전원 전압의 레벨은 CMOS 논리 회로가 동작하기 시작하는 전압 Vlgc 이상으로 설정된다.

그러나, 도 12에 도시한 바와 같이 불휘발성 반도체 기억 장치에서는, 퓨즈 데이터를 저장하는 수단으로서 메모리 셀 어레이 MCA에서의 특정한 영역(ROM 퓨즈 RF)을 할당할 수 있다.

이 경우에는, 장치를 초기화할 때에, 통상의 데이터와 마찬가지로 퓨즈 데이터를 판독해야하므로, 이 데이터를 ROM 퓨즈 RF로부터 판독하는 동작을 행한다(이하, 이 동작을 ROM 판독이라고 함).

그 경우, 파워 온 검지 레벨 V2는, 도 13에 도시한 바와 같이, 적어도 판독 동작이 가능한 최저 전압 V1보다 높게 설정되어야한다. 여기서, 전원 전압이 투입되어 레벨이 상승해 가는 과정에서, 시점 T2에서 판독 동작이 가능해지는 동작 최저 전압 V1에 도달하고, 또한 시점 T3이 되어 파워 온 검지 레벨 V2(V2>V1)가 되면 ROM 판독을 개시하도록 설정되고, 시점 T3으로부터 시점 T4까지의 판독이 행해지는 것으로 한다. 따라서, 이 ROM 판독은 전원 투입 후에 전원 전압이 파워 온 검지 레벨 V2에 도달하기까지 초기화 동작이 각 회로에 대하여 행해지며, 파워 온 검지 레벨 V2에 도달하여 파워 온 리세트 신호 PWONRSTn이 로우 레벨로부터 하이 레벨로 변화하며, 초기화 동작이 종료된 후에 행해진다.

이와 같이 ROM 판독은 전원의 투입(파워 온) 시에 자동적으로 행해지는 것이 바람직하며, 전원을 투입 후의 초기화 동작이 행해진 직후에 개시한다. 이 ROM 판독을 제어하는 신호는, 파워 온 리세트 회로 PORC로부터 출력된 하이 레벨의 파워 온 리세트 신호 PWONRSTn을 받는 제어 회로 CT(101)에서 생성된다.

파워 온 리세트 검지 회로 PORC에는, 예를 들면 도 14에 도시된 회로가 이용된다. 전원 전압 VCC가 저항 R1, R2로 분할되고, 분할된 레벨 N1이 P 채널 트랜지스터 PT1의 게이트에 제공된다. 전원 전압 VCC 단자와 접지 단자 사이에 P채널 트랜지스터 PT1과 공핍형 트랜지스터 DT1, 저항 R3이 접속되어 있고, 트랜지스터 PT1의 드레인과 트랜지스터 DT1의 드레인과의 접속점의 전위가 인버터 열로 구성된 지연 회로 INC로 지연된 후, 파워 온 리세트 신호 PWONRSTn로서 출력된다.

제어 회로 CT(101)의 회로 구성은, 도 15에 도시한 바와 같으며, 파워 온 리세트 신호 PWONRSTn이 제공된다. 이 파워 온 리세트 신호 PWONRSTn은, 그 밖의 제어 회로 OCT, 펄스 발생 회로 PG(11), ROM 판독 제어 회로 RRC에 제공된다.

펄스 발생 회로 PG(11)는 파워 온 리세트 신호 PWONRSTn이 인버터 IN(11)로 반전되어 지연 회로 DL에서 지연된 신호와 파워 온 리세트 신호 PWONRSTn을 NAND 회로 NA(11)에 제공하여, 지연 시간만큼 로우 레벨이 되는 신호를 생성하고, 인버터 IN(12)로 반전하여 기동 펄스 ROMRDSTT를 세트 단자 Set에 입력한다.

ROM 판독 제어 회로 RRC는 전원 투입 후에 로우 레벨에 있는 파워 온 리세트 신호 PWONRSTn을 리세트 단자/Reset에 입력되어 리세트된 후, 기동 펄스 ROMRDSTT를 입력하면 ROM 판독을 개시하기 위한 제어 신호를 생성하여, ROM 판독을 행하는 각 회로에 출력한다.

그러나, 종래의 장치에는 다음과 같은 문제가 있었다.

여기서는, 고속으로 전원을 상승시킨 경우를 생각해보자. 이 경우, 도 16에 도시된 바와 같이, 시점 T0으로부터 전원 전압 VCC가 상승해 가며, 어느 한 시점에서 파워 온 검지 레벨 V2에 도달한다. 그러나, 파워 온 리세트 검지 회로 PORC의 응답에 대응하여 상승이 너무 빠르면 도 16과 같이 시점 Tb에서 검지되며, 하이 레벨의 파워 온 리세트 신호 PWONRSTn이 출력된다. 초기화 동작은, 시점 T0으로부터 Tb까지 행해진다. ROM 판독 동작은, 상술된 바와 같이 시점 Tb 이후에 행해진다.

여기서, ROM 판독을 포함시킨 초기화 동작이 아직 종료하지 않은 시점 Ta에서, R/B(Ready/Busy) 패드에 설정되는 장치의 스테이터스가 레디 상태로 되어 있기 때문에, 초기화 동작이 아직 종료되지 않았음에도 불구하고, 사용자가 입력한 프로그램에 의해 임의의 커맨드를 입력할 가능성이 있었다.

또한, 전원 투입 시의 초기화를 완전하게 하기 위해, 사양서에서 전원 투입 후에 리세트 커맨드를 입력하는 것을 일반적으로 추천하고 있으므로, 리세트 커맨드를 의도적으로 입력할 가능성도 있다.

시점 Tb에서 입력된 리세트 커맨드를 무시하면, 사용자측에서는 리세트 커맨드를 입력했다고 인식하고 있으므로, 재차 리세트 커맨드를 입력하지 않아, 리세트가 확실하게 행해지지 않을 우려가 있다.

또한 리세트 커맨드와 무관하게, 사용자가 초기화 동작이 종료하는 시점 Tb보다 전에, 예를 들면 소프트웨어 등의 초기값을 판독하는 초기값 판독 커맨드나, 스테이터스를 판독하는 커맨드 등, 어떠한 커맨드를 입력할 가능성이 있다. 이 경우도, 초기화 동작이 종료하지 않는 동안 입력된 커맨드가 무시되면, 사용자측에서는 이 커맨드를 입력했다고 인식하고 있으므로, 재차 해당 커맨드를 입력하지 않아 오동작을 초래할 우려가 있었다.

본 발명의 반도체 장치는, 전원 전압의 레벨에 따라, 소정의 회로를 초기화하는 초기화 회로와, 상기 초기화 회로가 초기화을 행하는 기간 중에, 상기 반도체 장치의 스테이터스를 비지 상태로 설정하는 스테이터스 설정부를 포함한다.

본 발명의 불휘발성 반도체 기억 장치는, 메모리 셀 어레이에서의 제1 영역을 제2 영역으로 치환하기 위한 치환 데이터를 포함하는 퓨즈 데이터를 저장하는 퓨즈 데이터 저장부와, 상기 퓨즈 데이터 저장부로부터 상기 퓨즈 데이터를 판독하는 퓨즈 데이터 판독부와, 상기 불휘발성 반도체 기억 장치의 스테이터스를 설정하는 스테이터스 설정부를 포함하고, 상기 스테이터스 설정부는, 상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터 판독을 종료하기까지, 상기 불휘발성 반도체 기억 장치의 스테이터스를 비지 상태로 설정한다.

본 발명의 불휘발성 반도체 기억 장치는, 메모리 셀 어레이에서의 제1 영역을 제2 영역으로 치환하기 위한 치환 데이터를 포함하는 퓨즈 데이터를 저장하는 퓨즈 데이터 저장부와, 상기 퓨즈 데이터 저장부로부터 상기 퓨즈 데이터를 판독하는 퓨즈 데이터 판독부와, 외부로부터 입력된 커맨드를 소정의 회로가 실행하는 타이밍을 제어하는 제어 회로를 포함하고, 상기 제어 회로는, 상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터의 판독을 종료하기 전의 단계에서 상기 커맨드가 입력되면, 이 커맨드를 보존해 두고, 상기 퓨즈 데이터의 판독이 종료된 후, 이 커맨드를 상기 소정의 회로에 실행시킨다.

이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또한, 각 실시예에서의 반도체 장치는, 메모리 셀 어레이를 포함하지 않으며, 각 실시예에서의 불휘발성 반도체 기억 장치는 반도체 장치의 구성에 메모리 셀을 더 포함하고 있다.

(1) 제1 실시예

본 실시예는, 전원 투입 후, 초기화 동작을 행하고 있는 기간 중에는 장치의 스테이터스를 비지 상태로 한다. 구체적으로는, R/B(Ready/Busy) 패드로 비지 상태인 것을 나타내는 전압을 출력하고, 이에 따라 전원 투입 후의 초기화 동작 중에는 외부로부터 커맨드의 입력을 접수하지 않도록 할 수 있다. 또한, 사용자에 대해서도, R/B 패드에 설정된 스테이터스 데이터를 I/O 패드로부터 외부로 판독하는 것을 가능하게 한다. 이에 따라, 사용자는 초기화 동작 중인지, 혹은 초기화 동작이 종료되어 커맨드 입력이 가능한지를 알 수 있다. 이에 따라, 전원이 투입되어 전원 전압이 파워 온 검지 레벨에 도달하기까지의 초기화 동작을 행하고 있는 기간 중에, 장치의 스테이터스가 비지 상태로 설정되고, 이 스테이터스 데이터가 판독되어 사용자에게 통지되어 커맨드를 입력하지 않도록 한다. 초기화 동작이 종료하여, 레디 상태로 설정되면, 사용자로부터 커맨드가 입력되어 스테이터스가 비지 상태가 된다.

도 1에, 본 실시예의 구성을 도시한다. 본 실시예는, 제어 회로 CT11, 인버터 IN11, IN12 및 IN13, NOR 회로 NR11, P 채널 트랜지스터 및 N 채널 트랜지스터를 조합한 스위치 소자 SW11, 저항 R11, R/B 패드 R/BPAD11, I/O 패드 I/OPAD11을 구비하고 있다. 제어 회로 CT11은 커맨드 버퍼 CMB11 및 CMB12, 커맨드1 제어 회로 CMICTI1, 커맨드2 제어 회로 CM2CT12를 갖는다.

NOR 회로 NR11에, 커맨드 버퍼 CMB11에 래치되어 출력된 하이 레벨의 커맨드1, 커맨드 버퍼 CMB12에 래치되어 출력된 하이 레벨의 커맨드2, 전원 투입후 전원 전압이 파워 온 검지 레벨에 도달하지 않는 동안에 로우 레벨의 파워 온 리세트 신호 PWONRSTn이 인버터 IN11에 의해 반전된 하이 레벨의 신호 중, 어느 하나가 입력되면 로우 레벨의 출력이 행해져, 인버터 IN12에 의해 반전되어 하이 레벨이 된다. 이 상태가 비지 상태이고, 이 하이 레벨의 전위가 N 채널 트랜지스터 NT11의 게이트에 입력된다. R/B 패드 R/BPAD11은 레디 상태에서는 저항 R11을 통해 전원 전압 VCC가 인가되어 있으므로, 하이 레벨에 있다. 그러나, 비지 상태에서는 트랜지스터 NT11이 온 상태로 하여 R/B 패드 R/BPAD11이 접지되므로, 로우 레벨이 된다.

이와 같이, 본 실시예에 따르면, 전원이 투입되어 초기화 동작이 행해지고 있는 기간, 즉 로우 레벨의 파워 온 리세트 신호 PWONRSTn이 출력되어 있는 동안, 장치의 스테이터스가 비지 상태로 설정된다.

그리고, 비지 상태 혹은 레디 상태의 스테이터스는, 하이 레벨의 스테이터스판독 모드 신호를 입력함으로써, 이 신호가 스위치 소자 SW1의 N 채널 트랜지스터의 게이트에 입력되고, 인버터 IN13에 의해 반전된 로우 레벨의 신호가 P 채널 트랜지스터의 게이트에 입력되어 온 상태가 된다. 이에 따라 사용자는, 인버터 IN12의 출력 노드의 전위를 스테이터스 판독용 I/O 패드 I/OPAD11로부터 스테이터스 데이터를 판독하고, 비지 상태에서는 커맨드를 입력하지 않고, 레디 상태에서 입력하도록 할 수 있다. 레디 상태에서 어느 하나의 커맨드1 또는 2를 입력하면, 스테이터스가 비지 상태로 설정된다.

여기서, 제어 회로 CT11의 내부 구성에 대하여 설명하면, 초기 동작 기간 중에 리세트 신호가 커맨드 버퍼 CMB11, CMB12, 커맨드1 제어 회로 CM1CT11 및 커맨드2 제어 회로 CM2CT12에 제공되어 리세트된다. 초기 동작이 종료한 후, 커맨드 버퍼 CMB11 및 CMB12는 커맨드 래치 신호 CMDLCH1이 제공된 쪽이 그 타이밍에 따라 입력된 커맨드1, 2를 래치하여 출력한다.

커맨드1이 선택되어 커맨드 버퍼 CMBCMB11로부터 출력되면, 이것이 NOR 회로 NR11의 한쪽 단자와 커맨드1 제어 회로 CM1CT11의 세트 단자 Set에 입력된다. 이에 따라, 상술한 바와 같이 초기 동작이 종료된 후에 비지 상태로 설정됨과 함께, 커맨드1 제어 회로 CM1CT11로부터 커맨드1의 동작을 행하기 위해 필요한 제어 신호가 커맨드1에 따라 동작하는 회로에 출력된다.

마찬가지로, 커맨드2가 선택되어 커맨드 버퍼 CMB12로부터 출력되면, 이것이 NOR 회로 NR11의 다른 단자와 커맨드2 제어 회로 CM1CT12의 세트 단자 Set에 입력된다. 이에 따라 비지 상태로 설정되고, 또한 커맨드2 제어 회로 CM2CT12로부터 커맨드2의 동작을 행하기 위해 필요한 제어 신호가, 커맨드2에 따라 동작하는 회로에 출력된다.

여기서, 커맨드의 실행의 제어 신호로는, 예를 들면 기입을 지시하는 커맨드에서는 프로그램 전압을 생성하는 타이밍이나, 이 프로그램 전압을 메모리 셀에 인가하는 타이밍을 제어하기 위한 신호 등을 생각할 수 있다.

도 2에, 본 실시예에서의 전원 투입 후의 전원 전압 VCC, 파워 온 리세트 신호 PWONRSTn, R/B 패드 R/BPAD11의 레벨이 변화를 나타낸다. 종래는, 파워 온 리세트 신호 PWONRSTn이 로우 레벨에 있는 초기화 동작의 기간 중에, 장치의 스테이터스 데이터와 파워 온 리세트 신호가 링크되어 있지 않으며, 레디 상태가 되는 경우가 있었지만, 본 실시예에 따르면 초기화 동작의 기간 중(시점 T0으로부터 Tb 사이)에는 비지 상태로 설정된다.

이에 따라, 초기화 동작이 종료할 때까지, 비지 상태로 설정되거나 또는 그 스테이터스 데이터를 판독할 수 있다. 따라서, 사용자는 커맨드의 입력을 접수할지의 여부를 판단하는 것이 가능하다.

여기서, 초기화 동작의 기간 중에 스테이터스가 비지 상태인 것을 사용자에게 통지하는 것에는, 이하와 같은 의의가 있다.

전원 투입으로부터 초기화 동작이 종료하기까지의 기간은, 내부의 각 회로가 리세트되어 있는 기간에 상당한다. R/B 패드 R/BPAD11의 전위가 비지 상태를 나타내도록 설정하는 것은, 논리적으로는 가능하다. 그러나, 스테이터스를 읽기 위해서는, 설정된 스테이터스 데이터를 출력하는 회로군이 동작하지 않으면, 스테이터스 데이터를 외부로 추출할 수 없다.

이것에 대하여, 본 실시예에서는 논리적으로 초기화 동작의 기간 중에 스테이터스를 비지 상태로 설정하는 것이 아니며, 파워 온 리세트 신호 PVVONRSTn을 다른 커맨드1, 2와 마찬가지로 NOR 회로 NR11에 입력함으로써, 자동적으로 설정할 수 있다. 또한 이 스테이터스를, 초기화 동작의 기간 중에 스테이터스 판독 모드 신호를 입력함으로써, 스테이터스 데이터의 판독이 가능해진다.

이와 같이 본 실시예에 따르면, 전원 투입 후에 초기화 동작이 행해지고 있는 기간 중에, 장치의 스테이터스를 비지 상태로 하고, 스테이터스 데이터를 출력하여 초기화 동작의 종료시를 사용자에게 알림으로써, 초기화 동작의 기간 중에 잘못하여 커맨드를 입력하여, 이 커맨드가 무시되어 실행되지 않는 것에 의한 오동작을 방지할 수 있다.

여기서, 도 1에 도시한 회로는 전원이 투입되어 파워 온 검지 레벨에 도달하기까지의 초기화 동작의 기간 중에 비지 상태로 한다. 따라서, ROM 판독을 행할 필요가 없는 장치, 혹은 ROM 판독을 행할 필요는 있지만 초기화 동작이 행해진 후에 ROM 판독을 자동적으로 기동시키지 않고 커맨드 입력을 기다려 행하는 장치 등에 있어서 유효하다.

한편, ROM 판독을 초기화 동작의 종료 직후에 자동적으로 기동하는 장치에서는, 도 3에 도시한 바와 같이 회로 구성 상에는 도 1에 도시된 것과 동일하지만, 인버터 IN11에 파워 온 스테이트 신호 PWONSTATEn을 입력하는 것이 더 바람직하다. 이 신호 PWONSTATEn은, 예를 들면 파워 온 리세트 신호 PWONRSTn과, ROM 판독이 종료됨과 동시에 출력되는 펄스 신호 ROMRDEND를 이용하여 생성해도 된다. 구체적으로는, 도 4를 이용하여 후술하는 바와 같이, SR형 플립플롭의 리세트 단자에 로우 레벨의 파워 온 리세트 신호 PWONRSTn을 입력하여 리세트하고, 펄스 신호 ROMRDEND를 세트 단자에 입력하여 세트함으로써, 하이 레벨의 파워 온 스테이트 신호 PVVONSTATEn을 생성할 수 있다. 그 결과, 전원이 투입되어 초기화 동작이 행해지고, 이 동작의 종료 후에 개시된 ROM 판독이 종료하기까지, 스테이터스가 비지 상태로 설정되고, 또한 스테이터스 데이터가 판독되어 사용자에게 통지된다. 이에 따라, ROM 판독이 종료될 때까지는, 커맨드의 입력이 행해지지 않도록 할 수 있다.

(2) 제2 실시예

본 실시예는 ROM 판독 기간 중에, 미리 설정된 소정의 커맨드가 입력된 경우에 이 커맨드를 기억해 두고, ROM 판독의 종료 후에 즉시 이 커맨드를 자동적으로 실행함으로써, ROM 판독 기간 내에 입력된 커맨드를 무시하지 않고 신속하게 실행하는 것이다.

여기서, 소정의 커맨드는, ROM 판독 종료 후에 가능한 한 빠르게 처리하는 것이 바람직한 커맨드이며, 예를 들면 초기값을 판독하는 커맨드가 있다. 예를 들면, 칩 기동 시에, 소프트웨어 상의 초기값이나 칩 컨트롤러에 있어서의 초기값 등은 가능한 한 빠른 시점에서 판독해 두려는 데이터이다. ROM 판독이 종료했는지의 여부를, 사용자가 소프트웨어에 의해 검지하였다면, 검출하는 시간 간격에 따라서는 시간을 낭비하게 된다. 그래서, 이러한 소정의 커맨드에 대해서는, ROM 판독 기간중에는 보존해 두고, ROM 판독이 종료하면 자동으로 실행함으로써, 사용자가 ROM 판독 종료 타이밍을 검지할 필요가 없으므로 고속으로 처리하는 것이다.

한편, ROM 판독 기간 중에 입력되는 커맨드로서, ROM 판독 개시 커맨드, ID 리드 커맨드, 리세트 커맨드, 스테이터스 판독 커맨드 등을 예로 들 수 있다. 이들의 커맨드는, ROM 판독과 병렬로 동작 가능하거나, 혹은 강제적으로 인터럽트할 필요가 있는 커맨드이다.

이들 커맨드에 대해서는, ROM 판독과 병렬 동작이 가능하거나 혹은 강제적으로 인터럽트할 필요가 있는 커맨드이기 때문에, ROM 판독 기간 중에 보존해 두고, ROM 판독 종료 후에 실행하는 것에 의의가 없다. 따라서, 본 실시예에서는, 초기값을 판독하는 커맨드와 같은 미리 설정된 소정의 커맨드를 대상으로 하고, ROM 판독 기간 중에 입력된 경우에 보존해 두며, ROM 판독 종료 후에 즉시 실행하는 것으로 한다.

본 실시예는, 도 4에 도시한 바와 같이 파워 온 리세트 회로 PORC와 제어 회로 CT31을 구비하고 있으며, 제어 회로 CT31은 그 밖의 제어 회로 OCT31, 커맨드 버퍼 CMB31, 인버터 IN32, SR형 플립 플롭 SR31, NAND 회로 NA31, 인버터 IN31, 커맨드1 제어 회로 CM1CT31을 갖고 있다.

파워 온 리세트 회로 PORC는, 전원 전압이 투입되고, 소정의 레벨(파워 온 검지 레벨)이 될 때까지, 로우 레벨의 파워 온 리세트 신호 PWONRSTn을 출력하고, 소정의 레벨이 되면 이것을 검지하여 하이 레벨의 파워 온 리세트 신호 PWONRSTn을 출력한다. 로우 레벨의 파워 온 리세트 신호 PWONRSTn이, 그 밖의 제어 회로 OCT31, 커맨드 버퍼 CMB31, 커맨드1 제어 회로 CM1CT31의 리세트 단자/Reset에 입력되어 리세트된다.

커맨드 버퍼 CMB31의 클럭 단자 CLK에 커맨드 래치 신호 CMDCLH2가 입력된 타이밍에 따라, 입력된 커맨드1을 래치하여 하이 레벨의 신호로서 NAND 회로 NA31의 한쪽 단자로 출력한다. 이 NAND 회로 NA31은 다른 쪽 단자에 SR형 플립플롭 SR31로부터 하이 레벨의 신호가 입력되기까지, 커맨드1의 입력을 무시한다.

SR형 플립플롭 SR31은 로우 레벨의 파워 온 리세트 신호 PWONRSTn이 인버터 IN32에 의해 반전되어 리세트 단자 Reset에 입력되어 리세트되고, 상술한 ROM 판독 종료와 동시에 출력되는 하이 레벨의 ROM 판독 종료 신호 ROMRDEND를 세트 단자 Set에 입력되어 세트된다. 이 SR형 플립플롭 SR31로부터는, 전원 투입으로부터 ROM 판독 종료까지의 기간 중에 비지 상태를 나타내는 로우 레벨의 스테이터스 신호 PWONSTATEn이 출력된다. ROM 판독이 종료함과 동시에, 하이 레벨의 스테이터스 신호 PWONSTATEn이 출력된다.

이 스테이터스 신호 PWONSTATEn이 NAND 회로 NA31의 다른 쪽 입력 단자에 입력됨으로써, 다른 쪽 입력 단자에 입력된 커맨드1이 ROM 판독이 행해지고 있는 기간 중에는 출력되지 않고, ROM 판독이 종료되면 반전되어 출력된다. 이 NAND 회로 NA31로부터 출력된 반전된 커맨드1은 인버터 IN31에 의해 반전되어 커맨드1 제어 회로 CM1CT(31)의 세트 단자 Set에 입력되고, 세트되어, 커맨드1 실행에 필요한 제어 신호가 커맨드1을 실행하는 각 회로에 출력된다.

이에 따라, ROM 판독을 행하고 있는 기간 중에 입력된 커맨드1은 커맨드 버퍼 CMB31에 래치된 상태에 있으며, 커맨드1 제어 회로 CM1CT31로는 출력되지 않는다. ROM 판독이 종료되면, 커맨드1이 커맨드1 제어 회로 CM1CT31에 제공되어 제어 신호가 출력된다.

여기서, 그 밖의 제어 회로 CM1CT31의 구성의 일례를 도 5에 도시한다. 이 제어 회로 CM1CT31은 복수의 커맨드 버퍼 CMB41, CMB42, CMB43을 갖는다. 이들의 커맨드 버퍼 CMB41∼CMB43은, 커맨드 래치 신호 CMDLCH1의 타이밍에 따라 대응하는 커맨드 1∼3을 입력하여 래치하여 출력한다. 출력된 커맨드1∼3은 대응하는 커맨드1 제어 회로 CM1CT41, 커맨드2 제어 회로 CM2CT42, 커맨드3 제어 회로 CM3ST43에 출력되고, 각각의 커맨드1∼3 실행에 필요한 제어 신호가 대응하는 커맨드를 실행하는 회로로 출력된다.

커맨드1∼3 중, 적어도 하나가 커맨드 버퍼 CMB41∼CMB43으로부터 출력되면, NOR 회로 NR11에 입력되어 반전되어 출력되며, 인버터 IN12에 의해 반전되어, 하이 레벨의 비지 신호로서 출력된다. 이 후에는, 도 1에 도시한 회로와 마찬가지로 R/B 패드 R/BPAD11이 로우 레벨이 되고, 또한 스테이터스 판독 모드 신호를 입력받아 I/O 패드 I/OPAD11로부터 하이 레벨의 비지 신호가 판독된다.

기타 제어 회로 OCT31이 상기 구성을 구비함으로써, 적어도 어느 하나의 커맨드가 입력되면 스테이터스가 비지 상태로 설정되고, 또한 이 스테이터스 데이터를 판독할 수 있다.

여기서, 커맨드 버퍼 CMB41∼CMB43의 구성이지만, 예를 들면 도 6에 도시한 바와 같은 회로 구성을 구비하여도 된다. 커맨드 버퍼 CMB41을 예로 들면, 디코더 DC51과, D형 플립플롭 D-F/F51을 구비하고 있다.

디코더 DC51은, I/O 버스로부터 전송되어 온 커맨드를 입력하여 디코드하고, 그 결과를 데이터 Data로서 D 형 플립플롭 D-F/F51에 출력한다.

D 형 플립플롭 D-F/F51은 리세트 신호를 리세트 단자/Reset에 제공받아 리세트되고, 래치 신호 CMDLCH를 클럭 단자 CLK에 제공받은 타이밍에서 데이터 Data를 래치하고, 커맨드 신호로서 대응하는 커맨드1 제어 회로 CM1CT41에 출력한다.

여기서 커맨드 래치 신호는, 예를 들면 도 7에 도시한 바와 같은 회로를 이용하여 생성해도 되며, 3개의 패드에의 전압의 입력(커맨드의 래치 동작을 활성화하는 커맨드 래치 인에이블 CLE, 데이터 입력의 래치 타이밍을 규정하는 라이트 인에이블/WE, 해당 칩을 선택하여 활성화하는 칩 인에이블/CE)에 의해 제어된다.

커맨드 래치 인에이블 패드 CLEPAD와, 라이트 인에이블 패드/VVEPAD와, 칩 인에이블 패드 /CEPAD에 각각 인가된 전압이, 대응하는 입력 버퍼 IB61∼IB63에 입력된다. 커맨드를 래치시키도록 커맨드 래치 인에이블 CLERL가 하이레벨이고, 칩 인에이블/CE가 로우 레벨인 경우에, NOR 회로 NR61 및 NAND 회로 NA61로부터 입력 데이터의 래치 신호/WE가 출력되고, 커맨드 래치 신호 CMDLCH1∼2가 발생하기 쉬운 상태가 된다.

커맨드 래치 신호 CMDLCH에는, 비지 상태(비지 신호 BUSY가 하이 레벨일 때)가 아닌 경우, 즉 레디 상태인 경우에만 발생할 수 있는 것과, 레디 상태뿐만 아니라 비지 상태에서도 발생할 수 있는 것이 있다. 여기서는, 전자를 커맨드 래치 신호 CMDLCH1, 후자를 커맨드 래치 신호 CMDLCH2로 한다. 즉, 커맨드1 및 2 중, 커맨드2는 비지 상태인 경우에도 입력이 가능하며, 커맨드1은 레디 상태인 경우가 아니면 입력을 접수하지 않는다.

레디 상태일 때, NOR 회로 NR62에 로우 레벨의 비지 신호 BUSY가 입력되고, 하이 레벨의 커맨드 래치 신호 CMDLCH1 및 CMDLCH2가 출력된다. 비지 상태일 때는, NOR 회로 NR62에 하이 레벨의 비지 신호 BUSY가 입력되고, 이 경우에는 커맨드 래치 신호 CMDLCH2만 하이 레벨이 출력된다.

도 1 및 도 3에 도시한 커맨드 버퍼 CMB11 및 CMB12에 입력되는 커맨드 래치 신호 CMDLCH1은 비지 상태에서는 접수하지 않은 커맨드의 입력을 제어하는 것이며, 도 4에 도시한 커맨드 버퍼 CMB31에 입력되는 커맨드 래치 신호 CMDLCH2는 비지 상태에서도 접수하는 커맨드의 입력을 제어하는 것이다.

본 실시예에 따르면, ROM 판독 기간 중에 커맨드가 입력된 경우에도, 이 커맨드를 래치해 두고, ROM 판독이 종료하면 이 커맨드를 실행함으로써, 커맨드의 무시에 의해 동작에 지장을 초래할 우려를 피할 수 있다.

(3) 제3 실시예

상기 제2 실시예는, 초기값을 판독하는 커맨드에 대해서는, ROM 판독의 기간 중에 입력된 경우, 이것을 보존하여 ROM 판독 종료 후에 실행하도록 하고 있다.

이것에 대하여 본 실시예는, 리세트 커맨드, 스테이터스 커맨드, ID 리드 커맨드, ROM 판독 개시 커맨드 등, ROM 판독 기간 중에도 병렬 처리가 가능한 커맨드, 혹은 강제적인 인터럽트가 필요한 소정의 커맨드에 대해서는 ROM 판독을 행하는 기간 중에도 입력을 접수하여 실행하는 것이다.

여기서, ROM 판독 개시 커맨드란, ROM 판독을 개시시키기 위한 커맨드이다. 이미 ROM 판독이 행해지는 기간 중에 접수하여, 다시 실행하는 것은 중복적(redundant)이지만, 전원 투입으로부터 초기화 동작이 행해지는 기간 중에는 전원 전압이 충분히 상승하지 않을 가능성이 있다. 그래서, 이 기간 중에서의 ROM 판독의 결과보다도, 전원 전압이 충분히 상승한 후에 ROM 판독 개시 커맨드의 실행에 의해 행해진 ROM 판독 결과가 신뢰성이 더 높다. 그래서, 전원 투입 후에 자동적으로 기동한 ROM을 판독하고 있을 때에 이 커맨드를 접수하여 재차 개시해도 된다.

ID 리드 커맨드는, 칩의 ID 코드를 출력시키기 위한 커맨드이다. ID 코드는, 칩의 종류를 식별하기 위해 전원 투입 직후에 사용자가 칩 정보로서 시스템에 입력할 가능성이 높은 데이터이다. 그 내용은, 예를 들면 메이커 코드, 제품 코드, 다칩 실장인 경우의 칩 수, 다칩 실장인 경우의 칩 번호, 기입·소거·판독 단위의 비트 수, 용장 회로의 비트 수, 플레인 수, 마스크 버전, 입출력 시의 비트 수 등의 데이터를 예로 들 수 있다.

또한, 리세트 커맨드는 강제적으로 리세트시킬 필요가 있는 경우에 이용되는 것으로, ROM 판독 기간 중에 이러한 상태가 생긴 경우에 이 커맨드를 인터럽트하여 리세트를 행한다. 스테이터스 판독 커맨드는, 후술한 바와 같이 장치가 비지 상태, 레디 상태 중 하나를 판독하기 위한 커맨드로서, 병렬 처리로 동작시키는 커맨드이다.

본 실시예의 구성은, 도 8에 도시한 바와 같이 파워 온 리세트 회로 PORC와, 제어 회로 CT71을 구비하고, 제어 회로 CT71은, 그 밖의 제어 회로 OCT71, 커맨드 버퍼 CMB71, 커맨드1 제어 회로 CM1CT71을 갖는다.

전원 투입 후, 전원 전압 VCC이 소정 레벨에 도달하기 까지는 파워 온 리세트 신호 PWONRSTn이 로우 레벨이고, 이 신호가 입력된 기타 제어 회로 OCT71, 커맨드 버퍼 CMB71 및 커맨드1 제어 회로 CM1CT71이 리세트된다. 전원 전압이 소정 레벨에 도달하면 파워 온 리세트 신호 PWONRSTn이 하이레벨이 된다.

커맨드 버퍼 CMB71에 커맨드 래치 신호 CMDLCH2가 입력되면, 이 타이밍에 따라, 제공된 커맨드1을 래치하여 출력한다. 여기서, 커맨드 래치 신호 CMDL, CH2는, 상기 제2 실시예에서의 것과 마찬가지로, 비지 상태에서도 커맨드의 입력을 접수하는 것이다. 이 때문에, ROM 판독 기간 중에 비지 상태라도 커맨드 래치 신호 CMDLCH2가 커맨드 버퍼 CMB71에 제공되어 커맨드1이 래치된다.

래치된 커맨드1은, 커맨드1 제어 회로 CM1CT71의 세트 단자 Set에 입력되어 세트 상태가 되고, 커맨드1의 실행에 필요한 제어 신호가 커맨드1을 실행하는 회로에 출력된다.

본 실시예에 따르면, ID 리드 커맨드 등, ROM 판독 기간 중에 병렬 처리가 가능한 커맨드, 혹은 강제적인 인터럽트가 필요한 소정의 커맨드에 대해서는, ROM 판독 기간 중에도 접수하여 병렬 처리함으로써, 이들 커맨드 및 초기화 동작의 고속화를 실현할 수 있다.

이상 설명한 바와 같이, 상기 실시예의 반도체 장치 및 불휘발성 반도체 기억 장치는, 전원 전압의 레벨에 따라 소정의 회로를 초기화하는 초기화 회로가 초기화을 행하는 기간 중에, 장치의 스테이터스를 비지 상태로 설정함으로써, 초기화 기간 중에 잘못하여 커맨드가 입력됨에 따른 동작 불량을 피할 수 있다.

이어서, 본 발명의 제4 실시예로서, 상기 제1∼제3 실시예에 따른 반도체 장치 또는 불휘발성 반도체 기억 장치를 이용한 전자 카드와, 이 전자 카드를 이용한 전자 장치에 대하여 설명한다.

(4) 제4 실시예

도 9에 제4 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다.

여기서는, 전자 장치의 일례로서 휴대 전자 기기, 또한 그 일례로서 디지털 스틸 카메라를 도시한다. 전자 카드는, 예를 들면 메모리 카드(51)로서, 디지털 스틸 카메라(101)의 기록 미디어로서 이용되며, 내부에 상기 제1∼제6 실시예에 의한 반도체 장치 또는 불휘발성 반도체 기억 장치가 집적화되어 밀봉된 IC 패키지 PK1을 갖고 있다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102), 이 카드 슬롯(102)에 접속된, 도시되어 있지 않은 회로 기판이 수납되어 있다.

메모리 카드(51)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 대하여 제거가 가능한 상태에서 장착된다. 메모리 카드(51)가 카드 슬롯(102)에 장착되면, 회로 기판 위의 전자 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형 IC 카드인 경우에는, 카드 슬롯(102)에 수납하거나, 혹은 가까이 함으로써, 회로 기판 위의 전자 회로와 무선 신호에 의해 전기적으로 접속된다.

도 10에, 디지털 스틸 카메라의 기본적인 구성을 도시한다.

피사체로부터의 광이, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는, 예를 들면 CMOS 이미지 센서로서, 입력된 광을 광전 변환하는데, 예를 들면 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에서 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되는데, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색깔 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호가 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로는, 예를 들면 NTSC(National Television System Committee)을 예로 들 수 있다.

비디오 신호는, 표시 신호 처리 회로(107)를 통해, 디지털 스틸 카메라(101)에 설치된 표시부(108)에 출력된다. 표시부(108)는, 예를 들면 액정 모니터로 해도 된다.

비디오 신호는, 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 제공된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통해, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 따라, 촬상된 화상을 표시부(108) 외에도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡처하는 경우, 조작 버튼, 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 따라, 마이크로 컴퓨터(111)가 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통해 카드 슬롯에 장착되어 있는 메모리 카드(51)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(51)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통해 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은, 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영된다.

또한, 이 구성에서는, 회로 기판(100) 위에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 표시 장치(107), 비디오 드라이버(109), 마이크로 컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115) 및 카드 인터페이스(116)가 실장된다.

여기서, 카드 슬롯(102)에 대해서는, 회로 기판(100) 위에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되어도 무방하다.

또한, 회로 기판(100) 위에는, 또한 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원, 혹은 전지로부터 전원의 공급을 받아, 디지털 스틸 카메라(101)의 내부에서 사용하는 내부 전원 전압을 발생시킨다. 전원 회로(117)로서, 예를 들면 DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에도, 스트로브(118), 표시부(108)에 공급된다.

이와 같이, 본 실시예에 의한 전자 카드는, 상술한 디지털 스틸 카메라 등의 휴대 전자 기기에 이용할 수 있다. 그러나 이 전자 카드는 휴대 전자 기기뿐만 아니라, 예를 들면 도 11a∼도 11j에 도시된 예와 같이, 각종 기기에도 적용할 수 있다. 즉, 도 11a에 도시한 비디오 카메라, 도 11b에 도시한 텔레비전, 도 11c에 도시한 오디오 기기, 도 11d에 도시한 게임 기기, 도 11e에 도시한 전자 악기, 도 11f에 도시한 휴대 전화, 도 11g에 도시한 퍼스널 컴퓨터, 도 11h에 도시한 퍼스널 디지털 어시스턴트(PDA), 도 11i에 도시한 보이스 레코더, 도 11j에 도시한 PC 카드 등에도, 상기 전자 카드를 이용할 수 있다.

상기 실시예는 일례이며, 본 발명을 한정하는 것은 아니다. 예를 들면, 본 발명은 초기화 동작을 행하는 반도체 장치 전반에 대하여 적용이 가능하며, 또한 기억 장치에 대해서는 리던던시 회로에의 퓨즈 데이터를 기입 가능한 기억 장치에 대하여, 예를 들면 NAND형 혹은 NOR형 불휘발성 기억 장치 등에 대해서도 본 발명을 적용할 수 있다.

이상 설명한 바와 같이, 본 발명의 반도체 장치 및 불휘발성 반도체 기억장치는, 전원 전압의 레벨에 따라, 소정의 회로를 초기화하는 초기화 회로가 초기화를 행하는 기간 중에, 상기 반도체 장치의 스테이터스를 비지 상태로 설정함으로써, 초기화 동작의 기간 중에 잘못된 커맨드가 입력된 것에 의한 동작 불량을 방지할 수 있다.

도 1은 본 발명의 제1 실시 형태의 구성을 도시한 회로도.

도 2는 제1 실시 형태에서 전원 투입 후의 파형 변화를 나타낸 타임차트.

도 3은 제1 실시 형태에서 파워 온 리세트 신호 PWONRSTn을 대신하여 파워 온 스테이터스 신호 PWONSTATEn을 이용했을 때의 구성을 도시한 회로도.

도 4는 본 발명의 제2 실시 형태의 구성을 도시한 회로도.

도 5는 제2 실시 형태에서의 그 밖의 제어 회로의 구성을 도시한 회로도.

도 6은 제2 실시 형태에서의 커맨드 버퍼의 구성을 도시한 회로도.

도 7은 제2 실시 형태에서의 커맨드 래치 신호를 생성하는 회로의 구성을 도시한 회로도.

도 8은 본 발명의 제3 실시 형태의 구성을 도시한 회로도.

도 9는 제4 실시예에 따른 전자 카드와, 전자 카드를 이용할 수 있는 전자 장치의 구성을 도시한 블록도.

도 10은 전자 장치의 구성을 도시한 블록도.

도 11a, 도 11b, 도 11c, 도 11d, 도 11e, 도 11f, 도 11g, 도 11h, 도 11i, 도 11j는 전자 장치의 구체적인 예를 도시한 설명도.

도 12는 종래의 불휘발성 반도체 기억 장치의 구성을 도시한 회로도.

도 13은 반도체 기억 장치에서의 전원 투입 후의 ROM 판독 기간을 도시한 설명도.

도 14는 반도체 기억 장치에서의 파워 온 리세트 회로의 구성을 도시한 회로도.

도 15는 반도체 기억 장치에서의 제어 회로의 구성을 도시한 회로도.

도 16은 반도체 기억 장치에서의 초기화 동작의 기간과 스테이터스와의 관계를 나타낸 설명도.

<도면의 주요 부분에 대한 부호의 설명>

CT11 : 제어 회로

CMB11, CMB12 : 커맨드 버퍼

CM1CT11 : 커맨드1 제어 회로

CM2CT12 : 커맨드2 제어 회로

Claims (38)

1. 반도체 장치에 있어서,

   전원 전압의 레벨에 따라, 소정의 회로를 초기화하는 초기화 회로와,

   상기 초기화 회로가 초기화를 행하는 기간 중에, 상기 반도체 장치의 스테이터스를 비지 상태로 설정하는 스테이터스 설정부

   를 포함하되,

   상기 초기화 회로는,

   전원 투입 후, 전원 전압이 상승하여 소정 레벨에 도달한 것을 검지하여 파워 온 리세트 신호를 출력하는 파워 온 리세트 회로를 갖고,

   상기 스테이터스 설정부는,

   상기 파워 온 리세트 신호가 출력될 때까지는, 상기 반도체 장치의 스테이터스를 비지 상태로 설정하는 설정부와,

   스테이터스 판독 신호를 제공받으면, 상기 설정부에 설정되어 있는 스테이터스를 출력하는 스테이터스 판독부

   를 구비하는 반도체 장치.
2. 삭제
3. 제1항에 있어서,

   상기 초기화 회로는,

   전원 투입 후, 전원 전압이 소정 레벨에 도달하지 않는 동안, 제1 레벨의 파워 온 리세트 신호를 출력하고, 상기 전원 전압이 상기 소정 레벨에 도달하면 제2 레벨의 상기 파워 온 리세트 신호를 출력하는 파워 온 리세트 회로를 갖고,

   상기 스테이터스 설정부는,

   외부로부터 입력된 커맨드를 보존하여 출력하는, 적어도 하나의 커맨드 버퍼와,

   상기 커맨드 버퍼 중 적어도 어느 하나로부터 출력된 상기 커맨드와, 상기 제1 레벨의 상기 파워 온 리세트 신호 중 적어도 어느 하나가 제공되면, 상기 반도체 장치의 스테이터스를 비지 상태로 설정하는 설정부

   를 포함하는 반도체 장치.
4. 제1항에 기재된 상기 반도체 장치가 전자 카드에 탑재되는 반도체 장치.
5. 전자 장치에 있어서,

   카드 인터페이스와,

   상기 카드 인터페이스에 접속된 카드 슬롯과,

   상기 카드 슬롯에 전기적으로 접속되는 것이 가능한 전자 카드

   를 포함하며,

   상기 전자 카드에는 제1항에 기재된 상기 반도체 장치가 탑재되는 전자 장치
6. 불휘발성 반도체 기억 장치에 있어서,

   메모리 셀 어레이에 있어서의 제1 영역을 제2 영역으로 치환하기 위한 치환 데이터를 포함하는 퓨즈 데이터를 저장하는 퓨즈 데이터 저장부와,

   상기 퓨즈 데이터 저장부로부터 상기 퓨즈 데이터를 판독하는 퓨즈 데이터 판독부와,

   상기 불휘발성 반도체 기억 장치의 스테이터스를 설정하는 스테이터스 설정부

   를 포함하며,

   상기 스테이터스 설정부는,

   상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터의 판독을 종료하기까지의 사이에, 상기 불휘발성 반도체 기억 장치의 스테이터스를 비지 상태로 설정하는 불휘발성 반도체 기억 장치.
7. 제6항에 있어서,

   상기 스테이터스 설정부는,

   외부로부터 입력된 커맨드를 보존하여 출력하는, 적어도 하나의 커맨드 버퍼와,

   상기 커맨드 버퍼 중, 적어도 어느 하나로부터 상기 커맨드가 출력된 경우, 혹은 상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터의 판독을 종료하기까지 중 적어도 어느 하나에 있어서, 상기 불휘발성 반도체 기억 장치의 스테이터스를 비지 상태로 설정하는 불휘발성 반도체 기억 장치.
8. 제6항에 기재된 상기 불휘발성 반도체 기억 장치가 전자 카드에 탑재되는 반도체 장치.
9. 전자 장치에 있어서,

   카드 인터페이스와,

   상기 카드 인터페이스에 접속된 카드 슬롯과,

   상기 카드 슬롯에 전기적으로 접속되는 것이 가능한 전자 카드

   를 포함하며,

   상기 전자 카드에는 제6항에 기재된 상기 반도체 기억 장치가 탑재되는 전자 장치.
10. 제9항에 있어서,

    상기 전자 장치는 디지털 스틸 카메라인 전자 장치
11. 제9항에 있어서,

    상기 전자 장치는 비디오 카메라인 전자 장치.
12. 제9항에 있어서,

    상기 전자 장치는 텔레비전인 전자 장치.
13. 제9항에 있어서,

    상기 전자 장치는 오디오 기기인 전자 장치.
14. 제9항에 있어서,

    상기 전자 장치는 게임 기기인 전자 장치.
15. 제9항에 있어서,

    상기 전자 장치는 전자 악기인 전자 장치.
16. 제9항에 있어서,

    상기 전자 장치는 휴대 전화인 전자 장치.
17. 제9항에 있어서,

    상기 전자 장치는 퍼스널 컴퓨터인 전자 장치.
18. 제9항에 있어서,

    상기 전자 장치는 퍼스널 디지털 어시스턴트인 전자 장치.
19. 제9항에 있어서,

    상기 전자 장치는 보이스 레코더인 전자 장치.
20. 제9항에 있어서,

    상기 전자 장치는 PC 카드인 전자 장치.
21. 불휘발성 반도체 기억 장치에 있어서,

    메모리 셀 어레이에 있어서의 제1 영역을 제2 영역으로 치환하기 위한 치환 데이터를 포함하는 퓨즈 데이터를 저장하는 퓨즈 데이터 저장부와,

    상기 퓨즈 데이터 저장부로부터 상기 퓨즈 데이터를 판독하는 퓨즈 데이터 판독부와,

    외부로부터 입력된 커맨드를 소정의 회로가 실행하는 타이밍을 제어하는 제어 회로

    를 포함하며,

    상기 제어 회로는, 상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터의 판독을 종료하기 전의 단계에서 상기 커맨드가 입력되면, 상기 커맨드를 보존해 두고, 상기 퓨즈 데이터의 판독이 종료된 후, 이 커맨드를 상기 소정의 회로로 실행시키는 불휘발성 반도체 기억 장치.
22. 제21항에 있어서,

    상기 제어 회로는,

    외부로부터 입력된 소정의 커맨드를 보존하는, 적어도 하나의 커맨드 버퍼와,

    상기 커맨드를 제공받으면, 상기 소정의 회로에 이 커맨드를 실행시키기 위해 필요한 제어 신호를 출력하는 커맨드 제어 회로와,

    상기 커맨드 버퍼로부터 출력된 상기 커맨드를 상기 커맨드 제어 회로에 제공하는 타이밍을 제어하는 커맨드 실행 제어부,

    를 포함하며,

    상기 커맨드 실행 제어부는, 상기 퓨즈 데이터 판독부가 상기 퓨즈 데이터의 판독을 종료한 후, 상기 커맨드를 상기 커맨드 제어 회로에 제공하는 불휘발성 반도체 기억 장치.
23. 제22항에 있어서,

    상기 커맨드 버퍼는,

    상기 커맨드를 입력받아 디코드하여, 디코드 결과를 출력하는 디코더와,

    상기 디코드 결과를 데이터 단자에 제공받고, 커맨드 래치 신호를 클럭 단자에 제공받으면, 상기 커맨드 래치 신호의 타이밍에 따라 상기 디코드 결과를 래치하여 출력하는 플립플롭

    을 포함하는 불휘발성 반도체 기억 장치.
24. 제23항에 있어서,

    상기 커맨드 래치 신호를 생성하여 상기 커맨드 버퍼에 출력하는 커맨드 래치 신호 생성 회로를 더 포함하며,

    상기 커맨드 래치 신호 생성 회로는,

    외부로부터 커맨드의 래치를 지시하는 커맨드 래치 인에이블 신호를 제공받고, 다른 동작을 지시하는 인에이블 신호가 제공되지 않고, 또한 상기 불휘발성 반도체 기억 장치가 비지 상태가 아닌 것을 나타내는 스테이터스 신호가 제공된 경우에, 제1 커맨드 래치 신호를 생성하고,

    상기 커맨드 래치 인에이블 신호를 제공받고, 상기 다른 동작을 지시하는 인에이블 신호가 제공되지 않는 경우, 상기 불휘발성 반도체 기억 장치의 스테이터스에는 무관하게 제2 커맨드 래치 신호를 생성하는 불휘발성 반도체 기억 장치.
25. 제24항에 있어서,

    상기 제2 커맨드 래치 신호가 제공되는 상기 커맨드 버퍼에 입력되는 커맨드에는, 상기 불휘발성 반도체 기억 장치의 초기값을 판독하게 하는 커맨드, 상기 퓨즈 데이터를 판독하게 하는 커맨드, 상기 불휘발성 반도체 기억 장치의 ID 코드를 판독하게 하는 커맨드, 상기 불휘발성 반도체 기억 장치를 리세트시키는 커맨드, 상기 불휘발성 반도체 기억 장치의 스테이터스를 판독하게 하는 커맨드가 포함되는 불휘발성 반도체 기억 장치.
26. 제21항에 기재된 상기 불휘발성 반도체 기억 장치가 전자 카드에 탑재되는 반도체 장치.
27. 전자 장치에 있어서,

    카드 인터페이스와,

    상기 카드 인터페이스에 접속된 카드 슬롯과,

    상기 카드 슬롯에 전기적으로 접속되는 것이 가능한 전자 카드

    를 포함하며,

    상기 전자 카드에는 제21항에 기재된 반도체 기억 장치가 탑재되는 전자 장치.
28. 제27항에 있어서,

    상기 전자 장치는 디지털 스틸 카메라인 전자 장치.
29. 제27항에 있어서,

    상기 전자 장치는 비디오 카메라인 전자 장치.
30. 제27항에 있어서,

    상기 전자 장치는 텔레비전인 전자 장치.
31. 제27항에 있어서,

    상기 전자 장치는 오디오 기기인 전자 장치.
32. 제27항에 있어서,

    상기 전자 장치는 게임 기기인 전자 장치.
33. 제27항에 있어서,

    상기 전자 장치는 전자 악기인 전자 장치.
34. 제27항에 있어서,

    상기 전자 장치는 휴대 전화인 전자 장치.
35. 제27항에 있어서,

    상기 전자 장치는 퍼스널 컴퓨터인 전자 장치.
36. 제27항에 있어서,

    상기 전자 장치는 퍼스널 디지털 어시스턴트인 전자 장치.
37. 제27항에 있어서,

    상기 전자 장치는 보이스 레코더인 전자 장치.
38. 제27항에 있어서,

    상기 전자 장치는 PC 카드인 전자 장치.