JP2006031871A - 半導体記憶装置 - Google Patents

Abstract

【課題】 高速のデータ書き込みを可能とした半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを有し、一つのメモリセルがしきい値電圧の順として規定される第１，第２，第３及び第４のデータのいずれかを記憶するメモリセルアレイと、前記メモリセルアレイのデータ読み出し及び書き込みを行う読み出し／書き込み回路と、前記読み出し／書き込み回路を制御して、第１のデータに初期化された前記メモリセルアレイの選択ページ内の第１の選択メモリセルに第２のデータを書き込む第１の書き込みシーケンスと、前記選択ページ内の第２又は第１のデータを記憶するメモリセルのうち第２の選択メモリセルに第４のデータを書き込み、続いて前記選択ページ内の第１又は第２のデータを記憶するメモリセルのうち第３の選択メモリセルに第３のデータを書き込む第２の書き込みシーケンスとを実行するコントローラとを有する。
【選択図】 図１

Description

この発明は、半導体記憶装置に係り、特に多値記憶のための書き込み制御方式に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）であるフラッシュメモリは、メモリセルの電荷蓄積層（例えば浮遊ゲート）の電荷蓄積状態に応じてデータを不揮発に記憶する。例えば、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（通常負のしきい値状態）をデータ“１”、浮遊ゲートに電子を注入したしきい値電圧の高い状態（通常正のしきい値状態）をデータ“０”として、二値記憶を行う。

フラッシュメモリの記憶容量を増やすためには、１メモリセルに多ビットを記憶する多値記憶が行われる。１メモリセルで２ビット記憶を行う４値記憶では、例えばしきい値電圧の低い方から順に、“１１”，“１０”，“０１”，“００”として、書き込み制御がなされる。

フラッシュメモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース／ドレイン拡散層を隣接メモリセルで共有して直列接続されるため、大容量化が可能である。

フラッシュメモリのデータ書き込みは、選択メモリセルの浮遊ゲートに電子注入を起こさせるに必要な書き込み電圧を印加することにより行われる。書き込みされるメモリセルのしきい値電圧を所定分布内に収めるためには、書き込み電圧の印加と書き込み状態を確認する書き込みベリファイとを繰り返すことが必要である。更に、書き込み電圧を書き込みサイクル毎に少しずつステップアップすることにより、より正確な書き込みしきい値制御が可能になる。

ＮＡＮＤ型フラッシュメモリでは、ページ単位でデータ書き込みを行うことにより、実質的に高速のデータ書き込みを実現している。ＮＡＮＤ型フラッシュメモリでの書き込み時、選択ブロック内の選択ページに対応する選択ワード線に書き込み電圧が印加され、少なくともビット線側の非選択ワード線には書き込みパス電圧が印加される。また書き込みベリファイ時は、選択ワード線にベリファイ用の読み出し電圧（ベリファイ電圧）が印加され、非選択ワード線にはセルデータによらずメモリセルをオンさせる読み出しパス電圧が印加される。

一般に、フラッシュメモリの高速書き込み特性を実現するためには、書き込み電圧を高くした方が好ましい。しかし、書き込み電圧をあまり高くすると、データしきい値分布の高精度制御が困難になる。特に狭いデータしきい値分布に制御することが望まれる多値記憶では、問題である。

この様な問題を解決する一つの有効な手法として、目標とするデータしきい値分布への書き込みを、書き込み条件の異なる次のような２段階で行う方式が提案されている（特許文献１参照）。第１段階書き込みは、比較的高速の書き込みが行われる条件とし、その書き込みベリファイでは目標とするデータしきい値分布の下限値より少し低いベリファイ電圧を用いる。第１段階の書き込みベリファイがパスした後の第２段階書き込みでは、より低速の書き込みとなる条件とし、その書き込みベリファイでは目標とするデータしきい値分布の下限値をベリファイ電圧とする。

第１及び第２段階の書き込み速度の切り換えは、書き込み時のメモリセルのチャネル電位を決める、ビット線に与える制御電圧の切り換えにより行う。即ち第１段階の“０”書き込みでは、ビット線に第１の制御電圧（例えば、通常の“０”書き込みと同じ０Ｖ）を与える。第２段階の“０”書き込みでは、それより高く、かつ書き込み禁止電圧よりは低い第２の制御電圧（例えば０．４Ｖ）を与える。書き込み禁止（“１”書き込み）のビット線制御電圧は、通常と同じ電源電圧Ｖｃｃを用いる。

この様な書き込み手法を用いると、書き込み電圧を引き下げることなく、狭い書き込みしきい値分布を高速で書き込むことが可能になる。
特開２００３−１９６９８８号公報

複数ページからなるブロックに高速でデータ書き込みを行うためには、１ページのデータ書き込みが高速化されるだけでは不十分である。例えば上述した書き込み条件を異ならせた２段階の書き込みを行う方式を４値データ書き込みに適用した場合を考える。上位ビット“ｘ”と下位ビット“ｙ”の組み合わせで表される４値データ“ｘｙ”の書き込みでは、全てのメモリセルが消去された状態（データ“１１”状態）から、まず下位ビット“ｙ”の書き込み（即ちデータ“１０”書き込み）を行い、続いて上位ビット“ｘ”の書き込み（即ちデータ“０１”及び“００”書き込み）を行う。

このとき、“０１”及び“００”書き込みを同時に実行するためには、既に書き込まれている下位ビットデータ（データ“１１”及び“１０”）を参照して、書き込みベリファイを行うことが必要である。そのためには、データ“０１”及び“００”の書き込みデータをセンスアンプ回路に保持して書き込みを行う間、データ“１１”及び“１０”を読み出して、センスアンプ回路と併設されたデータキャッシュに保持しておくことが必要である。

従って、１ページの書き込みが終了するまでは、次ページの書き込みデータをロードすることができない。１ページの書き込みが行われている間に、次ページの書き込みデータをロード可能とするためには、更に別のデータレジスタを付加することが必要となる。

この発明は、高速のデータ書き込みを可能とした半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを有し、一つのメモリセルがしきい値電圧の順として規定される第１，第２，第３及び第４のデータのいずれかを記憶するメモリセルアレイと、前記メモリセルアレイのデータ読み出し及び書き込みを行う読み出し／書き込み回路と、前記読み出し／書き込み回路を制御して、第１のデータに初期化された前記メモリセルアレイの選択ページ内の第１の選択メモリセルに第２のデータを書き込む第１の書き込みシーケンスと、前記選択ページ内の第２又は第１のデータを記憶するメモリセルのうち第２の選択メモリセルに第４のデータを書き込み、続いて前記選択ページ内の第１又は第２のデータを記憶するメモリセルのうち第３の選択メモリセルに第３のデータを書き込む第２の書き込みシーケンスとを実行するコントローラとを有する。

この発明によると、高速のデータ書き込みを可能とした半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２及び図３はメモリセルアレイ１の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図３の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。

図３に示すように、２本ずつのビット線ＢＬａ，ＢＬｂが一つのセンスアンプＰＢを共有する構成としている。奇数番目のビット線ＢＬａと偶数番目のビット線ＢＬｂとは、ビット線選択トランジスタＱａ，Ｑｂにより選択的にセンスアンプＰＢに接続される。

１ワード線と奇数番のビット線ＢＬａの交点にあるメモリセルが１ページを構成し、１ワード線と偶数番目のビット線ＢＬｂの交点にあるメモリセルが他の１ページを構成する。

ロウデコーダ２は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路３は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。センスアンプ回路３とデータバス１０との間には、センスアンプ回路３との間で１ページ分のデータを授受できるデータキャッシュ１１が設けられている。

ロウデコーダ２、センスアンプ回路３及びデータキャッシュ１１の部分は、メモリセルアレイ１のデータ読み出しと書き込み（書き込み後のベリファイ読み出しを含む）を行うための読み出し／書き込み回路を構成している。

データキャッシュ１１と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ５を介し行われる。データキャッシュ１１には、カラム選択信号により制御されるカラムゲートが付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、上述のカラム制御によってデータキャッシュ１１と外部入出力端子Ｉ／Ｏとの間は、１バイト単位でシリアルデータ転送が行われる。

入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“Ｃｏｍ”は、コントローラ７でデコードされる。コントローラ７は、外部制御信号とコマンドＣｏｍに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。コントローラ７は、書き込み回数（ループ数）をカウントする書き込みカウンタ（ＰＣ）１２を内蔵する。

内部電圧発生回路８は、コントローラ７により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ９は、チップが読み出し又は書き込みのレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。

図４は、一つのセンスアンプＰＢｉの構成を示している。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介し、ビット線選択トランジスタＱａ，Ｑｂを介してビット線ＢＬａ，ＢＬｂに選択的に接続される。クランプ用トランジスタＱ１は、ビット線電圧のクランプ用であり、またビット線電圧を検出するプリセンスアンプでもある。

センスノードＮｓｅｎには、ビット線及びセンスノードをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２と電荷保持用キャパシタＣが接続されている。センスノードＮｓｅｎには、転送ゲートトランジスタＱ３，Ｑ４を介して二つのデータ記憶部ＤＳ１，ＤＳ２が接続されている。書き込みデータは、データ記憶部ＤＳ１から転送用トランジスタＱ３，Ｑ４を介してデータ転送部ＤＳ２に転送されるようになっている。

データ書き込みは後述するように、書き込みと書き込みベリファイの繰り返しにより行われる。更に、高精度のしきい値制御を行うデータ“１０”及び“０１”の書き込みでは、書き込み条件を異ならせた２段階の書き込みを行う。第１段階書き込みでは、データ記憶部ＤＳ２の書き込みデータが、ビット毎の書き込みベリファイにより、“０”書き込みがなされたら以後“１”データ（書き込み禁止）となるように制御される。従って、第１段階書き込みのベリファイ判定では、データ記憶部ＤＳ２の全データが“１”となったことを検出して、パスとなる。この間、書き込みデータはデータ記憶部ＤＳ１に保持されている。従って、第２段階書き込みでは、データ記憶部ＤＳ１が、全データの書き込み終了によりオール“１”となるように制御される。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ６を介してデータキャッシュ１１の一つのデータ記憶部ＤＳ３とも接続される。ＮＭＯＳトランジスタＱ７は、カラム制御信号ＣＳＬにより制御されるカラムゲートである。データ書き込み時、１ページの書き込みデータはバイト単位でシリアル転送されてデータキャッシュ１１にロードされ、その後センスアンプ回路ＰＢｉに並列転送される。センスアンプＰＢｉ内でも、第１及び第２のデータ記憶部ＤＳ１及びＤＳ２間で１ページデータの並列転送が可能とされている。

図５は、４値データのしきい値電圧分布を示している。１メモリセルが、上位ビット“ｘ”と下位ビット“ｙ”の組み合わせで定義される値データ“ｘｙ”を記憶する。データ“１１”はしきい値電圧が最も低い、負のしきい値電圧状態であり、以下しきい値の順に、データ“１０”，“０１”，“００”が定義される。

データ“１１”は、ブロック内の全メモリセルの浮遊ゲートの電子を放出させる消去動作により得られる消去状態である。データ“１０”，“０１”，“００”は、浮遊ゲートへの電子注入動作（“０”書き込み動作）により、それぞれ定められた正のしきい値電圧分布を持つように、書き込み制御される。

この実施の形態では、第１の書き込みシーケンスで、下位ビットデータ“ｙ”をロードして、“１０”書き込みを行う。第２の書き込みシーケンスにおいて、上位ビットデータ“ｘ”により“１０”及び“００”データの書き込みを行う。この第２の書き込みシーケンスでは、データ“１０”からデータ“００”への書き込みを先に行い、引き続きデータ“１１”からデータ“０１”への書き込みを行う。

この第２の書き込みシーケンス内の書き込み順序は重要である。即ち、データ“１０”，“０１”は、狭いしきい値分布を高精度に制御することが要求されるのに対し、最上位しきい値電圧のデータ“００”は、それ程高精度のしきい値制御を必要とせず、高速の書き込みが可能である。そこで、高速で書き込みできるデータ“００”書き込みを先に行い、その後データ“０１”書き込みを行うことによって、後に説明するように、データ“０１”書き込みを行っている間に、次ページの書き込みデータロードを可能とする。これにより、複数ページデータの高速書き込みを可能としている。

高精度のしきい値制御を必要とするデータ“１０”及び“０１”の書き込みには、書き込み条件を異ならせた２段階書き込みを行う。この２段階書き込みでは後に説明するように、ビット線に与える制御電圧と、書き込みベリファイ時のベリファイ電圧を異ならせる。即ち、図５に示すように、データ“１０”，“０１”の目標とするしきい値電圧分布の下限値をそれぞれ、Ｖｗ１２，Ｖｗ２２として、データ“１０”及び“０１”の第１段階書き込みでは、書き込みベリファイ時、それらより少し低いベリファイ電圧Ｖｗ１１，Ｖｗ２１を用い、第２段階書き込みでは、ベリファイ電圧Ｖｗ１２，Ｖｗ２２を用いる。

データ“００”については、その様な２段階書き込みを行わないことで、短時間の書き込みが可能となる。但し、必要なら、データ“００”書き込みについても、２段階書き込み方式を適用することができる。またこの実施の形態では、データ“１０”及び“０１”の書き込みに２段階書き込み方式を適用する例を説明するが、最も厳しいしきい値制御が要求されるのは、データ“０１”であり、これに対してのみ２段階書き込み方式を適用することも有効である。

図６は、別の４値データしきい値分布を示している。この場合、下から３番目のしきい値分布をデータ“００”、最上位しきい値分布をデータ“０１”とする。下位ビット書き込みによりデータ“１０”が得られることは、図５の場合と同じである。上位ビット書き込みシーケンスでは、データ“１１”状態からデータ“０１”への書き込みを先に行い、続いてデータ“１０”状態からデータ“００”状態への書き込みを行う。

この場合も、“０１”書き込みは、高精度のしきい値制御を必要としないので、短時間で書き込み可能である。“１０”及び“００”書き込みは、高精度のしきい値制御を必要とするため、図５の場合の“１０”及び“０１”書き込みと同様に、書き込み条件を異ならせた２段階書き込みを行うものとする。従って図５におけると同様に、“１０”書き込み時は各段階でベリファイ電圧Ｖｗ１１，Ｖｗ１２を用い、“００”書き込み時は、各段階でベリファイ電圧Ｖｗ２１，Ｖｗ２２を用いる。そして、“００”書き込みを行っている間に、次ページの書き込みデータをロードすることにより、複数ページデータの高速書き込みが可能になる。

以下では、図５の４値データしきい値分布を用いた場合について、詳細説明を行う。データ書き込みの詳細説明に先立って、データ消去と読み出しを簡単に説明する。

データ消去はブロック単位で、次のように行われる。即ち選択ブロックの全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに電源電圧より高い消去電圧Ｖｅｒａを印加する。これにより、メモリセルの浮遊ゲートの電子がチャネルに放出されて、ブロック内の全メモリセルは、データ“１１”状態になる。

データ読み出しは、ページ単位で行われる。この４値データ読み出しのために、図５に示す各データしきい値分布の間に設定される読み出し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３を用いた３回の読み出し動作が行われる。即ち選択ブロックの選択ワード線に読み出し電圧Ｖｒ１を与え、非選択ワード線及び選択ゲート線ＳＧＤ，ＳＧＳに、図５に示す読み出しパス電圧Ｖｒｅａｄを与えて、予め所定電圧に設定されたビット線の放電状態を検出することにより、データ“１１”と“１０”，“０１”，“００”とが判別できる。更に、読み出し電圧Ｖｒ２，Ｖｒ３を選択ワード線に与えた同様の読み出し動作を繰り返すことにより、４値データ判別が可能になる。

次にデータ書き込みを詳細に説明する。データ書き込みはページ単位で行われる。既に簡単に説明したように、データ書き込みは、“１０”書き込みを行う第１の書き込みシーケンスと、“１０”及び“００”書き込みを行う第２の書き込みシーケンスを要する。

図７は、ある選択ワード線に沿ったメモリセルに対する下位ビット書き込みの第１の書き込みシーケンスと上位ビット書き込みの第２の書き込みシーケンスのタイミング図を示している。第１の書き込みシーケンスでは、コマンド入力、アドレス入力に続いて、第１ページ（例えば選択ワード線と奇数番目のビット線により選択されるメモリセルの集合）の書き込み制御データ即ち下位ビットデータ“ｙ”をロードする。ここで、“ｙ”＝“０”が“１０”書き込み、“ｙ”＝“１”が“１１”書き込み（即ち書き込み禁止）となる。この下位ビットデータロードを受けて、コントローラ７は書き込み及び書き込みベリファイ制御を行う。

書き込み及び書き込みベリファイが開始されると、コントローラ７によりステータスレジスタ９がレディ状態にセットされ、外部にＲ／Ｂ＝“Ｌ”（レディ状態）が出力される。従ってこの書き込み及び書き込みベリファイ動作の間に、次の第２ページ（同じ選択ワード線と偶数番目のビット線により選択されるメモリセルの集合）の書き込みデータをデータキャッシュ１１にロードすることができる。

第２の書き込みシーケンスは、同様に選択ワード線のメモリセルのうち第１ページの書き込み制御データである上位ビットデータ“ｘ”（“ｘ”＝“０”で“００”又は“０１”書き込み、“ｘ”＝“１”で書き込み禁止）をロードした後、“００”書き込みと“０１”書き込みが順次に行われるようにする。この場合、書き込みデータはデータキャッシュ１１に保持し、まず“００”書き込みデータのみをセンスアンプ回路３に転送して、“００”書き込みを行う。“００”書き込みが完了したら、“０１”書き込みデータをセンスアンプ回路３に転送して、“０１”書き込みを行う。この“００”書き込みデータと“０１”書き込みデータの転送は、ページ内アドレスにより、図４に示される転送トランジスタＱ３及びＱ４を制御することにより、選択的に行われる。

“０１”書き込みデータをセンスアンプ回路３に転送した後は、データキャッシュ１１の書き込みデータは不要となる。このときコントローラ７は、ステータスレジスタ９にＲ／Ｂ＝“Ｌ”（Ｒｅａｄｙ）をセットする。従って、“０１”書き込み動作の間に、データキャッシュ１１に次の第２ページの書き込みデータロードが可能になる。

前述のように、“００”及び“０１”書き込みを同時に実行すれば、書き込みに要する時間はより短くできる。しかしこの場合は、二つのデータ“００”，“０１”書き込みベリファイのために、既に書かれている下位データ“１１”，“１０”を参照することが必要となる。そのため、これらの下位データをデータキャッシュ１１に読み出して、書き込みが完了するまで保持しなければならない。

この結果、書き込みが完了するまで次ページの書き込みデータをロードすることができない。この実施の形態においては、“００”書き込みと“０１”書き込みをシリアルに行うことにより、“０１”書き込み時にはデータキャッシュ１１が空き、次ページ書き込みデータの入力が可能になる。従って、複数ページのデータを連続して書く場合には、高速書き込みが可能になる。

図７では、一つの選択ワード線内のデータ書き込みのみ説明した。選択ブロック内の複数ワード線に順次データ書き込みを行う場合には、最初のワード線に図７に示した２ページ分の第１の書き込みシーケンス、続いて同じ２ページ分の第２の書き込みシーケンスを実行し、以下順次ワード線を切り換えて同様の書き込みを繰り返す。

図８は、この実施の形態でのデータ書き込み時のバイアス関係を、あるブロックのワード線ＷＬ５が選択され、奇数番のビット線ＢＬａが選択された場合を例にとって示している。図９は、第１の書き込みシーケンス（下位ビット書き込み）の制御アルゴリズムを示し、図１０及び図１１は、第２の書き込みシーケンス（上位ビット書き込み）の制御アルゴリズムを示している。

図９の第１の書き込みシーケンス（“１０”書き込み）を説明すると、ホストからのデータ入力コマンドを受けて、コントローラ７は書き込み制御を開始する。データ入力コマンドに続いて、アドレス及び１ページ分の書き込みデータ（下位ビットデータ“ｙ”）が入力されると、アドレスはアドレスレジスタに、書き込みデータはデータキャッシュ１１を介してセンスアンプ回路３のデータ記憶部ＤＳ１に設定される（ステップＳ１，Ｓ２）。

次いで、書き込み開始コマンドが入力され、コントローラ７に設定されると（ステップＳ３）、以下自動的にデータ書き込みが起動される。データ記憶部ＤＳ１のデータは一括してデータ記憶部ＤＳ２に転送される（ステップＳ４）。次いで、書き込み電圧Ｖｐｇｍが初期値Ｖｐｇｍ０に設定され、また書き込みカウンタＰＣがリセットされる（ステップＳ５）。

続いて、書き込みのためのビット線制御電圧設定ステップＳ６、書き込みステップＳ７、ベリファイ判定ステップＳ８，書き込みベリファイステップＳ９，Ｓ１０が行われる。ステップＳ６のビット線制御電圧設定は、次のように行われる。データ記憶部ＤＳ１が“０”でかつデータ記憶部ＤＳ２が“０”のとき、“１０”第１段階書き込みであり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧は０Ｖとする。第１段階書き込みで、ある選択メモリセルのしきい値電圧がＶｗ１１になると、対応するデータ記憶部ＤＳ１のデータが“０”から“１”に変更される。従ってデータ記憶部ＤＳ１が“０”でかつデータ記憶部ＤＳ２が“１”のとき、“１０”第２段階書き込みであり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧は、第１段階書き込み時のそれより高く、書き込み禁止電圧Ｖｃｃよりは低い０．４Ｖとする。データ記憶部ＤＳ１が“１”でかつデータ記憶部ＤＳ２が“１”のときは、書き込み禁止であり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧はＶｃｃとする。

この様に設定されたワード線の書き込み電圧Ｖｐｇｍとビット線の書き込み制御電圧を用いて、１ページのメモリセルに書き込みパルスを印加する書き込みステップＳ７が実行される。図８に示すように、選択ワード線ＷＬ５に書き込み電圧Ｖｐｇｍが、非選択ワード線のうち選択ワード線ＷＬ５に隣接するソース線側のワード線ＷＬ６には０Ｖが、それ以外の非選択ワード線には書き込みパス電圧Ｖｐａｓｓが印加される。

第１段階書き込みでは、“０”書き込みのメモリセルのチャネルにビット線電圧０Ｖが転送され、浮遊ゲートとチャネルの間に大きな電界がかかる。これにより、ＦＮトンネリングにより浮遊ゲートに電子が注入され、メモリセルのしきい値が正方向に変化する。第２段階書き込みでは、チャネル電位が第１段階書き込みより高く設定され、電子注入が抑制される。書き込み禁止（“１”書き込み）のメモリセルでは、チャネルがＶｃｃ−Ｖｔｈのフローティングになり、電子注入が生じない。

ベリファイ判定ステップＳ８では、全てのデータ記憶部ＤＳ２のデータが“１”であるか否かを判定する。全て“１”なら、“１０”第１段階書き込みをパスと判定する。第１段階ステータスがパスでなければ、“１０”第１段階書き込みベリファイが起動される（ステップＳ９）。

図５及び図８に示すように、第１段階書き込みベリファイでは、選択ワード線ＷＬ５に与えるベリファイ電圧を、目標しきい値の下限値より少し低いＶｗ１１とした読み出しが行われる。１ページのメモリセルのうち、判定結果がパスとなったメモリセル対応のデータ記憶部ＤＳ２を“０”から“１”に変える。データ記憶部ＤＳ２のデータが“１”であれば、それを維持する。

第１段階ステータスがパスの場合、或いは“１０”第１段階書き込みベリファイが終了すると、“１０”第２段階書き込みベリファイが起動される（ステップＳ１０）。前述のように、“１０”第２段階書き込みが行われるのは、ＤＳ１＝“０”かつＤＳ２＝“１”のセルである。図５及び図８に示すように、第２段階書き込みベリファイでは、選択ワード線ＷＬ５に与えるベリファイ電圧を、目標しきい値の下限値Ｖｗ１２とした読み出しが行われる。１ページのメモリセルのうち、判定結果がパスとなったメモリセル対応のデータ記憶部ＤＳ１を“０”から“１”（書き込み禁止）に変える。データ記憶部ＤＳ１のデータが“１”であれば、それを維持する。

第２段階ステータスのパス又はフェイルを判定し（ステップＳ１１）、パスであれば、パスフラグを設定して（ステップＳ１２）、書き込みを終了する。フェイルの場合は、書き込みカウンタＰＣが予め設定された最大カウント値（例えば２０）以下であるか否かを判定し（ステップＳ１３）、最大カウント値に達していれば、正常に書き込みなされなかったものとして、フェイルフラグを設定して（ステップＳ１４）、書き込みを終了する。

最大カウント値に達していなければ、書き込み電圧Ｖｐｇｍをステップアップすると共に、書き込みカウンタＰＣをインクリメントして（ステップＳ１５）、再度ステップＳ６に戻り、以下同様の書き込みを繰り返す。

図１２は、以上の第１の書き込みシーケンス（“１０”書き込み）での書き込み電圧Ｖｐｇｍ、ビット線制御電圧及び、代表的なメモリセルのしきい値変化の様子を示している。“１０”第１段階書き込みでは、ビット線電圧が０Ｖ、ベリファイ電圧がＶｗ１１である。これにより、しきい値変化が大きい、比較的高速の“０”書き込みが行われる。第１段階書き込みがパスした後の“１０”第２段階書き込みでは、ビット線電圧が０．４Ｖに設定され、書き込み速度が抑えられる。“１”書き込み（書き込み禁止）のときは、ビット線電圧は通常通りＶｃｃである。この様に“０”書き込みに２段階書き込み方式を適用することにより、メモリセルの書き込み特性のばらつきにかかわらず、高速でしかも狭いしきい値電圧分布の“１０”書き込みが可能になる。

次に、第２の書き込みシーケンス（上位ビット書き込み）を、図１０及び図１１を参照して説明する。ホストからのデータ入力コマンドを受けて、コントローラ７は書き込み制御を開始する。データ入力コマンドに続いて、アドレス及び１ページ分の書き込みデータ（上位ビットデータ“ｘ”）が入力されると、アドレスはアドレスレジスタ６に、書き込みデータはデータキャッシュ１１にロードされる（ステップＳ２１，Ｓ２２）。

次いで、書き込み開始コマンドが入力され、コントローラ７に設定されると（ステップＳ２３）、以下自動的にデータ書き込みが起動される。まずデータキャッシュ１１の上位ビットデータのうち、“００”書き込み用データのみがセンスアンプ回路３のデータ記憶部ＤＳ１に転送される（ステップＳ２４）。具体的にいえば、“０１”及び“００”書き込み用データは共に“ｘ”＝“０”であるが、そのうち“００”書き込み用の“０”データのみを対応するデータ記憶部ＤＳ１に転送し、それ以外のデータ記憶部ＤＳ１には“１”データ（書き込み禁止）を転送する。

次いで、書き込み電圧Ｖｐｇｍが初期値Ｖｐｇｍ０に設定され、また書き込みカウンタＰＣがリセットされる（ステップＳ２５）。以下、通常の２値データ書き込みの場合と同様に、書き込みステップＳ２６、書き込みベリファイステップＳ２７、ベリファイ判定ステップＳ２８が実行される。ベリファイ読み出しで、“００”書き込みセルについて、図５に示すしきい値電圧Ｖｗ３に達したことが検出されると、対応するデータ記憶部ＤＳ１の“０”データは、以後“１”データ（書き込み禁止）となる。従って、データ記憶部ＤＳ１のデータがオール“１”でベリファイ判定がパスとなる。

判定結果がパスでなければ、書き込みカウンタＰＣが最大書き込み回数２０以下であるか否かが判断され（ステップＳ２９）、“ＹＥＳ”であれば、書き込み電圧をステップアップすると共に書き込みカウンタをインクリメントして、以下同様の書き込みを繰り返す。最大書き込み回数に達した場合には、フェイルフラグを設定して（ステップＳ３１）、書き込みは終了する。

ステップＳ２８のベリファイ判定がパスすると、次にデータキャッシュ１１が保持している上位ビットデータ“ｘ”のうち、“０１”書き込み用データをセンスアンプ回路３のデータ記憶部ＤＳ１に転送し、更にデータ記憶部ＤＳ２にコピーする（ステップＳ３２）。このデータ転送も“００”書き込みの場合と同様、“０１”書き込みデータ以外は、“１”データ（書き込み禁止）を転送するものとする。次いで、書き込み電圧Ｖｐｇｍを初期化し、書き込みカウンタＰＣをリセットする（ステップＳ３３）。

この後図１１に示すステップＳ３４に移り、以下“０１”書き込みが行われる。この“０１”書き込みには、先の下位ビット“１０”書き込みと同様に、２段階書き込み方式が適用される。ステップＳ３４のビット線電圧設定は、先のステップＳ６と同様であり、データ記憶部ＤＳ１が“０”でかつデータ記憶部ＤＳ２が“０”のとき、“０１”第１段階書き込みであり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧は０Ｖとする。

第１段階書き込みである選択メモリセルのしきい値電圧がＶｗ２１になると、対応するデータ記憶部ＤＳ１のデータが“０”から“１”に変更される。従ってデータ記憶部ＤＳ１が“０”でかつデータ記憶部ＤＳ２が“１”のとき、“０１”第２段階書き込みであり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧は０．４Ｖとする。データ記憶部ＤＳ１が“１”でかつデータ記憶部ＤＳ２が“１”のときは、書き込み禁止であり、このとき、図８に示すように、選択ビット線ＢＬａの制御電圧はＶｃｃとする。

この様に設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて、１ページのメモリセルに書き込みパルスを印加する書き込みステップＳ３５が実行される。図８に示すように、選択ワード線ＷＬ５に書き込み電圧Ｖｐｇｍが、非選択ワード線のうち選択ワード線ＷＬ５に隣接するソース線側のワード線ＷＬ６には０Ｖが、それ以外の非選択ワード線には書き込みパス電圧Ｖｐａｓｓが印加される。

ベリファイ判定ステップＳ３６では、全てのデータ記憶部ＤＳ２のデータが“１”であるか否かを判定する。全て“１”なら、“０１”第１段階書き込みをパスと判定する。第１段階ステータスがパスでなければ、“０１”第１段階書き込みベリファイが起動される（ステップＳ３７）。

図５及び図８に示すように、第１段階書き込みベリファイでは、選択ワード線ＷＬ５に与えるベリファイ電圧を、目標しきい値の下限値より少し低いＶｗ２１とした読み出しが行われる。１ページのメモリセルのうち、判定結果がパスとなったメモリセル対応のデータ記憶部ＤＳ２を“０”から“１”に変える。既に“００”が書かれているメモリセルも“０”として読み出されるが、その対応データ記憶部ＤＳ２も“１”となる。データ記憶部ＤＳ２のデータが“１”であれば、それを維持する。

第１段階ステータスがパスの場合、或いは“０１”第１段階書き込みベリファイが終了すると、“０１”第２段階書き込みベリファイが起動される（ステップＳ３８）。前述のように、“０１”第２段階書き込みが行われるのは、ＤＳ１＝“０”かつＤＳ２＝“１”のセルである。図５及び図８に示すように、第２段階書き込みベリファイでは、選択ワード線ＷＬ５に与えるベリファイ電圧を、目標しきい値の下限値Ｖｗ２２とした読み出しが行われる。１ページのメモリセルのうち、判定結果がパスとなったメモリセル対応のデータ記憶部ＤＳ１を“０”から“１”（書き込み禁止）に変える。データ記憶部ＤＳ１のデータが“１”であれば、それを維持する。

そして、第２段階ステータスのパス又はフェイルを判定し（ステップＳ３９）、パスであれば、パスフラグを設定して（ステップＳ４０）、書き込みを終了する。フェイルの場合は、書き込みカウンタＰＣが予め設定された最大カウント値以下であるか否かを判定し（ステップＳ４１）、最大カウント値に達していれば、正常に書き込みなされなかったものとして、フェイルフラグを設定して（ステップＳ４２）、書き込みを終了する。

最大カウント値に達していなければ、書き込み電圧Ｖｐｇｍをステップアップすると共に、書き込みカウンタＰＣをインクリメントして（ステップＳ４３）、再度ステップＳ３４に戻り、以下同様の書き込みを繰り返す。

以上の“００”及び“０１”データの書き込みシーケンスにおいて、“００”書き込みが終了して、ステップＳ３２でデータキャッシュ１１の“０１”書き込み用データをセンスアンプ回路３に転送した後は、データキャッシュ１１のデータは不要となる。従って、図７に示したように、“０１”データ書き込みを行っている間に、次ページの上位ビット書き込みデータをロードすることができる。

ここまでは、書き込み電圧Ｖｐｇｍ及びそのステップアップ電圧ΔＶは書き込みデータによらず一定としたが、例えば書き込みデータに応じてこれを切り換えることも有効である。例えば、図１２に破線で示したように、最上位しきい値データ“００”の書き込みについては、他のデータ“１０”及び“０１”の書き込み時の書き込み電圧初期値Ｖｐｇｍ０及びステップアップ電圧ΔＶよりそれぞれ少し高い書き込み電圧初期値Ｖｐｇｍ０’及びステップアップ電圧ΔＶ’を用いる。これにより、“００”書き込み時間がより短縮される。

この発明は、滋養機実施の形態に限られない。上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型等、他のフラッシュメモリにも同様にこの発明を適用することができる。また実施の形態では、４値データ記憶を説明したが、４値以上の多値データ記憶にもこの発明を適用することが可能である。

この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同メモリセルアレイのより具体的な構成を示す図である。 同フラッシュメモリのセンスアンプの構成を示す図である。 同フラッシュメモリのデータしきい値電圧分布を示す図である。 他のデータしきい値電圧分布を示す図である。 同フラッシュメモリの書き込みシーケンスを示すタイミング図である。 同フラッシュメモリの書き込み時のバイアス関係を示す図である。 同フラッシュメモリの下位ビット書き込みのアルゴリズムを示す図である。 同フラッシュメモリの上位ビット書き込みのアルゴリズムを示す図である。 同フラッシュメモリの上位ビット書き込みのアルゴリズムを示す図である。 同フラッシュメモリの２段階書き込み時の書き込み電圧及びビット線制御電圧とセルしきい値電圧の変化を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…カラムデコーダ、５…Ｉ／Ｏバッファ、６…アドレスレジスタ、７…コントローラ、８…内部電圧発生回路、９…ステータスレジスタ、１０…データバス、１１…データキャッシュ、ＮＵ…ＮＡＮＤセルユニット、Ｍ０〜Ｍ１５…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＷＬ０〜ＷＬ１５…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬａ，ＢＬｂ…ビット線、ＣＥＬＳＲＣ…共通ソース線。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルを有し、一つのメモリセルがしきい値電圧の順として規定される第１，第２，第３及び第４のデータのいずれかを記憶するメモリセルアレイと、
   前記メモリセルアレイのデータ読み出し及び書き込みを行う読み出し／書き込み回路と、
   前記読み出し／書き込み回路を制御して、第１のデータに初期化された前記メモリセルアレイの選択ページ内の第１の選択メモリセルに第２のデータを書き込む第１の書き込みシーケンスと、前記選択ページ内の第２又は第１のデータを記憶するメモリセルのうち第２の選択メモリセルに第４のデータを書き込み、続いて前記選択ページ内の第１又は第２のデータを記憶するメモリセルのうち第３の選択メモリセルに第３のデータを書き込む第２の書き込みシーケンスとを実行するコントローラとを有する
   ことを特徴とする半導体記憶装置。
2. 前記第１，第２，第３及び第４のデータは、上位ビット“ｘ”と下位ビット“ｙ”で表される４値データ“ｘｙ”の“１１”，“１０”，“０１”及び“００”として定義され、
   前記第１の書き込みシーケンスでは、前記読み出し／書き込み回路にロードされた下位ビットデータ“ｙ”に基づいて、“１０”書き込みが行われ、
   前記第２の書き込みシーケンスでは、前記読み出し／書き込み回路にロードされた上位ビットデータ“ｘ”に基づいて、“００”書き込み、引き続き“０１”書き込みが行われる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. “１０”，“００”及び“０１”書き込みのうち少なくとも“０１”書き込みについて、選択メモリセルに目標しきい値電圧より低い第１のしきい値電圧になるまで書き込む第１段階書き込みと、前記第１のしきい値電圧に達した選択メモリセルに前記目標しきい値電圧になるまで書き込む、第１段階書き込みより書き込み速度が低い条件での第２段階書き込みとが行われる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルアレイは、
   第１の方向に並ぶメモリセルの制御ゲートを共通接続するように配設された複数のワード線と、
   第２の方向に並ぶメモリセルのドレインに選択的に接続されるように配設された複数のビット線とを有し、
   前記読み出し／書き込み回路は、
   前記メモリセルアレイのワード線を選択駆動するロウデコーダと、
   前記メモリセルアレイのビット線に接続される、１ページデータを保持できるセンスアンプ回路と、
   前記センスアンプ回路との間で並列にデータ転送が可能な１ページデータを保持できるデータキャッシュとを有し、
   前記第１の書き込みシーケンスでは、前記センスアンプ回路に転送された下位ビットデータ“ｙ”に基づいて第１ページの“１０”書き込みが行われ、その書き込み動作の間に第２ページの下位ビットデータ“ｙ”が前記データキャッシュにロードされ、
   前記第２の書き込みシーケンスでは、前記データキャッシュにロードされた上位ビットデータ“ｘ”のうち前記センスアンプ回路に転送された“００”書き込み用の上位ビットデータに基づいて第１ページの“００”書き込みが行われ、引き続き前記データキャッシュから前記センスアンプ回路に転送された“０１”書き込み用上位ビットデータに基づいて第１ページの“０１”書き込みが行われ、その“０１”書き込み動作の間に第２ページの上位ビットデータ“ｘ”が前記データキャッシュにロードされる
   ことを特徴とする請求項２記載の半導体記憶装置。
5. データ“１０”，“００”及び“０１”のうち少なくともデータ“０１”書き込みについて、選択ワード線に書き込み電圧を、選択ビット線に第１の制御電圧を与えて、選択メモリセルに目標しきい値電圧より低い第１のしきい値電圧になるまで書き込む第１段階書き込みと、前記選択ワード線に書き込み電圧を、前記選択ビット線に第１の制御電圧より高く書き込み禁止電圧より低い第２の制御電圧を与えて、前記第１のしきい値電圧に達した選択メモリセルに前記目標しきい値電圧になるまで書き込む第２段階書き込みとが行われる
   ことを特徴とする請求項４記載の半導体記憶装置。
   

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