JP2008016112A - 半導体記憶装置 - Google Patents

Abstract

【課題】ＥＥＰＲＯＭフラッシュメモリにおける書き込み電圧設定法に監視、高速書き込み性能を持つ半導体記憶装置を提供する。
【解決手段】電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する半導体記憶装置において、前記メモリセルアレイ内の書き込み速度の速いページを検索するページ検索シーケンス及び、求められた書き込み速度の遅いページについて、書き込みを実行して最適の書き込み電圧初期値を求める電圧トリミングシーケンスを有するテストモードを有する。
【選択図】図１１

Description

この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性メモリセルを用いたＥＥＰＲＯＭフラッシュメモリにおける書き込み電圧設定法に関する。

ＥＥＰＲＯＭの一つにＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易であるという特徴を有する。近年は、１セルが２ビット以上を記憶する多値記憶技術の採用により、更なる大容量化を図ったＮＡＮＤフラッシュメモリが開発されている。

通常ＮＡＮＤ型フラッシュメモリで、１ページのデータ書き込みが同時に行われる。そのデータ書き込みでは、書き込み電圧印加と書き込み状態を確認するベリファイ読み出しとからなる書き込みサイクルを、１ページのデータが全て書かれるまで繰り返す“ベリファイ書き込み方式”を基本とする。また、データしきい値分布を精細に制御する必要があるために、書き込みサイクル毎に書き込み電圧ＶｐｇｍをΔＶｐｇｍずつステップアップさせる“書き込み電圧ステップアップ方式”が用いられる。

書き込みステップアップ電圧ΔＶｐｇｍは小さいほど、一回の書き込み動作でのセルのしきい値変化は小さい。従って、各データのしきい値分布を狭くし、データの信頼性を確保するには、ステップアップ電圧ΔＶｐｇｍを小さく設定することが望ましい。特に多値記憶においては、それが強く望まれる。

しかし、ステップアップ電圧ΔＶｐｇｍが小さいと、所望の書き込み状態が得られるまでに多くの書き込みサイクル数（ループ数）ｎを必要とする。ループ数が増大することは、書き込み時間の増加、従って書き込み性能の低下につながる。

この様に、ステップアップ電圧ΔＶｐｇｍとループ数ｎは相関があり、書き込み速度の仕様を満たすには、書き込みサイクル数の上限を決めることが必要であるが、これが最大ループ数ＮＬＰとして定められる。最大ループ数ＮＬＰに達しても書き込みが完了しない場合には、不良として扱う。

最大ループ数ＮＬＰとステップアップ電圧ΔＶｐｇｍは、メモリチップに固定的に決められるが、これらとの関係で望ましい書き込みが行われるように、書き込み電圧Ｖｐｇｍの初期値がトリミングされる。具体的には、最大ループ数ＮＬＰ内で書き込みが終了できるように、最適のＶｐｇｍ初期値がトリミングされる。

このＶｐｇｍ初期値のトリミングは、通常ウェハ段階のテストＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）内で行われる。テストで得られたトリミング値は、他の各種初期設定データとともに、ＲＯＭフューズ回路にプログラミングされる。最近はこのＲＯＭフューズ回路を、機械的フューズを用いる代わりに、メモリセルアレイ内に設定する方式も提案されている（例えば特許文献１参照）。
特開２００２−１１７６９９

この発明は、高速書き込み性能を持つ半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイ内の書き込み速度の速いページを検索するページ検索シーケンスを含むテストモードを有することを特徴とする。

この発明の他の態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する半導体記憶装置において、
前記メモリセルアレイ内の書き込み速度の速いページを検索するページ検索シーケンス及び、求められた書き込み速度の速いページについて、書き込みを実行して最適の書き込み電圧初期値を求める電圧トリミングシーケンスを有するテストモードを有することを特徴とする。

この発明によると、高速書き込み性能を持つ半導体記憶装置を提供することができる。

フラッシュメモリのウェハテストＢＩＳＴにおいて、書き込み電圧（Ｖｐｇｍ）初期値をトリミングするには、例えば仮に定められた低いＶｐｇｍ初期値を用いて書き込みシーケンスを実行する。そのようなＶｐｇｍ初期値を用いて、最大ループ数に達してもパスしない場合に、Ｖｐｇｍ初期値を上げて同様の書き込みシーケンスを繰り返す。以下同様に、最大ループ数でパスするまで、書き込みシーケンスを繰り返す。更にその様な書き込みシーケンスを複数ページについて実行して、最大ループ数内で書き込みが行われるようにＶｐｇｍ初期値を決定する。

しかし通常、このようなＶｐｇｍ初期値の決定には、個々のメモリセルの書き込み速度までは考慮されない。特に微細化されたフラッシュメモリでは、隣接メモリセル間の容量結合によるデータ変動も考慮しないと、正しいＶｐｇｍ初期値は求められない。

そこでこの発明では、書き込み速度の速いメモリセルをサーチし、更に隣接メモリセルとの容量結合によるデータ変動をも考慮に入れて、Ｖｐｇｍ初期値のトリミングを行う。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。

メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。

ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。

ロウデコーダ３は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねるセンスアンプＳＡのアレイを有する。このようなセンスアンプ回路２を用いて、読み出し及び書き込みはページ単位で行われる。センスアンプＳＡは、データ線との間でデータ授受を中継するためのデータキャッシュを含む。

図２では、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＳＡを共有する方式を用いている。隣接する二つのビット線ＢＬｅ，ＢＬｏは、ビット線選択ゲートにより選択的にセンスアンプＳＡに接続される。

センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ６及びデータバス１４を介して行われる。センスアンプ回路２にはカラムゲート回路が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、カラム制御によってセンスアンプ回路２と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。

入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“ＣＭＤ”は、チップ内部の状態制御回路（以下、内部コントローラという）１０でデコードされる。

内部コントローラ１０は、メモリチップの外に配置される外部メモリコントローラ（以下、単に外部コントローラという）２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。

具体的に、メモリチップと外部コントローラ２０とを搭載してメモリカード等が構成される。このメモリカードを使用するホストデバイスは、外部コントローラ２０を介してメモリチップに必要なコマンドを与えてその動作モードを設定し、読み出し及び書き込みを行うことになる。

内部電圧発生回路９は、内部コントローラ１０により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１２は、チップが書き込み、消去及び読み出し動作のレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。

データレジスタ８ａ，８ｂは、メモリの動作条件を規定する各種初期設定データを記憶する。具体的にデータレジスタ８ａは、初期設定データのうち不良カラムアドレスデータを保持する不良カラムアドレスレジスタである。データレジスタ８ｂは、各種タイミング信号や内部電圧発生回路９が出力する各種内部電圧を調整するためのタイミング調整データ、電圧調整データをはじめとする各種パラメータデータを保持する。

後に詳細に説明するように、この実施の形態では、パラメータレジスタ８ｂに記憶すべき書き込み電圧（Ｖｐｇｍ）初期値について新しい設定法を適用する。

これらのデータレジスタ８ａ，８ｂが記憶すべきデータは、メモリセルアレイ１の初期設定データ格納ブロック（ＲＯＭフューズブロック）１ａに予め書かれる。電源を投入すると、パワーオン検出回路１１がこれを検出し、内部コントローラ１０はその検知出力信号を受けて、初期設定データ格納ブロック１ａの初期設定データを読み出し、これをレジスタ８ａ，８ｂに転送してセットする初期化動作を自動的に行う。

アドレス一致検出回路７は、外部カラムアドレスと不良カラムアドレスレジスタ８ａが保持する不良カラムアドレスとの一致検出を行って、アドレス置換制御信号を出力する。これにより、不良カラムに代わって冗長カラムを選択するという制御が行われる。

図３は、ロウデコーダ３の構成を示している。ロウデコーダ３は、ブロック内のワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳに必要な駆動電圧を転送するための転送トランジスタアレイ３１を有し、ブロックを選択してこの転送トランジスタアレイ３１の共通ゲートＴＧを駆動するためのブロックデコーダ３３を有する。

ブロックデコーダ３３の出力は、レベルシフト回路３４を介して高電圧発生回路９から供給される高電圧Ｖｐｐが必要なレベルに設定されて転送トランジスタアレイ３１のゲートに与えられる。

ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳに動作モードに応じて必要とされる駆動電圧を生成する、ワード線ドライバＷＬ０ＤＲＶ−ＷＬ３１ＤＲＶ及び選択ゲート線ドライバＳＧＤＤＲＶ，ＳＧＳＤＲＶを含むドライバ群３２は、全ブロックに共通に設けられる。これらのドライバ群３２の出力であるワード線及び選択ゲート線駆動電圧は、オンの転送トランジスタアレイ３１を介して選択ブロックに供給されることになる。

ブロックデコーダ３３には、不良ブロックフラグを保持するフラグデータラッチ３５が付属する。不良ブロックであることを示すフラグがセットされているときは、当該ブロックがアクセスされてもブロックデコーダ３３は非活性を保ち、転送トランジスタアレイ３１をオフ、従ってそのブロックのワード線や選択ゲート線には駆動電圧が転送されないように制御される。

図４は、センスアンプ回路２の一つのセンスアンプＳＡの構成を示している。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬｅまたはＢＬｏに接続される。センスノードＮｓｅｎには、クランプ用トランジスタＱ１を介してビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続され、電荷保持用キャパシタＣが接続されている。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して第１のデータ記憶回路ＰＤＣに接続されている。このデータ記憶回路ＰＤＣは例えば、読み出しデータ及び書き込みデータを保持するデータラッチである。

センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して第２のデータ記憶回路ＳＤＣに接続されている。このデータ記憶回路ＳＤＣは、基本的に外部とのデータ授受を行うためのキャッシュ用データラッチであり、カラム選択信号ＣＳＬにより制御されるカラムゲートを介して、データ線ＤＱ，／ＤＱに接続される。

データ記憶回路ＰＤＣに保持される書き込みデータを、各書き込みサイクルでベリファイ読み出し結果に従って書き換えるために、もう一つのデータ記憶回路ＴＤＣが設けられている。即ちデータ記憶回路ＰＤＣに保持された書き込みデータは、各書き込みサイクルで転送トランジスタＱ５を介してデータ記憶回路ＴＤＣに一時的に保持される。そして、このデータ記憶回路ＴＤＣのデータとベリファイ読み出しデータとの論理により、次の書き込みデータを決定して、データ記憶回路ＰＤＣに書き戻す、という制御が行われる。

多値記憶、例えば４値記憶方式では、２ページの書き込みが必要であり、例えば下位ページ書き込みのために上位ページデータを参照し、或いは上位ページデータ書き込みに下位ページデータを参照する、ということが必要になる。具体的に下位ページを参照して上位ページデータを書く必要があるとする。

この場合には、例えば第1のデータ記憶回路ＰＤＣに書き込むべき上位ページデータを保持し、下位ページが既にセルアレイに書かれている場合にはこれを読み出して第２のデータ記憶回路ＳＤＣに保持する。そしてその下位ページデータを参照しながら、上位ページの書き込みベリファイ制御を行う。

図５は、この実施の形態のフラッシュメモリにおける４値データ記憶方式のデータしきい値分布とデータビット割り付けを示している。

しきい値電圧が負のデータ状態“Ｅ”が消去状態である。この消去状態“Ｅ”から、しきい値電圧が正で順次高くなるデータ状態“Ａ”，“Ｂ”及び“Ｃ”が書かれる。例えば、４値データを第１ページデータ（例えば下位ページデータ）ｙと、第２ページデータ（例えば上位ページデータ）ｘで表される“ｘｙ”として、データ状態“Ｅ”，“Ａ”，“Ｂ”及び“Ｃ”にそれぞれ、“１１”，“１０”，“００”，“０１”なるデータビットが割り付けられる。

データ書き込みに先立って、ブロック単位でデータ消去がなされる。データ消去は、選択ブロックの全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを印加して行われる。これにより、選択ブロックの全セルで浮遊ゲートの電子がチャネルに放出されて、しきい値が負の消去状態Ｅが得られる。

データ書き込みは、ページ単位で行われる。図５のデータビット割り付けの場合は、まずデータ状態“Ｅ”のセルを選択的にデータ状態“Ａ”までしきい値を上昇させる第１ページ書き込みを行う。次いで、データ状態“Ｅ”，“Ａ”のセルをそれぞれ選択的にデータ状態“Ｃ”，“Ｂ”までしきい値を上昇される第２ページ書き込みを行う。

即ち第２ページ書き込みは、第１ページデータが“１”のデータ状態“Ｅ”のセルについて選択的にデータ状態“Ｃ”までしきい値を上昇させる書き込みと、第１ページデータが“０”のデータ状態“Ａ”のセルについて選択的にデータ状態“Ｂ”までしきい値上昇させる書き込みとを同時に行う。

第１ページ書き込みでデータ状態“Ａ”のしきい値分布下限値を決定するのは、ベリファイ読み出し時に選択ワード線に与えられるベリファイ電圧ＡＶである。第２ページ書き込みでは、データ状態“Ｂ”，“Ｃ”をそれぞれ確認するためのベリファイ読み出しが必要である。それぞれのデータ状態しきい値分布の下限値を決定するのが、ベリファイ電圧ＢＶ及びＣＶである。

図６は、第１ページ書き込みのシーケンスを示している。書き込むべき下位ページデータをロードし（ステップＳ１）、書き込み（ステップＳ２）とベリファイ読み出し（ステップＳ３）とを、全書き込みデータの書き込み完了が判定されるまで（ステップＳ４）繰り返す。

図８は、書き込み電圧Ｖｐｇｍが初期値Ｖｐｇｍ０から書き込みサイクル毎にΔＶｐｇｍずつステップアップされる様子を示している。

書き込みステップＳ２は、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加し、非選択ワード線に書き込みパス電圧Ｖｐａｓｓを印加して、書き込みデータに応じて浮遊ゲートに電子を注入させるという動作として行われる。具体的には書き込み電圧印加に先立って、書き込みデータに応じて、選択セルのチャネルを０Ｖ（“０”書き込みの場合）または、Ｖｄｄ或いはこれに近いフローティング状態（“１”書き込み即ち書き込み禁止）に設定する。

この状態で書き込み電圧Ｖｐｇｍが印加されると、“０”書き込みセルでは、浮遊ゲートに電子が注入され、“１”書き込みセルでは容量結合によってチャネルが昇圧されて電子注入が生じない。

ベリファイ読み出しステップＳ３では、選択ワード線には図７に示したベリファイ電圧ＡＶを、非選択ワード線には読み出しパス電圧Ｖｒｅａｄを与えた読み出しを行う。ベリファイ読み出しでは、例えば１ページの書き込みデータを保持したデータ記憶回路ＰＤＣが全ての“０”書き込みが完了したときにオール“１”状態になるように、データが制御される。このオール“１”状態を検出することで書き込み完了が判定される。

図７は、第２ページの書き込みシーケンスを示している。第２ページ書き込みでは前述のように第１ページデータを参照する必要がある。そのため、書き込むべき第２ページデータをセンスアンプＳＡのデータ記憶回路ＰＤＣにロードすると共に（ステップＳ１１）、既に書かれている第１ページデータをセルアレイから読み出してデータ記憶回路ＳＤＣに保持する（ステップＳ１２）。

その後、基本的に第１ページ書き込みと同様に、書き込みステップＳ１３と、ベリファイ読み出しステップＳ１４，Ｓ１５とを、書き込み完了判定ステップＳ１６で書き込み完了が判定されるまで繰り返す。

ベリファイ読み出しは、データ状態“Ｂ”を確認するためのベリファイ電圧ＢＶを用いたステップＳ１４と、データ状態“Ｃ”を確認するためのベリファイ電圧ＣＶを用いたステップＳ１５とを必要とする。データ状態“Ｂ”，“Ｃ”を確認するベリファイ読み出しステップＳ１４，Ｓ１５では、それぞれ第１ページデータが“０”，“１”のセルに対してベリファイ動作が行われるように、第１ページデータが参照される。

次に通常のデータ読み出し動作を説明する。まず第２ページデータ読み出しは、選択ワード線にデータ状態“Ａ”，“Ｂ”のしきい値分布の間に設定された読み出し電圧ＢＲを与え、非選択ワード線に読み出しパス電圧Ｖｒｅａｄを与えて、選択セルがオンするか否かを判定する。具体的には、ビット線を所定電位にプリチャージした後、これを上の読み出しバイアス条件で一定時間放電させ、その放電後のビット線電位の検出することにより、データを読み出す。

第１ページデータ読み出しは、第２ページデータが“１”であるデータ状態“Ｅ”と“Ａ”とを識別する第１読み出しステップと、第２ページデータが“０”であるデータ状態“Ｂ”と“Ｃ”との間を識別する第２読み出しステップとを要する。

第１読み出しステップでは、データ状態“Ｅ”，“Ａ”のしきい値分布の間に設定された読み出し電圧ＡＲを用いて、選択セルのオンオフを検出する。第２読み出しステップでは、データ状態“Ｂ”，“Ｃ”のしきい値分布の間に設定された読み出し電圧ＣＲを用いて、選択セルのオンオフを検出する。

ここまで、実施の形態のＮＡＮＤ型フラッシュメモリの構成と基本動作を説明した。この実施の形態では、この様なフラッシュメモリのウェハ段階のテストＢＩＳＴにおいて、書き込み電圧初期値について新しい設定法を用いる。これ点を以下に具体的に説明する。

図９は、ウェハテストの概略シーケンスを示している。ＤＣテスト（ステップＳ２１）は、コンタクト・チェックやスタンバイ電流等のＤＣチェックである。デフォルトリセット（ステップＳ２２）は、ＤＣテスト後、全レジスタをデフォルト状態にリセットする。ついで、各種タイミングパルスのパルス幅や内部電圧生成回路の電圧値のトリミングを行う（ステップＳ２３）。

その後不良カラム検出と置換（ステップＳ２４）及び不良ブロックの検出（ステップＳ２５）を行う。具体的に不良カラムは、冗長カラムでの置き換えを行い、不良ブロックは、置き換えは行わず、ロウデコーダに不良ブロックフラグをセットして、不良ブラックを活性化しないようにする。

この後、書き込み電圧（Ｖｐｇｍ）初期値のトリミングを行う（Ｓ２６）。この工程で、後に説明するように従来法にないトリミング法を用いる。以上のテストの結果求められた各種トリミング値や不良アドレス等は、セルアレイ１のＲＯＭフューズブロック１ａに書き込む（Ｓ２７）。ＲＯＭフューズブロック１ａのデータは前述のように、メモリチップの電源投入時自動的に読み出されて、それぞれのレジスタ８ａ，８ｂに保持されることになる。

次に、上述したテストシーケンスに含まれるこの実施の形態のＶｐｇｍ初期値のトリミング法を具体的に説明する。

まずこの実施の形態では、最適のＶｐｇｍ初期値を、異常でない範囲でセルアレイ内で最も書き込み速度の速いページ（以下これを、ファースト・ページ“Ｆａｓｔ Ｐａｇｅ”という）に基づいて設定するために、ファースト・ページ検索を行う。図１０Ａ及び図１０Ｂは、そのファースト・ページ検索のシーケンスを示している。

次いで、求められたファースト・ページについて、書き込みシーケンスを実行して、最適のＶｐｇｍ初期値を求める。このＶｐｇｍ初期値トリミングでは、ファースト・ページの実際の書き込みに際して問題となるその周辺セルへのデータ書き込みの影響をも考慮する。図１１が、そのＶｐｇｍ初期値トリミングのシーケンスである。

まず、図１０Ａ及び図１０Ｂを参照して、ファースト・ページ検索のシーケンスを説明する。図２のセルアレイ構成の場合には、１ワード線と全偶数番ビット線により選択されるセルの集合または１ワード線と全奇数番ビット線により選択されるセルの集合が物理的な１ページである。これに対して各ビット線にセンスアンプが設けられる方式の場合には、１ワード線に沿うセルの集合が１ページとなる。

図１２は、ファースト・ページ検索にかかわる回路要素を示している。ファースト・ページ検索に用いる最初のＶｐｇｍ初期値を保持するのは、外部メモリコントローラ２０内のレジスタ４１であり、チップ内部には当初外部から与えられるＶｐｇｍ初期値を保持するために一時レジスタ（ＴｍｐＲＥＧ）４２とトリミングレジスタ（ＴｒｉｍＲＥＧ）４３を有する。更にこれらのレジスタ４２，４３のデータを比較するためのコンパレータ４４、及び検索されたファースト・ページアドレスを記憶するためのアドレスレジスタ４５等が設けられる。

一時レジスタ４２、コンパレータ４４及びアドレスレジスタ４５は、例えば内部コントローラ１０内のものとして構成することができ、トリミングレジスタ４３はパラメータレジスタ８ｂの一部として構成することができる。

まずブロック及びページを初期化して（ステップＳ３１）、チップ外部から書き込み電圧初期値Ｖｐｇｍ０（１）及びＶｐｇｍ０（２）を供給し、これらをそれぞれ一時レジスタ（ＴｍｐＲＥＧ）４２及びトリミングレジスタ（ＴｒｉｍＲＥＧ）４３に保持する（ステップＳ３２）。ここで、Ｖｐｇｍ初期値Ｖｐｇｍ０（１）は、設定しようとするＶｐｇｍ初期値よりも十分に低い仮の設定値であり、Ｖｐｇｍ０（２）は、書き込みやすいセルを含むファースト・ページで少なくとも１ビットの書き込みが行われるものと想定される設定値であって、Ｖｐｇｍ０（１）＜Ｖｐｇｍ０（２）とする。具体的にこれらは電圧値を決めるバイナリコード値として与えられるものとする。

レジスタ４２に保持された初期値Ｖｐｇｍ０（１）を用いて内部電圧発生回路９内のＶｐｇｍ生成回路を制御して、先頭ブロックの先頭ページに書き込みを行う（ステップＳ３３）。書き込みデータは、１ページ内の全セルのしきい値電圧を上昇させるオール“０”データとする。

書き込み結果について、ある電圧値Ｖｔｒｉｍでベリファイ読み出しを行う（ステップＳ３４）。ここでベリファイ電圧Ｖｔｒｉｍは、例えば書き込み後のしきい値分布で許容される上限値等を用いることができるが、セル間の容量結合の影響等を考慮して任意に設定できるようにしておくことが好ましい。

ベリファイ読み出しの結果、全てのビットがフェイルであるか否かを判定する（ステップＳ３５）。１ビットでもパスと判定された場合は、そのページを不良として登録して、以後トリミングの対象から外す（ステップＳ３６）。

これは、最初に与えられるＶｐｇｍ初期値Ｖｐｇｍ０（１）は十分低い値に設定されていて、セルが正常である限り一回の書き込みでＶｔｒｉｍまでは到達しないはずである、という理由による。即ちこの条件で１ビットでも書き込みが行われる場合は、異常に書き込み易いセルを含む不良ページとして扱い、これをトリミング対象から外す。

全てのビットがフェイルであることを確認した後、書き込みしきい値分布の下限値にベリファイ電圧を設定したベリファイ読み出しを行って（ステップＳ３７）、書き込み完了のセルがあるか否かを判定する（ステップＳ３８）。ここで１ビットも書き込みがパスしないということは、最初のＶｐｇｍ初期値Ｖｐｇｍ０（１）が低すぎることを意味している。

この場合は、レジスタ４２のバイナリ値（Ｖｐｇｍ初期値）をインクリメントする（ステップＳ３９）。この段階で選択ページのセルは中途半端に書かれた状態にあるので、一旦消去を行い（ステップＳ４０）、再度書き込みする（ステップＳ３３）。１ビット以上の書き込みが判定されるまで、以上のシーケンスを繰り返す。

ステップＳ３８で書き込みセルが確認されたら、一時レジスタ（ＴｍｐＲＥＧ）４２の保持するＶｐｇｍ初期値が、トリミングレジスタ（ＴｒｉｍＲＥＧ）のそれより高いか否かを比較判定する（ステップＳ４１）。“Ｎｏ”（即ちＴｍｐＲＥＧ＞ＴｒｉｍＲＥＧではない）の場合には、現にサーチしたページがファースト・ページであることを意味するから、このときの一時レジスタ４２のＶｐｇｍ初期値をトリミングレジスタ４３に転送する（ステップＳ４２）。

そして選択ページアドレスを、ファースト・ページアドレスとしてアドレスレジスタ４５に登録する（ステップＳ４３）。

ステップＳ４１の判定結果が“ＹＥＳ”即ち、ＴｍｐＲＥＧ＞ＴｒｉｍＲＥＧの場合は、現に選択されているページより書き込み速度の速いページが既に求められていて、そのＶｐｇｍ初期値がトリミングレジスタ４３に保持されていることを意味する。従ってトリミングレジスタ４３を書き換えない。

そして、最終ページか否かの判定を行い（ステップＳ４４）、最終ページでなければページアドレスをインクリメントして（ステップＳ４５）、次ページについて同様の書き込みによるファースト・ページ検索を行う。

ブロックの最終ページまで検索したら、最終ブロックか否かの判定を行い（ステップＳ４６）、最終ブロックでなければブロックアドレスをインクリメントすると共に、ページアドレスを初期化して（ステップＳ４７）、次のブロックのサーチを行う。

以上のようにして、セルアレイの全ブロックについてファースト・ページ検索を行い、チップ内の最も書き込まれやすいページとしてのファースト・ページを求めることができる。

次に上述のようにして求められたファースト・ページについて、Ｖｐｇｍ初期値のトリミングを行う。このＶｐｇｍ初期値トリミングでは、ファースト・ページが実際の書き込みにおいて、その周辺セルの書き込みの影響をどの様に受けるか、という点を考慮する。

図１１を参照してそのＶｐｇｍ初期値トリミングのシーケンスを説明する。まず、ファースト・ページの周辺セルにダミーデータ書き込みを行う（Ｓ５１）。実際にファースト・ページの書き込みが行われる場合、それより先に所定の周辺セルに書かれたデータによる容量結合の影響でファースト・ページのセルは書き込み易くなるはずである。そこでこのステップＳ５１では、ファースト・ページより先に書かれる所定範囲の周辺セルに所定のしきい値を上昇させるオール“０”データ（ダミーデータ）の書き込みを行って、ファースト・ページについて実際の書き込み時の条件に近いセル環境状態を作る。

このような状況の下で、トリミングレジスタ４３が保持するＶｐｇｍ初期値を一時レジスタ４２に転送し（ステップＳ５２）、これに基づいてファースト・ページ書き込みを行い（ステップＳ５３）、書き込みベリファイ読み出しを行う（ステップＳ５４）。

その後、所定のｍビット（例えば１ビットでも可）が書き込まれたことを確認して、Ｖｐｇｍ初期値トリミングを終了とする判定条件を用いた判定を行う（ステップＳ５５）。その書き込み確認がなされない場合には、レジスタ４２のＶｐｇｍ初期値をより高い値にインクリメントする（ステップＳ５６）。そして、中途半端に書かれたブロックを一旦消去し（ステップＳ５７）、ステップＳ５１に戻って、更新されたＶｐｇｍ初期値を用いて同様の書き込みを繰り返す。

ステップＳ５５でｍビットの書き込みが確認されたら、そのときのレジスタ４２のＶｐｇｍ初期値をトリミングレジスタ４３に転送して（ステップＳ５８）、Ｖｐｇｍ初期値トリミングを終了する。

求められたＶｐｇｍ初期値は、前述したようにテスト終了後にセルアレイのＲＯＭフューズブロックに書き込まれることになる。

なおここまでは、ファースト・ページは一つの場合を説明したが、セルアレイ内で複数のファースト・ページを検索して登録することもできる。更に、Ｖｐｇｍ初期値は、物理的な１ファースト・ページについてのみならず、例えば多値記憶方式では、上位ページや下位ページ毎に設定することもできる。

図１１における周辺セルのダミーデータ書き込みステップＳ５１について、より具体的な例を説明する。

図１３は、図５で説明した４値書き込み方式での書き込み時の選択ブロック内の書き込み順序をワード線ＷＬｉ−１〜ＷＬｉ＋２の範囲に着目して示している。

同時書き込みが行われる物理的１ページは、１ワード線と全ての偶数番ビット線により選択されるセルの集合である偶数ページ（Ｅｖｅｎ Ｐａｇｅ）と、１ワード線と全ての奇数番ビット線により選択されるセルの集合である奇数ページ（Ｏｄｄ Ｐａｇｅ）とがある。この物理的１ページの選択と、４値データの下位ページ（ＬＰ）書き込みと上位ページ（ＨＰ）書き込みとが組み合わされて、図１３に示す書き込み順序が用いられるものとする。

図１４及び図１５は、以上のワード線ＷＬｉ−１〜ＷＬｉ＋２の範囲で、各セルに着目した書き込み順序を示している。図において、四角で示すセルの下段は下位ページ、上段は上位ページであり、それぞれに書き込み順番を示している。

具体的に説明すれば、このワード線範囲では、ワード線ＷＬｉ−１の偶数ページに対する下位ページ書き込みが最初（１番）であり、次に同じワード線ＷＬｉ−１の奇数ページに対する下位ページ書き込み（２番）が行われ、次に隣のワード線ＷＬｉの偶数ページの下位ページ書き込み（３番）、次に同じワード線ＷＬｉの奇数ページの下位ページ書き込み（４番）が行われる。次にワード線ＷＬｉ−１に戻って偶数ページの上位ページ書き込み（５番）が行われ、次に同じワード線ＷＬｉ−１の奇数ページの上位ページ書き込み（６番）が行われる。次にワード線ＷＬｉ＋１に飛んで、偶数ページの下位ページ書き込み（７番）が行われ、次に同じワード線の奇数ページの下位ページ書き込み（８番）が行われる。

この様な多値データ書き込み順序そのものが、隣接セル間の容量結合の影響を低減する好ましい書き込み法として提案されている。

図１４では、ワード線ＷＬｉの偶数ページ（３番）或いは奇数ページ（４番）がファースト・ページであるとして、その下位ページ書き込みに際して、それより先に書き込みが行われる周辺の下位ページセルデータがファースト・ページのセルの書き込み易さに影響を与えることを矢印で示している。

従って、ワード線ＷＬｉの偶数ページの下位ページ（３番）に着目すると、図１１のステップＳ５１での周辺セルへのダミーデータ書き込みとして、ファースト・ページより先に書き込みが行われるワード線ＷＬｉ−１の偶数ページ（１番）及び奇数ページ（２番）のセルしきい値を下位ページデータ状態“Ａ”のしきい値状態まで上昇させるオール“０”書き込みを行う。これにより、ファースト・ページについてのＶｐｇｍトリミングに際して、そのファースト・ページを実際にデータ書き込みが行われる場合と同様の書き込み易さの状態に設定することができる。

ファースト・ページがワード線ＷＬｉの奇数ページであってその下位ページ書き込み（４番）に着目した場合には、これより先に選択されるワード線ＷＬｉ−１の偶数ページ（１番）及び同奇数ページ（２番）及びワード線ＷＬｉの偶数ページ（３番）のセルしきい値を下位ページデータ状態“Ａ”に上昇させるダミーデータ書き込み（オール“０”書き込み）を行う。

図１５では、ファースト・ページがワード線ＷＬｉの偶数ページ或いは奇数ページであり、これらの上位ページ書き込み（９番）及び（１０番）について、これより先に書き込みが行われる周辺の上位ページセルデータがファースト・ページのセルの書き込み易さに影響を与えることを矢印で示している。

ワード線ＷＬｉの偶数ページの上位ページ書き込み（９番）に着目すると、図１１のステップＳ５１における周辺セルへのダミーデータ書き込みとしては、ワード線ＷＬｉの上位ページより先に選択されるワード線ＷＬｉ−１の偶数ページの上位ページ（５番）及び同奇数ページの上位ページ（６番）対応の、例えばデータ状態“Ｃ”を得るオール“０”書き込みを行う。

ワード線ＷＬｉの奇数ページの上位ページ書き込み（１０番）に着目した場合には、それより先に選択されるワード線ＷＬｉ−１の偶数ページの上位ページ（５番）、同奇数ページの上位ページ（６番）及びワード線ＷＬｉの偶数ページの上位ページ（９番）対応のオール“０”書き込みを行う。

この様にして、実際のデータ書き込み時のセル間の干渉を考慮してＶｐｇｍ初期値をトリミングすることにより、許容される最大ループ数を抑えた高速書き込みが可能となりかつ、狭いデータしきい値分布を実現することができる。

またこの実施の形態によると、予めファースト・ページ検索を行って、そのページについてのみＶｐｇｍ初期値のトリミングを行うから、全ページについてＶｐｇｍ初期値のトリミングを行う方式に比べて、テスト時間の短縮及びテストコストの削減が図られる。

なお、ファースト・ページ検索は、上記実施の形態ではＶｐｇｍ初期値のトリミングのための手段として利用しているが、他の用途にも適用可能である。例えば、ウェハ段階でのテストモードに限らず、フラッシュメモリ製品化後に、セルアレイ内の書き込み速度チェックを行うためのテストモードとして利用することもできる。

一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロックを示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 同フラッシュメモリのロウデコーダの構成を示す図である。 同フラッシュメモリのセンスアンプ回路の構成を示す図である。 同フラッシュメモリの４値データしきい値分布を示す図である。 同フラッシュメモリの下位ページ書き込みシーケンスを示す図である。 同フラッシュメモリの上位ページ書き込みシーケンスを示す図である。 同フラッシュメモリの書き込み電圧パルスを示す図である。 同フラッシュメモリのウェハテストのシーケンスを示す図である。 同ウェハテストにおけるファースト・ページ検索シーケンス（前半）を示す図である。 同じくファースト・ページ検索シーケンス（後半）を示す図である。 同ウェハテストにおけるＶｐｇｍ初期値トリミングのシーケンスを示す図である。 Ｖｐｇｍ初期値トリミングに係わる回路要素を示す図である。 図５に示した４値書き込み方式での書き込みページ選択の順序の一例を示す図である。 ワード線ＷＬｉの下位ページ書き込み時のその後選択される周辺セルの影響を示す図である。 ワード線ＷＬｉの上位ページ書き込み時のその後選択される周辺セルの影響を示す図である。

符号の説明

１…メモリセルアレイ、１ａ…ＲＯＭフューズブロック、２…センスアンプ回路、３…ロウデコーダ、４…カラムデコーダ、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…アドレス一致検出回路、８ａ…不良アドレスレジスタ、８ｂ…パラメータレジスタ、９…内部電圧発生回路、１０…内部コントローラ、１１…電源オン検出回路、１２…ステータスレジスタ、１４…データバス、２０…外部メモリコントローラ、４２…一時レジスタ、４３…トリミングレジスタ、４４…コンパレータ、４５…アドレスレジスタ。

Claims (5)

1. 電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する半導体記憶装置において、
   前記メモリセルアレイ内の書き込み速度の速いページを検索するページ検索シーケンスを含むテストモードを有する
   ことを特徴とする半導体記憶装置。
2. 電気的書き換え可能な不揮発性メモリセルを配列したメモリセルアレイを有する半導体記憶装置において、
   前記メモリセルアレイ内の書き込み速度の速いページを検索するページ検索シーケンス及び、求められた書き込み速度の速いページについて、書き込みを実行して最適の書き込み電圧初期値を求める電圧トリミングシーケンスを有するテストモードを有する
   ことを特徴とする半導体記憶装置。
3. 前記電圧トリミングシーケンスは、書き込み速度の速いページのセルに対する周辺セルデータ書き込みの影響を反映させるべく、所定範囲の周辺セルに対してダミーデータを書き込んだ後に、前記書き込み速度の速いページの書き込みを実行して書き込み電圧初期値を求めるものである
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルアレイは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成されている
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルアレイは、多値データ記憶を行う
   ことを特徴とする請求項１記載の半導体記憶装置。

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