JP4040232B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に不良セル救済のため冗長回路方式を採用したＥＥＰＲＯＭにおける書き込みデータを保持するラッチ回路のリセット状態の制御方式に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型ＥＥＰＲＯＭでは通常、ページ単位（例えば、５１２バイト）を同時に読み出してシリアル出力し、また１ページ分のデータをシリアル入力した後、ページ単位でデータ書き込みを行う。このため、１ページ分の書き換え／読み出し回路が設けられ、各書き換え／読み出し回路内にラッチ回路が設けられる。ラッチ回路は、書き込み動作時は書き込みデータを一時保持し、読み出し動作時はページ単位でメモリセルアレイから読み出されたデータをシリアルにＩ／Ｏ端子に読み出すまで一時保持する。
【０００３】
またＥＥＰＲＯＭにおいては、ＤＲＡＭ、ＳＲＡＭ等の他の大規模半導体メモリと同様に、メモリセルアレイに対して冗長セルアレイを配置しておき、欠陥による不良ロウや不良カラムを冗長セルアレイで置換する冗長回路方式が一般に用いられている。不良アドレスの置換は、フューズを用いた不良アドレス記憶回路をプログラミングすることにより制御される。例えば不良カラムに対して読み出しや書き込みがあった場合、不良アドレス記憶回路によって、不良カラムに代わって冗長カラムに対して読み出し又は書き込みが行われる。
【０００４】
この冗長回路方式を採用した場合、不良カラムは本来動作する必要がないため、そのビット線はフローティングにすることが望ましい。しかし、実際には、書き換え／読み出し回路がビット線のピッチの整数倍で決まる狭い領域に組み込まれるため、面積の制約から、不良ビット線を切り離したり、不良カラムの書き換え／読み出し回路だけを非活性状態にすることは難しい。このため、不良カラム部においても、正常なカラム部と同様に動作させているのが現状である。この場合、不良カラムに起因してチップの動作に悪影響のないように配慮することが必要になる。この点を以下に、書き込み方式との関係で具体的に説明する。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは例えば、メモリセルの浮遊ゲートに電子を注入したしきい値電圧が正の状態を０”データ状態とし、メモリセルの浮遊ゲートの電子が放出されたしきい値電圧が負の状態を“１”データ状態と定義する。データ書き込みの前には、ブロック単位のデータ消去が行われる。データ消去後のデータ書き込み動作では、ビット線に“０”データ，“１”データ（書き込み禁止）に応じて書き換え／読み出し回路内のラッチ回路から“Ｌ”，“Ｈ”が与えられ、これによりＮＡＮＤセルユニットのチャネルが充電される。その後、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを与えることにより、“０”データが与えられた選択メモリセルでは０Ｖのチャネルから電子注入が生じ、“１”データが与えられた非選択メモリセルではチャネルが中間電圧になることから電子注入が生ぜず、“１”状態を保持することになる。
【０００６】
上の書き込み動作において、“１”データが与えられるビット線に接続されるＮＡＮＤセルユニットのチャネルを中間電圧に設定するには、二つの手法がある。
第１の方法は、書き換え／読み出し回路からビット線に転送する“Ｈ”レベル電圧を昇圧回路で昇圧された８Ｖ程度の中間電圧として、これをそのままＮＡＮＤセルユニットのチャネルまで転送する方法である。この場合、８Ｖを転送する経路上のＮＭＯＳトランジスタのゲート、ＮＡＮＤセルユニットの選択ゲート線、及び非選択ワード線には８Ｖ以上の昇圧電圧を与えることが必要になる。
第２の方法は、ビット線に与える“Ｈ”レベル電圧を電源電圧ＶＣＣとして、ＮＡＮＤセルユニットの選択ゲート線にもＶＣＣを与えてＮＡＮＤセルユニットのチャネルをＶＣＣ−Ｖｔｈにプリチャージした後、選択ゲートトランジスタがオフすることにより、チャネルをフローティング状態に設定する方式である。非選択ワード線には書き込み電圧と電源電圧の中間にあるパス電圧が与えられる。この方式は、セルフブースト方式と呼ばれ、非選択メモリセルでは制御ゲートからの容量結合によりチャネル電位が８Ｖ程度まで上昇することを利用して、電子注入（即ち、“０”書き込み）を防止する。
【０００７】
上述のような書き込み動作との関係で、冗長カラムに置き換えられた不良カラムでの振る舞いを説明すると、次のようになる。
まず、ビット線が接地電位ＶＳＳにショートした不良カラムの場合、図２０（ａ）に示すように、書き換え／読み出し回路１から“Ｈ”レベルをビット線ＢＬに転送する場合、抵抗を介してリーク電流が流れ続ける。一方、ビット線がＶＤＤその他の中間電圧にショートした不良カラムでは、図２０（ｂ）に示すように、書き換え／読み出し回路１から“Ｌ”レベルをビット線に転送する場合に、ＶＤＤから書き換え／読み出し回路１に抵抗を介して電流が流れ続ける。
データ書き込み時、前述のように、書き換え／読み出し回路からビット線にデータを転送する際には、１ページ分の全ビット線（約４０００本）を同時に充電することになるため、上記のリーク電流があると、より大きな電力を消費することになる。
【０００８】
また、前述した第１の方法で昇圧電圧をビット線に転送する場合には、不良カラムがＶＳＳショートのとき、転送する昇圧電圧が大きく低下する可能性がある。昇圧電源は電流供給能力が低く、高インピーダンス電源である為、大きな負荷電流が流れると出力電圧が大きく低下するからである。この対策としては、書き込み前にビット線リークを調べる読み出し動作（疑似読み出し動作）を行い、その結果をラッチしてこれを書き換え／読み出し回路のリセットに利用する方法が用いられている。
【０００９】
即ち、書き込み前の消去により選択されたＮＡＮＤブロックのメモリセルは全て“１”データ状態にあるから、このブロックについてメモリセルを全非選択状態にして読み出しを行うと、正常なビット線と、ＶＤＤショートの不良カラムのビット線は、ビット線のプリチャージ電位が低下せず、センスすると“Ｈ”が読み出され、書き換え／読み出し回路のラッチ回路は、“Ｈ”状態（“１”データ状態）にリセットされる。一方、ＶＳＳシートのビット線では、プリチャージ電位がリークにより放電されるため、センスすると“Ｌ”が読み出され、書き換え／読み出し回路のラッチ回路は、“Ｌ”状態（“０”データ状態）にリセットされる。
【００１０】
この様に疑似読み出しによって、不良のモードに応じてラッチ回路のリセット状態を変えると、上述したリーク電流を低減することができる。即ち書き込み動作が始まって書き換え／読み出し回路から書き込みデータをビット線に転送する際、ＶＳＳショートのビット線では“Ｌ”が、ＶＤＤショートのビット線では“Ｈ”が転送されることになるため、図２０（ａ）（ｂ）で説明した不良カラムでのリーク電流はなくなる。
しかしながら、書き込み動作の前にこの様な疑似読み出しによるラッチ回路リセット動作を入れるには、数μｓｅｃオーダーの読み出し時間が余分にかかることになり、高速のデータ書き換えを難しくする。
【００１１】
一方、前述した第２の方法（セルフブースト）を用いる場合には、“１”データの“Ｈ”レベルが外部供給電源電圧ＶＣＣ（或いはその降圧電源電圧ＶＤＤ）が書き換え／読み出し回路を介してビット線に供給されるため、ＶＳＳショートの不良カラムでの電圧低下は、第１の方法の場合に比べて小さい。そこで、書き込みデータを書き換え／読み出し回路のラッチ回路にシリアルにロードする前に、不良カラムを含む全ラッチ回路を“１”データ側にリセットすることが行われる。しかし、全てのビット線に書き込みデータを転送する場合には非常に大きな電流が書き換え／読み出し回路の電源から供給されるため、無駄なリーク電流を更に低減することが好ましい。全ラッチ回路を“１”データ側にリセットするのは、ページデータの中で“０”書き込みデータが含まれる範囲までのデータである。
【００１２】
具体的に上述の“Ｈ”リセットを行ったときの、引き続く書き込み動作でのリーク電流の様子を示すと、図２１のようになる。なお具体的な書き込み動作では、所定パルス幅の順次ステップアップされる書き込みパルス電圧を印加する動作とベリファイ読み出し動作を繰り返す。
【００１３】
図２１（ａ）は、書き込みの第１ループでの不良カラムの様子である。全ての書き換え／読み出し回路１は、ビット線側ノードが“Ｈ”に初期化され、不良カラムではデータロードでは冗長セル置換により選択されないからそのまま“Ｈ”にリセットされている。この状態では、ＶＳＳショートの不良カラムでは、図示のような書き換え／読み出し回路１からリーク電流が流れる。ＶＤＤショートの不良カラムでは、書き換え／読み出し回路１からリーク電流は流れない。この状態で選択ワード線に書き込み電圧を印加して、１回目の書き込みが行われる。
【００１４】
図２１（ｂ）は、第１ループの書き込みパルス印加動作後のベリファイ読み出し動作での不良カラムの様子である。書き換え／読み出し回路１のノードは、ＶＳＳショートの不良カラムでは放電により“Ｌ”、ＶＤＤショートの不良カラムでは充電により“Ｈ”になるが、ビット線センス後のセンスノードの再充電が行われる結果、書き換え／読み出し回路１のノードは、ＶＳＳショート、ＶＤＤショートに拘わらず、再度“Ｈ”状態にリセットされる。
【００１５】
図２１（ｃ）は、書き込みの第２ループでの不良カラムの様子である。図２１（ｂ）のベリファイ読み出しの機能により、ＶＳＳショートの不良カラムでは、再び図示のような書き換え／読み出し回路１からのリーク電流が流れる。結局、ＶＳＳショートの不良カラムでは書き込みサイクル毎にリーク電流が流れることが避けられない。
【００１６】
【発明が解決しようとする課題】
以上のように従来の冗長回路方式のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、不良カラムでのリーク電流を低減するために、書き換え／読み出し回路をリセットすることが行われる。しかし、疑似読み出し動作により書き換え／読み出し回路をビット線リーク状態に応じてリセットする方式では、高速のデータ書き換えが難しくなり、また書き換え／読み出し回路を全て“Ｈ”状態にリセットする方式では、リーク電流低減の効果が十分ではない、という問題がある。
【００１７】
この発明は、高速性能を損なうことなく、不良セルアレイでのリーク電流をより効果的に低減することを可能とした書き換え／読み出し回路のリセット方式を採用したＥＥＰＲＯＭを提供することを目的としている。
【００１８】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路とを有し、前記書き換え／読み出し回路は、前記メモリセルアレイのビット線に第１の転送スイッチ素子を介して接続されるセンスノードと、このセンスノードを選択的に前記ラッチ回路のデータ保持ノードに接続するための第２の転送スイッチ素子と、前記データ保持ノードに第３の転送スイッチ素子を介して接続されて前記データ保持ノードのデータを転送して一時記憶するための一時記憶ノードと、この一時記憶ノードの電位により制御されて各カラムに共通に配設された共通信号線を選択的に前記センスノードに接続するための第４の転送スイッチ素子とを有することを特徴とする。
【００１９】
この発明において、データ書き換え／読み出し回路は、例えば（ａ）データ書き込みに際して、書き込むべきデータをロードする前に、正常カラムでは前記メモリセルアレイ側のデータ保持ノードが“Ｈ”レベルに、不良カラムでは“Ｌ”レベルにそれぞれ同時にリセットされるか或いは、（ｂ）データ書き込みに際して、書き込むべきデータをロードした後に、不良カラムについてのみ前記メモリセルアレイ側のデータ保持ノードが“Ｌ”レベルにリセットされるものとする。
【００２０】
この発明によると、ＥＥＰＲＯＭにおいて、各カラムの書き換え／読み出し回路に対応してスイッチ回路が設けられた場合に、その導通状態に応じて書き換え／読み出し回路のラッチ回路をリセットすることによって、書き込み動作において書き換え／読み出し回路からメモリセルアレイに流れ込むリーク電流を低減することが可能になる。
【００２１】
この発明に係る不揮発性半導体記憶装置は、更に、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路とを有し、前記各不良カラム非検出スイッチ回路は、一端が前記一括判定信号線に共通接続され、他端がそれぞれ電源スイッチ素子を介して電源に接続され、前記各書き換え／読み出し回路のデータを保持するデータ保持ノードに選択的に接続される各カラムに共通に配設された共通信号線が各カラムの前記電源スイッチ素子の制御端子に接続され、前記リセット制御回路は、出力ノードが前記共通信号線に接続され、前記電源スイッチ素子と不良カラム非検出スイッチ回路の接続ノードの電位により出力が制御されるスイッチ素子を有することを特徴とする。
【００２２】
この発明によると、冗長回路方式を採用したＥＥＰＲＯＭであって、各カラムに、ベリファイ読み出し動作の一括判定のための不良カラム非検出スイッチ回路がある場合に、このスイッチ回路の状態に応じて、書き換え／読み出し回路のラッチ回路のリセット状態を制御することにより、書き込み動作において書き換え／読み出し回路からメモリセルアレイに流れ込むリーク電流を低減することが可能になる。
【００２４】
前記データ保持ノードには、例えば前記一時記憶ノードを介して所定電位にプリチャージすることができるが、これとは別に、データ保持ノードに直接接続されるプリチャージ回路を設けてもよい。
【００２５】
またこの発明において、例えば、前記各不良カラム非検出スイッチ回路は、一端が前記一括判定信号線に共通接続され、他端がそれぞれ電源スイッチ素子を介して電源に接続され、前記各書き換え／読み出し回路のデータを保持するデータ保持ノードに選択的に接続される各カラムに共通に配設された共通信号線が各カラムの前記電源スイッチ素子の制御端子に接続されているものとする。
【００２６】
更にこの発明において、好ましくは、前記リセット制御回路は、出力ノードが前記共通信号線に接続され、前記電源スイッチ素子と不良カラム非検出スイッチ回路の接続ノードの電位により活性、非活性が制御されるクロックト・インバータを有するものとする。
【００２７】
更にこの発明において、不良カラム非検出スイッチ回路としては、不良カラムで溶断されるフューズが用いられる。或いは不良カラム非検出スイッチ回路は、ＭＯＳトランジスタと、このＭＯＳトランジスタのオンオフを制御するためのデータがプログラムされたＲＯＭ回路とを備えて構成することもできる。
【００２８】
この発明において好ましくは、メモリセルアレイは、ＮＡＮＤセルユニットが配列されたＮＡＮＤ型ＥＥＰＲＯＭセルアレイである。この場合、ＮＡＮＤ型ＥＥＰＲＯＭセルアレイの１ワード線により選択される範囲が１ページであって、書き換え／読み出し回路は、１ページ分のメモリセル数だけ設けられて、ページ単位のデータ書き込み及び読み出しに供されるページバッファを構成する。
【００２９】
この発明はまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべき複数ビット分のデータをそれぞれ一時保持するラッチ回路を備えたページバッファと、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路とを備え、前記ページバッファは、データ書き込み動作の前に、（ａ）全てのラッチ回路のデータ保持ノードが第１論理レベルに初期リセットされ、（ｂ）複数ビット分の書き込むべきデータが供給されることにより、前記各ラッチ回路のデータ保持ノードが選択的に第１論理レベルから第２論理レベルに設定され、且つ（ｃ）前記不良救済回路の作用によりデータが供給されない不良箇所のラッチ回路についてそのデータ保持ノードが第１論理レベルから第２論理レベルに再リセットされることを特徴とする。
【００３０】
ここで、不良個所のラッチ回路の再リセットは、例えば書き込むべきデータがページバッファにロードされる前のアドレス入力時に行う。この様にすると、不良個所でのリーク低減のためのラッチ回路を再リセットする動作がそのための専用の時間を必要とせず、従って高速性能を損なうことなく、リーク低減を図ることが可能になる。
或いは、不良個所のラッチ回路の再リセットは、書き込むべきデータがページバッファにロードされた後、書き込み動作の前に不良個所のみデータを反転させる形で行うようにしてもよい。この様にすると、内部昇圧回路の出力が既に安定化した後の再リセット動作になるため、確実に再リセットが行われる。
【００３１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。メモリセルアレイ１１は、図２に示すように、複数個（図の例では１６個）のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１．ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００３２】
一本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。カラム方向には、一つのＮＡＮＤセルユニットＮＵの範囲でデータ消去の単位である１ブロックとなる。
メモリセルアレイ１１には、カラム、ロウ方向にそれぞれ隣接して、不良救済のための冗長カラムセルアレイ１２ａおよび冗長ロウセルアレイ１２ｂが設けられる。書き換え／読み出し回路１３は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）兼ラッチ回路（ＤＬ）を含み、通常ページバッファと呼ばれる。
【００３３】
メモリセルアレイ１１のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１５及びカラムデコーダ１４が設けられている。制御回路１６により制御される高電圧発生回路２５は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００３４】
入出力バッファ１７は、データの入出力及びアドレス信号の入力に用いられる。即ち、入出力バッファ１７を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ８とデータ書き換え／読み出し回路１３の間でデータの転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１５及びカラムデコーダ１４に送られる。
【００３５】
Ｉ／Ｏ端子からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１９に保持され、これにより制御回路１６が制御される。制御回路１６は、データ書き込み、読み出し、消去の制御を行う。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路２０に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ１７でのデータラッチ、転送等の制御に用いられ、また制御回路１６に送られて、動作制御が行われる。
【００３６】
状態レジスタ２１は、チップが書き込み、読み出し、消去のどの状態にあるかを保持するもので、入力されたコマンドに応じて制御回路１６により状態設定されて、動作ロジックコントロール回路２０を制御する。レディ／ビジーレジスタ２２は、チップがレディ状態にあるか、ビジー状態にあるかを外部に知らせる。
【００３７】
フューズ回路２３は、不良アドレス記憶回路であり、ウェハテストの結果に基づいて不良のロウ、カラムアドレスがプログラミングされる。そして、入力されるアドレスが不良アドレスであるか否かが比較回路２４により検知され、入力されたアドレスが不良アドレスである場合には、冗長セルに置き換えるべく、ロウデコーダ１５，カラムデコーダ１４が制御される。
【００３８】
図３は、書き換え／読み出し回路１３の構成を１ビット線について示している。同様の回路が各ビット線毎に設けられる。書き換え／読み出し回路１３の要部は、読み出し時のセンスデータ及び書き込み時の書き込みデータを保持するラッチ回路３１である。ラッチ回路３１は、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。メモリセルアレイ１１のビット線ＢＬは、転送スイッチ素子であるＮＭＯＳトランジスタＱＮ１，ＱＮ２を介してセンスノードＮＳに接続され、センスノードＮＳは転送スイッチ素子であるＮＭＯＳトランジスタＱＮ４を介してラッチ回路３１のデータ保持ノードＮに接続されている。センスノードＮＳには、プリチャージ用ＮＭＯＳトランジスタＱＮ３が設けられている。
【００３９】
ラッチ回路３１のビット線側ノードＮ及び反対側のノードはそれぞれ、カラム選択信号ＣＳＬにより制御されるカラムゲートＮＭＯＳトランジスタＱＮ９，ＱＮ１０を介して、データバッファ１７につながるデータ線Ｉｏｉ，Ｉｏｉｂに接続されている。ノードＮには、これをＶＤＤに充電するためのプリチャージ用ＰＭＯＳトランジスタＱＰが接続されている。ノードＮは、転送スイッチ素子であるＮＭＯＳトランジスタＱＮ８を介してノードＮのデータを一時記憶するための記憶ノードＮＣに接続されている。この記憶ノードＮＣには、ＶＤＤをプリチャージするためのＮＭＯＳトランジスタＱＮ７も接続されている。ノードＮＣにはレベル保持のためのキャパシタＣｂが接続されている。キャパシタＣｂの一端は、必要に応じてノードＮＣを昇圧するＢＯＯＴ端子としているが、通常ＢＯＯＴ端子は接地状態とされる。
【００４０】
図３の共通信号線ＣＯＭｉは、１バイト分の書き換え／読み出し回路１３に共通に配設されるものである。共通信号線ＣＯＭｉは、ノードＮＣにより制御される転送スイッチ素子であるＮＭＯＳトランジスタＱＮ６と、制御信号ＲＧｊにより制御される転送スイッチ素子であるＮＭＯＳトランジスタＱＮ５を介して、センスノードＮＳに接続されている。この共通信号線ＣＯＭｉは、ＶＤＤ電源線として、また書き込み・消去のベリファイ動作においてはパス／フェイル判定を行うための信号線として用いられる。
【００４１】
この実施の形態において、メモリセルのしきい値分布は、図４に示すように、“１”データセルではしきい値電圧が負、“０”データセルではしきい値電圧が正のそれぞれ所定範囲に入るように制御される。このとき、書き換え／読み出し回路１３には、書き込むべきデータがロードされて、ラッチ回路３１のノードＮが、“１”データ書き込み（即ち書き込み禁止）のカラムでは“Ｈ”レベルに、“０”データ書き込みのカラムでは“Ｌ”レベルに設定される。これらのノードＮのレベルが書き込み動作時、トランジスタＱＮ１，ＱＮ２，ＱＮ４を介してビット線ＢＬに転送される。また読み出し動作時は、プリチャージされたセンスノードＮＳがトランジスタＱＮ１，ＱＮ２を介してビット線に接続され、選択メモリセルのデータに応じてセンスノードＮＳが“Ｌ”又は“Ｈ”となり、これがラッチ回路３１に転送されて、カラムゲートトランジスタＱＮ９，ＱＮ１０を介してデータ線Ｉｏｉ，Ｉｏｉｂに取り出されることになる。
【００４２】
書き込み時、選択ワード線に対して書き込み電圧パルスＶｐｇｍの波形は、図５のようになる。各書き込みループＬｏｏｐの書き込み時間とベリファイ時間は予め定められ、書き込みパルス電圧Ｖｐｇｍは低い電圧からスタートして、書き込みループ毎にΔＶｐｇｍずつ高くなる電圧が用いられる。
【００４３】
図６及び図７は、それぞれ“０”データ書き込みと“１”書き込みの場合の主要部の電位関係を示している。データ書き込みに際してはまず、書き換え／読み出し回路１３のラッチ回路３１は、ノードＮが“Ｈ”の状態に初期化される。そして、１ページ分の“０”データ及び“１”データ（即ち書き込み禁止）がそれぞれ、対応する書き換え／読み出し回路１３のラッチ回路３１のノードＮに“Ｌ”，“Ｈ”としてロードされる。このノードＮの“Ｌ”，“Ｈ”はビット線ＢＬに転送されて、ＮＡＮＤセルユニットのチャネルに転送された後、選択ワード線に１５Ｖから２０Ｖ程度の書き込み電圧Ｖｐｇｍを印加する書き込みパルス印加動作が行われる。書き込みパルス印加動作の間、ノードＮの電位はそのまま保持される。
【００４４】
ベリファイ読み出し動作が開始されると、プリチャージ用ＮＭＯＳトランジスタＱＮ３からＱＮ１，ＱＮ２を介したビット線プリチャージの後、選択ワード線にベリファイ電圧０．５Ｖを印加し、ビット線を所定の時間放電した後に、ビット線の電位がセンスされる。より具体的には、ビット線プリチャージの後、ノードＮの電位“Ｌ”又は“Ｈ”は、制御信号ＴＲＡＮ２を“Ｈ”とすることによりＭＯＳトランジスタＱＮ８を介してノードＮＣに転送され、その後ラッチ回路３１を非活性状態としてビット線センス動作が行われる。このとき、ノードＮＣの“Ｈ”，“Ｌ”は、共通信号線ＣＯＭｉをセンスノードＮＳに接続するためＮＭＯＳトランジスタＱＮ６のオンオフを決定する。
【００４５】
ノードＮＣに書き込みデータを保持する理由は、具体的に説明すれば、次の通りである。“１”データ書き込みのカラムでは、ビット線データセンスの結果に拘わらず、ラッチ回路３１が再び“Ｈ”を保持する必要がある。このために、ノードＮＣに保持する“Ｈ”レベルにより、共通信号線ＣＯＭｉによるセンスノードＮＳの充電経路のＮＭＯＳトランジスタＱＮ６をオンにする。これにより、強制的にセンスノードＮＣを“Ｈ”レベルに充電する。一方、“０”データ書き込みのカラムでは、書き込みベリファイ読み出しによるセンスノードＮＳの“Ｌ”（Ｆａｉｌ），“Ｈ”（Ｐａｓｓ）に応じて、ラッチ回路３１のデータを“Ｌ”，“Ｈ”にする必要がある。そのために、ＮＭＯＳトランジスタＱＮ６はオフに保つ必要があるが、これはノードＮの“０”データ（＝“Ｌ”）をノードＮＣに記憶させることにより可能になる。
【００４６】
図６に示すように、“０”書き込みが十分であれば、センスノードＮＳは“Ｈ”となり、“０”書き込み不十分の場合はセンスノードＮＳは“Ｌ”となり、このセンス結果がラッチ回路３１に転送されてラッチされる。即ち、“０”書き込みがなされた場合に、ラッチ回路３１の保持データは反転され、書き込み不十分の場合には再度“Ｌ”を保持することになる。
“１”書き込み側では、ビット線センスの結果に拘わらず、共通信号線ＣＯＭｉからのセンスノードＮＳの再充電が行われ、ラッチ回路３１のノードＮは“Ｈ”をラッチする（図７）。これらのラッチ回路３１の状態は、後に詳細を説明するように、共通信号線ＣＯＭｉにより検知されてベリファイ判定に供される。
【００４７】
図８は、書き換え／読み出し回路１３のベリファイ読み出しデータのラッチ状態に基づいて、１ページ分の一括検知によりベリファイ判定を行う部分の構成を示している。図示のように各カラムの１バイト分の書き換え／読み出し回路１３に共通に、カラムデコード回路の出力線であるカラム選択線ＣＳＬと平行に共通信号線ＣＯＭｉが設けられる。この共通信号線ＣＯＭｉの端部は、電源スイッチ素子としてのＰＭＯＳトランジスタＱＰｉのゲートに接続されている。ＰＭＯＳトランジスタＱＰｉのソースは電源ＶＤＤに接続され、ドレインはそれぞれフューズＦを介して、一致検知信号線ＬＳＥＮに接続されている。フューズＦは、不良カラムの不定データによりベリファイ読み出しが終了しなくなるのを防止するための、即ちベリファイ判定に不良カラムを参加させないための不良カラム非検出スイッチである。一致検知信号線ＬＳＥＮは、プリチャージ用ＮＭＯＳトランジスタＱＮ１１を介して接地ＶＳＳに接続されている。不良カラム（図８の例ではカラムＣｏｌｕｍｎ２）のフューズは切断され、これにより一致検知信号線ＬＳＥＮＬへの充電経路が切断される。
【００４８】
図８の構成において特徴的な点は、各カラムに、共通信号線ＣＯＭｉをプリチャージする機能を含んで、書き換え／読み出し回路１３のラッチ回路３１のリセット状態を制御するためのリセット制御回路８１が設けられていることである。従来このリセット制御回路８１の部分には、共通信号線ＣＯＭｉに対するプリチャージ回路のみが設けられていた。この実施の形態ではこのリセット制御回路８１により、不良カラムと正常カラムとを区別して、フューズＦの切断、非切断の状態に応じて書き換え／読み出し回路１３のリセット状態を制御し、書き換え／読み出し回路１３での無用なリークを低減する。その詳細は後述する。
【００４９】
図９は、リセット制御回路８１の具体的構成を示している。ここではＣｏｌｕｍｎ１，Ｃｏｌｕｍｎ２の２カラムについてのみ示すが、全て同じである。リセット制御回路８１は、クロックト・インバータ９１を主体として構成されている。クロックト・インバータ９１のＰＭＯＳトランジスタＱＰ８１とＮＭＯＳトランジスタＱＮ８１のゲートは、フューズＦの端子ＦＵｉにより制御される。出力段のＰＭＯＳトランジスタＱＰ８２とＮＭＯＳトランジスタＱＮ８２はそれぞれ、プリチャージ用制御信号ＣＯＭＰＲＥ，セット信号ＳＥＴによりゲートが制御され、その共通ドレインである出力端子が共通信号線ＣＯＭｉに接続されている。共通信号線ＣＯＭｉをリセットするためのリセット用ＮＭＯＳトランジスタＱＮ８３も設けられている。
【００５０】
５１２バイトの一括書き込みにおいて、個々の書き換え／読み出し回路は、ビット毎のベリファイに対応している。前述のように、“０”書き込みの書き換え／読み出し回路１３では、図５に示した書き込みサイクルの中で、ベリファイ読み出しの結果、書き込み不十分の間は、ノードＮが“Ｌ”レベル、書き込みが終了するとノードＮが“Ｈ”になる（図６参照）。一方、“１”書き込みの書き換え／読み出し回路１３では、図７に示すように、ベリファイ読み出しのビット線電位センスの結果を無視して、強制的に“Ｈ”をラッチする制御が行われる。
【００５１】
このとき、５１２バイトのデータ書き込みのパス／フェイルの一括判定は、共通信号線ＣＯＭｉと一括検知線ＬＳＥＮを用いて、基本的に従来と同様に行われる。即ち、ベリファイ読み出し後に、或いは書き込み動作中に、図１０のタイミングで一括検知が行われる。時刻Ｔ０までに、書き換え／読み出し回路１３のノードＮＣは予め制御信号Ｖ２を“Ｈ”としてＶＤＤにプリチャージされる。またベリファイ制御信号ＶＥＲＩＦＹを“Ｌ”にして、一括検知信号線ＬＳＥＮを“Ｌ”にプリチャージし、時刻Ｔ１で制御信号ＶＥＲＩＦＹを“Ｈ”にして一括判定信号線ＬＳＥＮをフローティングにする。またその間、リセット制御回路８１においてプリチャージ制御信号ＣＯＭＰＲＥを“Ｌ”とすると、ＰＭＯＳトランジスタＱＰ８１，ＱＰ８２を介して共通信号線ＣＯＭｉがＶＤＤにプリチャージされる。
【００５２】
一括判定信号線ＬＳＥＮをフローティングにすると同時に、制御信号ＣＯＭＰＲＥを“Ｈ”にして共通信号線ＣＯＭｉを“Ｈ”レベルのフローティングとし、時刻Ｔ２から共通信号線ＣＯＭｉをラッチ回路３１に接続するための制御信号ＲＧｊを順次“Ｈ”にする。図１０では、図８における正常なカラムＣｏｌｕｍｎ１と不良カラムＣｏｌｕｍｎ２の共通信号線ＣＯＭ１，ＣＯＭ２の変化の様子を示している。Ｃｏｌｕｍｎ１の最初の書き換え／読み出し回路１３のノードＮが“Ｈ”（パス）であれば、最初の制御信号ＲＧ１＝“Ｈ”により、共通信号信号線ＣＯＭ１は放電せず、“Ｈ”を保つ。Ｃｏｌｕｍｎ１の次の書き換え／読み出し回路のノードＮが“Ｌ”（フェイル）であるとすると、時刻Ｔ３で制御信号ＲＧ２が“Ｈ”になることにより、Ｃｏｌｕｍｎ１の共通信号線ＣＯＭ１は放電されて、“Ｌ”になる。この共通信号線ＣＯＭ１の電位変化により、Ｃｏｌｕｍｎ１ではＰＭＯＳトランジスタＱＰ１がオンとなり、フューズＦを介して一致検知信号線ＬＳＥＮが“Ｈ”（＝ＶＤＤ）に充電される。これは、Ｃｏｌｕｍｎ１の書き込みが未完了であることを示す。
【００５３】
制御信号ＲＧｉの全てを入力した後にも共通信号線ＣＯＭ１が放電されず“Ｈ”を保持すれば、一括判定信号線ＬＳＥＮの充電はない。従って全カラムで共通信号線ＣＯＭｉが“Ｈ”を保持すれば、一括判定信号線ＬＳＥＮＬは“Ｌ”のままであり、これが書き込みの終了判定となる。１ビットでも書き込み不十分のセルがあると、一括判定信号線ＬＳＥＮＬが“Ｈ”となり、書き込みは終了しない。
不良カラムＣｏｌｕｍｎ２では、書き換え／読み出し回路１３−０のノードＮがビット線のＶＳＳショートに対応して“Ｌ”を保持している場合、最初の制御信号ＲＧ１が“Ｈ”になると、共通信号線ＣＯＭ２は“Ｌ”に放電する。しかし、この不良カラムＣｏｌｕｍｎ２では、フューズＦが切断されているため、共通信号線ＣＯＭ２の電位変化は一致検知には反映されない。
【００５４】
前述のように、ＮＡＮＤセルユニットのチャネルに昇圧された電圧を与えて書き込み行う方法において、不良カラムでの書き換え／読み出し回路のラッチデータにより流れるリーク電流を低減するためには、書き換え／読み出し回路のラッチ回路を疑似読み出し等により強制リセットしたが、疑似読み出しを行うことは余分な時間がかかる。また、セルフブースト方式の書き込みの場合に、全カラムのラッチ回路を“１”データ状態に強制リセットする方法ではリーク低減が十分ではない。
そこでこの実施の形態では、リセット制御回路８１と共通信号線ＣＯＭｉとを利用して、不良カラムと正常カラムを区別するフューズＦのデータを書き換え／読み出し回路１３のラッチ回路３１に取り込む制御を行う。即ち、共通信号線ＣＯＭｉは、上述した一致検出動作以外では、ＶＤＤ電源として扱われるから、この実施の形態においては、この共通信号線ＣＯＭｉを性質を有効利用する。
【００５５】
図１１は、この実施の形態において、書き換え／読み出し回路１３のラッチ回路３１のリセットを行う動作タイミングを示している。従来と同様に、書き込みデータを各書き換え／読み出し回路１３のラッチ回路３１にシリアル入力する前に、ラッチ回路３１のリセットを行う。このとき、データロードコマンド、書き込みページアドレス、書き込みデータ（最大５１２バイト）の順で入力されるので、データロードコマンドを受け付けてから、図１１のリセット動作を行う。
【００５６】
この場合も、カラムＣｏｌｕｍｎ２が不良であり、そのフューズＦが切断されているものとする。まず、データロードコマンドを受け付けた後、時刻Ｔ１で、Ｓ＝“Ｌ”、ＬＴ＝“Ｌ”、ＳＢ＝“Ｈ”、ＬＴＢ＝“Ｈ”として、ラッチ回路３１を高インピーダンス（ＨｉＺ）状態に設定する。同時に、ベリファイ信号ＶＥＲＩＦＹを“Ｈ”にして、一致検知信号線ＬＳＥＮをフローティングにする。同時に、リセット制御回路８１では、リセット信号ＣＯＭＲＳＴを“Ｈ”として、ＮＭＯＳトランジスタＱＮ８３をオンさせることにより、共通信号線ＣＯＭｉを“Ｌ”にする。
【００５７】
これにより、ＰＭＯＳトランジスタＱＰｉがオンして、フューズの切断、非切断によらず、フューズ端子ＦＵｉが“Ｈ”に充電される。その後、時刻Ｔ３でリセット信号ＣＯＭＲＳＴを“Ｌ”にし、続いて時刻Ｔ４でベリファイ信号ＶＥＲＩＦＹを“Ｌ”にすると、一致検知信号線ＬＳＥＮは“Ｌ”に放電される。正常カラムＣｏｌｕｍｎ１では、フューズ端子ＦＵ１も同時にフューズＦを介して“Ｌ”になるが、不良カラムＣｏｌｕｍｎ２ではフューズ端子ＦＵ２は放電されず、“Ｈ”を保つ。
【００５８】
その間に、時刻Ｔ２でプリチャージ信号ＣＯＭＰＲＥが“Ｌ”となっている。従って、正常カラムＣｏｌｕｍｎ１では、時刻Ｔ４で共通信号線ＣＯＭ１が“Ｈ”に充電される。不良カラムＣｏｌｕｍｎ２ではフューズ端子ＦＵ２が“Ｈ”であるために、ＰＭＯＳトランジスタＱＰ８１がオンせず、共通信号線ＣＯＭ２は“Ｌ”を保つ。そして、時刻Ｔ５でリセット制御回路８１のセット信号ＳＥＴを“Ｈ”にすると、各カラムのクロックトインバータ９１とＰＭＯＳトランジスタが共通信号線ＣＯＭｉのデータをラッチした状態になり、共通信号線ＣＯＭｉのデータが、その間に初期化されている書き換え／読み出し回路１３のラッチ回路３１にラッチされる。
【００５９】
具体的に書き換え／読み出し回路１３においては、時刻Ｔ２でプリチャージ信号ＮＰＲが“Ｌ”、転送制御信号ＴＲＡＮ１，ＴＲＡＮ２が“Ｈ”になり、ノードＮ，ＮＣ，ＮＳが“Ｈ”（＝ＶＤＤ）にプリチャージされる。このとき、ＴＲＡＮ１，ＴＲＡＮ２には、ＶＤＤ＋Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタＱＮ４，ＱＮ８のしきい値電圧）以上の電圧を用いることが望ましく、この場合、ノードＮ，ＮＣ，ＮＳが全てＶＤＤとなる。
【００６０】
そして、時刻Ｔ５でＴＲＡＮ２を“Ｌ”として、ノードＮＣとＮを切り離して、時刻Ｔ６から制御信号ＲＧｉを全て“Ｈ”にし、同時にラッチ回路３１のクロックト・インバータＣＩ１，ＣＩ２を順次オンにすると、共通信号線ＣＯＭｉの状態がＮＭＯＳトランジスタＱＮ６，ＱＮ５，ＱＮ４を介してノードＮに転送される。そして、Ｓ＝“Ｈ”、ＬＴ＝“Ｈ”、ＳＢ＝“Ｌ”、ＬＴＢ＝“Ｌ”とし（時刻Ｔ７）、制御信号ＴＲＡＮ１を“Ｌ”としてＮＭＯＳトランジスタＱＮ４をオフにすることにより（時刻Ｔ８）、共通信号線ＣＯＭｉの状態がラッチ回路３１にラッチされる。このリセット動作では、各書き換え／読み出し回路１３のノードＮを“Ｈ”プリチャージして、その電荷が共通信号線ＣＯＭｉに抜けるか否かという動作を行うため、１バイト分の書き換え／読み出し回路でＲＧｉを同時に制御してリセットすることが可能である。
【００６１】
これにより、正常カラムＣｏｌｕｍｎ１では、共通信号線ＣＯＭ１の“Ｈ”レベル状態がノードＮにラッチされ、不良カラムＣｏｌｕｍｎ２では、共通信号線ＣＯＭ２の“Ｌ”レベル状態がノードＮにラッチされる。図８では、正常カラムＣｏｌｕｍｎ１の書き換え／読み出し回路１３でノードＮ（Ｎ１１，Ｎ１２）に“Ｈ”がラッチされ、不良カラムＣｏｌｕｍｎ２の書き換え／読み出し回路１３でノードＮ（Ｎ２１，Ｎ２２）に“Ｌ”がラッチされる様子を示している。
【００６２】
以上のようにこの実施の形態によると、正常カラムでは、データロード前に書き換え／読み出し回路１３が“１”データ状態（書き込み禁止）にリセットされ、不良カラムでは書き換え／読み出し回路１３が“０”データ状態にリセットされる。従って、書き込み動作において、ビット線から切り離されていない不良カラムでの書き換え／読み出し回路１３からビット線に無用なリーク電流が流れないようにすることができる。この結果、昇圧回路から発生される書き込み電圧の低下が防止される。
【００６３】
その後、正常カラムでは、シリアル入力によりデータ線Ｉｏｉ，Ｉｏｉｂからカラムゲートトランジスタを介して個々の書き込みデータがラッチ回路３１に取り込まれる。不良カラムでは、冗長セルアレイに置き換えられているため、ラッチ回路３１にデータが入力されることはなく、“０”データ状態が保持される。
【００６４】
この実施の形態での書き換え／読み出し回路のリセット動作は、図１１に示すように、書き込みデータをロードするコマンドが受け付けられた後、書き込みを行うカラムアドレスＣｏｌ．Ａｄ、ロウアドレスＲｏｗ．Ａｄの入力を行い、書き込みデータが書き換え／読み出し回路１３に入力されるまでの間、アドレス入力の期間中に行うことができる。従って、従来例のようなリーク低減のための疑似読み出し動作を行う場合のようなリセット時間を特に必要としない。
【００６５】
［実施の形態２］
図１２は、別の実施の形態による書き換え／読み出し回路１３を示している。この実施の形態では、先の図３において、ノードＮをＶＤＤにプリチャージするために設けられていたＰＭＯＳトランジスタＱＰを省いている。このトランジスタＱＰを省略しても、制御信号Ｖ２，ＴＲＡＮ２により制御されるＮＭＯＳトランジスタＱＮ７，ＱＮ８により、ノードＮのプリチャージが可能である。
【００６６】
この実施の形態の場合のラッチ回路リセット動作のタイミング図を、図１１に対応させて図１３に示す。書き換え／読み出し回路の内部ノードのプリチャージの動作が変わることを除いて、ほぼ先の実施の形態と同様である。即ち、時刻Ｔ１で制御信号Ｖ２を“Ｈ”、時刻Ｔ２で制御信号ＴＲＡＮ１，ＴＲＡＮ２を“Ｈ”にすることにより、ノードＮＳ，ＮをＶＤＤにプリチャージする。このとき、制御信号Ｖ２，ＴＲＡＮ１，ＴＲＡＮ２には、これらにより制御されるＮＭＯＳトランジスタのしきい値電圧をＶｔｎとして、ＶＤＤ＋Ｖｔｎ以上の昇圧された電圧を印加することが好ましい。これにより、ノードＮをＶＤＤにプリチャージすることができる。
【００６７】
この場合、制御信号Ｖ２，ＴＲＡＮ１，ＴＲＡＮ２に昇圧された電圧を用いることは必須ではない。ノードＮがＶＤＤにプリチャージできなくても、クロックト・インバータＣＩ１，ＣＩ２の反転しきい値以上の電圧が転送できれば、動作可能である。但し、反転しきい値近傍の電圧では、クロックト・インバータＣＩ１がオンし、クロックト・インバータＣＩ２がオンするまでの間、貫通電流が流れることになる。
【００６８】
ここまでの実施の形態において、データロードコマンドが入力され、書き込みデータがシリアル入力されるまでの間に、書き換え／読み出し回路１３のラッチ回路３１を、正常カラムでは“１”データ状態、不良カラムでは“０”データ状態にリセットする例を説明した。この場合、ＮＭＯＳトランジスタを用いて“Ｈ”レベルの電圧（ＶＤＤ）を転送する動作があり、望ましくは、ＮＭＯＳトランジスタのゲートに昇圧された電圧を与える必要があった。
【００６９】
これは、スタンバイ状態で、アクティブ直後の動作に備えて、ＶＤＤ＋Ｖｔｎ（Ｖｔｎ：ＮＭＯＳトランジスタのしきい値電圧）以上の電圧を発生できる電圧源を備えるメモリである場合には、特に問題はない。また最近では、メモリセル等の微細化に伴ってゲート酸化膜厚を薄膜化し、トランジスタの動作電圧を下げるための降圧回路を用いることが多くなっている。降圧電圧をＮＭＯＳトランジスタのソースフォロアを利用して発生させるＮＭＯＳ型降圧回路の場合には、そのＮＭＯＳトランジスタのゲート電圧がＶＤＤ＋Ｖｔｎであるため、この電圧を利用することが可能である。
また、外部電源電圧ＶＣＣと降圧電圧ＶＤＤとにＶｔｈ程度の差がある場合には、実施の形態２で説明したように昇圧電圧を用いなくても、転送トランジスタのゲートにＶＣＣを与えることにより、書き換え／読み出し回路のラッチ回路にクロックト・インバータの反転しきい値電圧より十分高い電圧を転送することが可能である。
【００７０】
しかし、これらの電圧では動作的に不安定であったり、不可能な場合がある。通常の昇圧回路はチャージポンプにより電源電圧を昇圧するために、安定出力が得られるまでに一定の時間がかかる。スタンバイ状態からアクティブ状態に遷移した直後に、ＶＤＤ＋Ｖｔｎという昇圧電圧を安定して発生できない場合には、前述のデータ入力前のラッチ回路リセット動作は難しくなる。この様な場合には、データロード後、書き込み動作に入る直前に、正常なカラムにロードされたデータを破壊することなく、不良カラムについてのみ“０”データ状態にリセットするというリセット制御を行うことが好ましい。
【００７１】
［実施の形態３］
データロード後に書き換え／読み出し回路１３のリセットを行うようにした実施の形態を、次に説明する。この様なリセット制御は、実施の形態１の回路構成を変更することなく実施することができる。この場合、図８に対応して、各書き換え／読み出し回路１３のラッチ回路のリセットの様子を示すと、図１４のようになる。実施の形態１と同様に、Ｃｏｌｕｍｎ１が正常、Ｃｏｌｕｍｎ２が不良であるとする。図１４の場合、正常なカラムＣｏｌｕｍｎ１では、データロードにより、二つの書き換え／読み出し回路１３−０，１３−１でそれぞれ、ノードＮ（Ｎ１１，Ｎ１２）に“１”データ（＝“Ｈ”），“０”データ（＝“Ｌ”）がラッチされた場合を示している。不良のカラムＣｏｌｕｍｎ２では、二つの書き換え／読み出し回路１３−０，１３−１のラッチ回路に、データロード前の従来のリセット動作により“Ｈ”がラッチされた様子を示している。この場合の従来のリセット動作とは、データロードコマンド入力から書き込みデータをロードするまでの間に、全てのラッチ回路のノードＮを“Ｈ”にリセットする動作のことである。
そして、その後のデータ書き込み動作の直前に、不良カラムＣｏｌｕｍｎ２についてのみ、ラッチされているデータが“Ｈ”から“Ｌ”にリセットされる。正常カラムＣｏｌｕｍｎ１では、ロードされたデータがそのままラッチされている。
【００７２】
この様なリセット制御を行うタイミングを図１５に示す。図１５では、データロードが終了し、書き込みコマンドが入力された直後のタイミング図を示している。共通信号線ＣＯＭｉにフューズＦの接続状態を反映したプリチャージを行う一連の動作は、実施の形態１と同様である。即ち、正常なカラムＣｏｌｕｍｎ１では、共通信号線ＣＯＭ１が“Ｈ”になり、不良カラムＣｏｌｕｍｎ２ではフューズＦが切断されていることから、共通信号線ＣＯＭ２が“Ｌ”となり（時刻Ｔ４）、これらがそれぞれ書き換え／読み出し回路１３のラッチ回路３１にラッチされる。
【００７３】
その間に、個々の書き換え／読み出し回路１３では、ラッチ回路３１が活性の状態で制御信号ＴＲＡＮ１，ＴＲＡＮ２をＶＤＤを転送できるＶＤＤ＋Ｖｔｎ以上に設定しておくことにより（時刻Ｔ２）、ノードＮＣ，ＮＳにノードＮの電圧が転送される。この場合、チップがスタンバイ状態からアクティブ状態に遷移してから、データロードコマンド入力、アドレス入力、データ入力、プログラムコマンド入力の時間が経過しているので、ＶＤＤより高い電圧を発生してこれを供給することが容易である。
【００７４】
図１４においては、Ｃｏｌｕｍｎ１の最初の書き換え／読み出し回路１３−０では、ノードＮ（＝Ｎ１１）に“Ｈ”がラッチされているので、ノードＮＣ（＝ＮＣ１１），ＮＳ（＝ＮＳ１１）も“Ｈ”になり、次の書き換え／読み出し回路１３−１では、ノードＮ（＝Ｎ１２）に“Ｌ”がラッチされているので、ノードＮＣ（＝ＮＣ１２），ＮＳ（＝ＮＳ１２）も“Ｌ”になることを示している。
また、不良カラムＣｏｌｕｍｎ２では、ノードＮ（＝Ｎ２１，Ｎ２２，…）に“Ｈ”がラッチされているので、ノードＮＣ（＝ＮＣ２１，ＮＣ２２，…），ＮＳ（＝ＮＳ２１，ＮＳ２２，…）も“Ｈ”になる。
【００７５】
その後、制御信号ＴＲＡＮ２を“Ｌ”にすると（時刻Ｔ５）、ＮＭＯＳトランジスタＱＮ８がオフになり、ノードＮＣはキャパシタＣｂで保持された“Ｈ”のフローティング状態になる。また、ラッチ回路３１を非活性にすると（時刻Ｔ５）、ノードＮ，ＮＳをフローティング状態に保持する。その後、制御信号ＲＧｉを同時に“Ｈ”＝ＶＤＤにする（時刻Ｔ６）。
【００７６】
このとき、カラムＣｏｌｕｍｎ１の最初の書き換え／読み出し回路１３−０では、ノードＮ１１，ＮＳ１１がＶＤＤ、制御信号ＲＧ１とノードＮＣ１１がＶＤＤ、共通信号線ＣＯＭ１がＶＤＤであるので、制御信号ＲＧ１とノードＮＣ１１により制御されるＮＭＯＳトランジスタＱＮ５，ＱＮ６がオフであり、ノードＮ１１の“Ｈ”は保持される。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化すると（時刻Ｔ７，Ｔ８）、ノードＮ１１に“Ｈ”が保持される。
同じカラムＣｏｌｕｍｎ１の次の書き換え／読み出し回路１３−１では、ノードＮＣ１２がＶＳＳ＝０Ｖであるので、これにより制御されるＮＭＯＳトランジスタＱＮ６がオフであり、やはりノードＮ１２の“Ｌ”は保持される。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化するとことにより、ノードＮ１２に“Ｌ”が保持される。
【００７７】
以上により、正常カラムＣｏｌｕｍｎ１では、図１４に示すように、ラッチ回路３１のラッチデータがそのまま保持される。
一方、不良カラムＣｏｌｕｍｎ２では、最初の書き換え／読み出し回路１３−０では、ノードＮ２１，ＮＳ２１がＶＤＤ、制御信号ＲＧ１とノードＮＣ２１がＶＤＤ、共通信号線ＣＯＭ２がＶＳＳ＝０Ｖの“Ｌ”であるので、制御信号ＲＧ１とノードＮＣ２１により制御されるＮＭＯＳトランジスタＱＮ５，ＱＮ６がオンであり、ノードＮ２１の電位は共通信号線ＣＯＭ２に放電されて“Ｌ”になる。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化すると（時刻Ｔ７，Ｔ８）、ノードＮ２１に“Ｌ”が保持される。
即ち、不良カラムＣｏｌｕｍｎ２では、図１４に示すように、データロード前の初期リセットで書き換え／読み出し回路１３のラッチ回路３１のノードＮは“Ｈ”にリセットされるが、データロード後にこれが“Ｌ”に再リセットされることになる。
【００７８】
以上のようにこの実施の形態によると、正常カラムではデータロードされたラッチ回路のデータを破壊することなく、不良カラムのラッチ回路のデータを“０”データ状態にリセットすることが可能になる。このリセット動作に要する時間は、従来例の疑似読み出しを伴うリセットの場合の数μｓｅｃオーダーに対し、数百ｎｓｅｃオーダーであり、高速化が図られる。
【００７９】
ここまでの実施の形態１−３では、先に従来技術で説明した二つの書き込み方法のうち第１の方法、即ち書き込み時に“１”データ（書き込み禁止）のカラムについては、昇圧回路で昇圧した“Ｈ”レベルを書き換え／読み出し回路を介しビット線を介してＮＡＮＤセルユニットのチャネルに転送する方法の場合に有効であることを示した。しかし、セルフブースト方式で不良カラムを含む全カラムのラッチ回路を“１”データ状態にリセットする従来の方法に対する効果も明らかである。この点を、図１６を参照して説明する。
【００８０】
図１６は、実施の形態１−３に説明したように、フューズに切断状態に対応して、不良カラムの書き換え／読み出し回路のラッチ回路を“０”データ状態（“Ｌ”）にリセットしたときの書き込み時の不良カラムの振る舞いを、従来の図２１に対応させて示している。図１６（ａ）は、第１ループの書き込みパルス印加動作時の不良カラムの様子である。書き換え／読み出し回路１３のノードＮが“Ｌ”であるから、図２１（ａ）と逆に、ＶＳＳショートの不良カラムでリークが流れず、ＶＤＤショートの不良カラムではＶＤＤからのリークが流れる。
【００８１】
第１ループの書き込みパルス印加動作後のベリファイ読み出しでは、最初のリセットが従来と異なり“Ｌ”であるため、図１６（ｂ）に示すように、ビット線センス結果がそのまま書き換え／読み出し回路１３にラッチされる。即ち、ＶＳＳショートの不良カラムでは“Ｌ”に、ＶＤＤショートの不良カラムでは“Ｈ”になる。これは、先に図６の動作説明で述べたように、図３におけるノードＮＣに転送された書き込みデータにより、ＮＭＯＳトランジスタＱＮ６がオフとなり、従来のように“１”リセットした不良カラムとは異なり、共通線ＣＯＭｉからのセンスノードＮＳの再充電がないためである。
【００８２】
そうすると、第２ループの書き込みパルス印加動作時では、図１６（ｃ）に示すように、第１ループの書き込みとは条件が異なり、ＶＳＳショートの場合もＶＤＤショートの場合もリーク電流は流れない。以下の各サイクルの書き込みも同様である。
以上のように、従来は図２１で説明したように、書き込みサイクル毎にリーク電流が流れたのに対して、この実施の形態の場合には第１ループの書き込みパルス印加動作においてＶＤＤショートのカラムでリーク電流が流れる他、第２ループ以降にはリーク電流が流れない。これにより、リーク電流の低減が図られることになる。従来のリセット動作でノードＮを“Ｌ”にリセットすると良いように思われるが、この場合リセット状態がオール“０”の書き込み状態となってしまうため、常に１ページ分のデータをロードしなければならず、デメリットが大きい。
【００８３】
［実施の形態４］
上記実施の形態では、不良カラムをベリファイ判定の一致検出動作から除外するために一括判定信号線ＬＳＥＮに接続される不良カラム非検出スイッチ素子として、フューズＦを用いたが、このフューズＦの部分は図１７に示すように他の不良カラム非検出スイッチ回路１０１で置き換えることが可能である。
【００８４】
図１８は、不良カラム非検出スイッチ回路１０１の一つの構成例である。この例では、不良カラム非検出スイッチ回路１０１は、ＣＭＯＳ転送トランジスタ１８１と、これを制御するためのラッチ回路１８２、ＲＯＭデータをラッチ回路１８２に転送するときに活性化されるクロックトインバータ１８４及び、不良カラムを不揮発に記憶するＲＯＭ回路１８３により構成されている。ＲＯＭ回路１８３は、具体的には不揮発性メモリセルＭと、負荷ＰＭＯＳトランジスタＱＰ１８１及びデータ書き込み回路１８５を有する。
【００８５】
メモリセルＭは、図４に示したような“０”，“１”データ状態をとりうるものとする。そしてウェハテストの結果により不良カラムについてはこのメモリセルＭにデータ“０”を書き込む。このＲＯＭ回路１８３のデータ読み出しは、メモリチップのパワーオン時の自動初期化動作の中で一度だけ行われる。このとき不良カラムについては、メモリセルＭがオフであるから、ラッチ回路１８２には、ノードＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”なるデータが取り込まれる。これにより、以後ＣＭＯＳ転送トランジスタ１８１はオフ、即ち不良カラムが一括判定信号線ＬＳＥＮから切り離されることになる。
【００８６】
図１９は、不良カラム非検出スイッチ回路１０１の別の構成例である。図１８と同様に、ＣＭＯＳ転送トランジスタ１８１とこれを制御するラッチ回路１８２を有するが、ＲＯＭ回路を持たない。ラッチ回路１８２には、転送ゲートトランジスタＱＮ１９１を介して、例えば図１に示したフューズ回路２３から得られる不良カラムであることを示すフューズデータがＦｉ０から与えられる。これにより、図１８と同様に、不良カラムのラッチ回路１８２には、ノードＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”なるデータがラッチされる。以後、リセット用ＮＭＯＳトランジスタＱＮ１９２によりリセットされるまで、ＣＭＯＳ転送トランジスタ１８１はオフ、即ち不良カラムが一括判定信号線ＬＳＥＮから切り離されることになる。
【００８７】
【発明の効果】
以上述べたようにこの発明によれば、高速性能を損なうことなく、不良セルアレイでのリーク電流をより効果的に低減することを可能とした書き換え／読み出し回路のリセット方式を採用したＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＥＥＰＲＯＭの全体構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの等価回路である。
【図３】同実施の形態１の書き換え／読み出し回路を示す図である。
【図４】同実施の形態１のメモリセルのデータとしきい値分布を示す図である。
【図５】同実施の形態１の書き込みサイクルの電圧波形を示す図である。
【図６】同実施の形態１での“０”書き込み動作の各部電位関係を示す図である。
【図７】同実施の形態１での“１”書き込み動作の各部電位関係を示す図である。
【図８】同実施の形態１のベリファイ判定を行う回路部の構成を示す図である。
【図９】図８におけるリセット制御回路の構成を示す図である。
【図１０】同実施の形態１のベリファイ判定動作のタイミング図である。
【図１１】同実施の形態１での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１２】他の実施の形態２による書き換え／読み出し回路の構成を示す図である。
【図１３】同実施の形態２での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１４】他の実施の形態３での書き換え／読み出し回路のリセット動作を説明するための図である。
【図１５】同実施の形態３での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１６】実施の形態１−３の効果を説明するための図である。
【図１７】他の実施の形態４のベリファイ判定を行う回路部の構成を示す図である。
【図１８】図１７における不良カラム非検出スイッチ回路１０１の構成例である。
【図１９】図１７における不良カラム非検出スイッチ回路１０１の他の構成例である。
【図２０】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作における不良カラムでのリーク電流の流れる様子を示す図である。
【図２１】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作における不良カラムでのリーク電流の流れる様子を示す図である。
【符号の説明】
１１…メモリセルアレイ、１２ａ，１２ｂ…冗長セルアレイ、１３…書き換え／読み出し回路、１４…カラムデコーダ、１５…ロウデコーダ、１６…制御回路、１７…入出力バッファ、１８…アドレスレジスタ、１９…コマンドレジスタ、２０…動作ロジックコントロール回路、２１…状態レジスタ、２２…レディ／ビジーレジスタ、２３…フューズ回路、２４…比較回路、３１…ラッチ回路、８１…リセット制御回路、ＬＳＥＮＬ…一括判定信号線、ＣＯＭｉ…共通信号線、Ｆ…フューズ（不良カラム非検出スイッチ）、１０１…不良カラム非検出スイッチ回路。
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に不良セル救済のため冗長回路方式を採用したＥＥＰＲＯＭにおける書き込みデータを保持するラッチ回路のリセット状態の制御方式に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型ＥＥＰＲＯＭでは通常、ページ単位（例えば、５１２バイト）を同時に読み出してシリアル出力し、また１ページ分のデータをシリアル入力した後、ページ単位でデータ書き込みを行う。このため、１ページ分の書き換え／読み出し回路が設けられ、各書き換え／読み出し回路内にラッチ回路が設けられる。ラッチ回路は、書き込み動作時は書き込みデータを一時保持し、読み出し動作時はページ単位でメモリセルアレイから読み出されたデータをシリアルにＩ／Ｏ端子に読み出すまで一時保持する。
【０００３】
またＥＥＰＲＯＭにおいては、ＤＲＡＭ、ＳＲＡＭ等の他の大規模半導体メモリと同様に、メモリセルアレイに対して冗長セルアレイを配置しておき、欠陥による不良ロウや不良カラムを冗長セルアレイで置換する冗長回路方式が一般に用いられている。不良アドレスの置換は、フューズを用いた不良アドレス記憶回路をプログラミングすることにより制御される。例えば不良カラムに対して読み出しや書き込みがあった場合、不良アドレス記憶回路によって、不良カラムに代わって冗長カラムに対して読み出し又は書き込みが行われる。
【０００４】
この冗長回路方式を採用した場合、不良カラムは本来動作する必要がないため、そのビット線はフローティングにすることが望ましい。しかし、実際には、書き換え／読み出し回路がビット線のピッチの整数倍で決まる狭い領域に組み込まれるため、面積の制約から、不良ビット線を切り離したり、不良カラムの書き換え／読み出し回路だけを非活性状態にすることは難しい。このため、不良カラム部においても、正常なカラム部と同様に動作させているのが現状である。この場合、不良カラムに起因してチップの動作に悪影響のないように配慮することが必要になる。この点を以下に、書き込み方式との関係で具体的に説明する。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは例えば、メモリセルの浮遊ゲートに電子を注入したしきい値電圧が正の状態を０”データ状態とし、メモリセルの浮遊ゲートの電子が放出されたしきい値電圧が負の状態を“１”データ状態と定義する。データ書き込みの前には、ブロック単位のデータ消去が行われる。データ消去後のデータ書き込み動作では、ビット線に“０”データ，“１”データ（書き込み禁止）に応じて書き換え／読み出し回路内のラッチ回路から“Ｌ”，“Ｈ”が与えられ、これによりＮＡＮＤセルユニットのチャネルが充電される。その後、選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを与えることにより、“０”データが与えられた選択メモリセルでは０Ｖのチャネルから電子注入が生じ、“１”データが与えられた非選択メモリセルではチャネルが中間電圧になることから電子注入が生ぜず、“１”状態を保持することになる。
【０００６】
上の書き込み動作において、“１”データが与えられるビット線に接続されるＮＡＮＤセルユニットのチャネルを中間電圧に設定するには、二つの手法がある。
第１の方法は、書き換え／読み出し回路からビット線に転送する“Ｈ”レベル電圧を昇圧回路で昇圧された８Ｖ程度の中間電圧として、これをそのままＮＡＮＤセルユニットのチャネルまで転送する方法である。この場合、８Ｖを転送する経路上のＮＭＯＳトランジスタのゲート、ＮＡＮＤセルユニットの選択ゲート線、及び非選択ワード線には８Ｖ以上の昇圧電圧を与えることが必要になる。
第２の方法は、ビット線に与える“Ｈ”レベル電圧を電源電圧ＶＣＣとして、ＮＡＮＤセルユニットの選択ゲート線にもＶＣＣを与えてＮＡＮＤセルユニットのチャネルをＶＣＣ−Ｖｔｈにプリチャージした後、選択ゲートトランジスタがオフすることにより、チャネルをフローティング状態に設定する方式である。非選択ワード線には書き込み電圧と電源電圧の中間にあるパス電圧が与えられる。この方式は、セルフブースト方式と呼ばれ、非選択メモリセルでは制御ゲートからの容量結合によりチャネル電位が８Ｖ程度まで上昇することを利用して、電子注入（即ち、“０”書き込み）を防止する。
【０００７】
上述のような書き込み動作との関係で、冗長カラムに置き換えられた不良カラムでの振る舞いを説明すると、次のようになる。
まず、ビット線が接地電位ＶＳＳにショートした不良カラムの場合、図２０（ａ）に示すように、書き換え／読み出し回路１から“Ｈ”レベルをビット線ＢＬに転送する場合、抵抗を介してリーク電流が流れ続ける。一方、ビット線がＶＤＤその他の中間電圧にショートした不良カラムでは、図２０（ｂ）に示すように、書き換え／読み出し回路１から“Ｌ”レベルをビット線に転送する場合に、ＶＤＤから書き換え／読み出し回路１に抵抗を介して電流が流れ続ける。
データ書き込み時、前述のように、書き換え／読み出し回路からビット線にデータを転送する際には、１ページ分の全ビット線（約４０００本）を同時に充電することになるため、上記のリーク電流があると、より大きな電力を消費することになる。
【０００８】
また、前述した第１の方法で昇圧電圧をビット線に転送する場合には、不良カラムがＶＳＳショートのとき、転送する昇圧電圧が大きく低下する可能性がある。昇圧電源は電流供給能力が低く、高インピーダンス電源である為、大きな負荷電流が流れると出力電圧が大きく低下するからである。この対策としては、書き込み前にビット線リークを調べる読み出し動作（疑似読み出し動作）を行い、その結果をラッチしてこれを書き換え／読み出し回路のリセットに利用する方法が用いられている。
【０００９】
即ち、書き込み前の消去により選択されたＮＡＮＤブロックのメモリセルは全て“１”データ状態にあるから、このブロックについてメモリセルを全非選択状態にして読み出しを行うと、正常なビット線と、ＶＤＤショートの不良カラムのビット線は、ビット線のプリチャージ電位が低下せず、センスすると“Ｈ”が読み出され、書き換え／読み出し回路のラッチ回路は、“Ｈ”状態（“１”データ状態）にリセットされる。一方、ＶＳＳシートのビット線では、プリチャージ電位がリークにより放電されるため、センスすると“Ｌ”が読み出され、書き換え／読み出し回路のラッチ回路は、“Ｌ”状態（“０”データ状態）にリセットされる。
【００１０】
この様に疑似読み出しによって、不良のモードに応じてラッチ回路のリセット状態を変えると、上述したリーク電流を低減することができる。即ち書き込み動作が始まって書き換え／読み出し回路から書き込みデータをビット線に転送する際、ＶＳＳショートのビット線では“Ｌ”が、ＶＤＤショートのビット線では“Ｈ”が転送されることになるため、図２０（ａ）（ｂ）で説明した不良カラムでのリーク電流はなくなる。
しかしながら、書き込み動作の前にこの様な疑似読み出しによるラッチ回路リセット動作を入れるには、数μｓｅｃオーダーの読み出し時間が余分にかかることになり、高速のデータ書き換えを難しくする。
【００１１】
一方、前述した第２の方法（セルフブースト）を用いる場合には、“１”データの“Ｈ”レベルが外部供給電源電圧ＶＣＣ（或いはその降圧電源電圧ＶＤＤ）が書き換え／読み出し回路を介してビット線に供給されるため、ＶＳＳショートの不良カラムでの電圧低下は、第１の方法の場合に比べて小さい。そこで、書き込みデータを書き換え／読み出し回路のラッチ回路にシリアルにロードする前に、不良カラムを含む全ラッチ回路を“１”データ側にリセットすることが行われる。しかし、全てのビット線に書き込みデータを転送する場合には非常に大きな電流が書き換え／読み出し回路の電源から供給されるため、無駄なリーク電流を更に低減することが好ましい。全ラッチ回路を“１”データ側にリセットするのは、ページデータの中で“０”書き込みデータが含まれる範囲までのデータである。
【００１２】
具体的に上述の“Ｈ”リセットを行ったときの、引き続く書き込み動作でのリーク電流の様子を示すと、図２１のようになる。なお具体的な書き込み動作では、所定パルス幅の順次ステップアップされる書き込みパルス電圧を印加する動作とベリファイ読み出し動作を繰り返す。
【００１３】
図２１（ａ）は、書き込みの第１ループでの不良カラムの様子である。全ての書き換え／読み出し回路１は、ビット線側ノードが“Ｈ”に初期化され、不良カラムではデータロードでは冗長セル置換により選択されないからそのまま“Ｈ”にリセットされている。この状態では、ＶＳＳショートの不良カラムでは、図示のような書き換え／読み出し回路１からリーク電流が流れる。ＶＤＤショートの不良カラムでは、書き換え／読み出し回路１からリーク電流は流れない。この状態で選択ワード線に書き込み電圧を印加して、１回目の書き込みが行われる。
【００１４】
図２１（ｂ）は、第１ループの書き込みパルス印加動作後のベリファイ読み出し動作での不良カラムの様子である。書き換え／読み出し回路１のノードは、ＶＳＳショートの不良カラムでは放電により“Ｌ”、ＶＤＤショートの不良カラムでは充電により“Ｈ”になるが、ビット線センス後のセンスノードの再充電が行われる結果、書き換え／読み出し回路１のノードは、ＶＳＳショート、ＶＤＤショートに拘わらず、再度“Ｈ”状態にリセットされる。
【００１５】
図２１（ｃ）は、書き込みの第２ループでの不良カラムの様子である。図２１（ｂ）のベリファイ読み出しの機能により、ＶＳＳショートの不良カラムでは、再び図示のような書き換え／読み出し回路１からのリーク電流が流れる。結局、ＶＳＳショートの不良カラムでは書き込みサイクル毎にリーク電流が流れることが避けられない。
【００１６】
【発明が解決しようとする課題】
以上のように従来の冗長回路方式のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、不良カラムでのリーク電流を低減するために、書き換え／読み出し回路をリセットすることが行われる。しかし、疑似読み出し動作により書き換え／読み出し回路をビット線リーク状態に応じてリセットする方式では、高速のデータ書き換えが難しくなり、また書き換え／読み出し回路を全て“Ｈ”状態にリセットする方式では、リーク電流低減の効果が十分ではない、という問題がある。
【００１７】
この発明は、高速性能を損なうことなく、不良セルアレイでのリーク電流をより効果的に低減することを可能とした書き換え／読み出し回路のリセット方式を採用したＥＥＰＲＯＭを提供することを目的としている。
【００１８】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路とを有し、前記書き換え／読み出し回路は、前記メモリセルアレイのビット線に第１の転送スイッチ素子を介して接続されるセンスノードと、このセンスノードを選択的に前記ラッチ回路のデータ保持ノードに接続するための第２の転送スイッチ素子と、前記データ保持ノードに第３の転送スイッチ素子を介して接続されて前記データ保持ノードのデータを転送して一時記憶するための一時記憶ノードと、この一時記憶ノードの電位により制御されて各カラムに共通に配設された共通信号線を選択的に前記センスノードに接続するための第４の転送スイッチ素子とを有することを特徴とする。
【００１９】
この発明において、データ書き換え／読み出し回路は、例えば（ａ）データ書き込みに際して、書き込むべきデータをロードする前に、正常カラムでは前記メモリセルアレイ側のデータ保持ノードが“Ｈ”レベルに、不良カラムでは“Ｌ”レベルにそれぞれ同時にリセットされるか或いは、（ｂ）データ書き込みに際して、書き込むべきデータをロードした後に、不良カラムについてのみ前記メモリセルアレイ側のデータ保持ノードが“Ｌ”レベルにリセットされるものとする。
【００２０】
この発明によると、ＥＥＰＲＯＭにおいて、各カラムの書き換え／読み出し回路に対応してスイッチ回路が設けられた場合に、その導通状態に応じて書き換え／読み出し回路のラッチ回路をリセットすることによって、書き込み動作において書き換え／読み出し回路からメモリセルアレイに流れ込むリーク電流を低減することが可能になる。
【００２１】
この発明に係る不揮発性半導体記憶装置は、更に、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路とを有し、前記各不良カラム非検出スイッチ回路は、一端が前記一括判定信号線に共通接続され、他端がそれぞれ電源スイッチ素子を介して電源に接続され、前記各書き換え／読み出し回路のデータを保持するデータ保持ノードに選択的に接続される各カラムに共通に配設された共通信号線が各カラムの前記電源スイッチ素子の制御端子に接続され、前記リセット制御回路は、出力ノードが前記共通信号線に接続され、前記電源スイッチ素子と不良カラム非検出スイッチ回路の接続ノードの電位により出力が制御されるスイッチ素子を有することを特徴とする。
【００２２】
この発明によると、冗長回路方式を採用したＥＥＰＲＯＭであって、各カラムに、ベリファイ読み出し動作の一括判定のための不良カラム非検出スイッチ回路がある場合に、このスイッチ回路の状態に応じて、書き換え／読み出し回路のラッチ回路のリセット状態を制御することにより、書き込み動作において書き換え／読み出し回路からメモリセルアレイに流れ込むリーク電流を低減することが可能になる。
【００２４】
前記データ保持ノードには、例えば前記一時記憶ノードを介して所定電位にプリチャージすることができるが、これとは別に、データ保持ノードに直接接続されるプリチャージ回路を設けてもよい。
【００２５】
またこの発明において、例えば、前記各不良カラム非検出スイッチ回路は、一端が前記一括判定信号線に共通接続され、他端がそれぞれ電源スイッチ素子を介して電源に接続され、前記各書き換え／読み出し回路のデータを保持するデータ保持ノードに選択的に接続される各カラムに共通に配設された共通信号線が各カラムの前記電源スイッチ素子の制御端子に接続されているものとする。
【００２６】
更にこの発明において、好ましくは、前記リセット制御回路は、出力ノードが前記共通信号線に接続され、前記電源スイッチ素子と不良カラム非検出スイッチ回路の接続ノードの電位により活性、非活性が制御されるクロックト・インバータを有するものとする。
【００２７】
更にこの発明において、不良カラム非検出スイッチ回路としては、不良カラムで溶断されるフューズが用いられる。或いは不良カラム非検出スイッチ回路は、ＭＯＳトランジスタと、このＭＯＳトランジスタのオンオフを制御するためのデータがプログラムされたＲＯＭ回路とを備えて構成することもできる。
【００２８】
この発明において好ましくは、メモリセルアレイは、ＮＡＮＤセルユニットが配列されたＮＡＮＤ型ＥＥＰＲＯＭセルアレイである。この場合、ＮＡＮＤ型ＥＥＰＲＯＭセルアレイの１ワード線により選択される範囲が１ページであって、書き換え／読み出し回路は、１ページ分のメモリセル数だけ設けられて、ページ単位のデータ書き込み及び読み出しに供されるページバッファを構成する。
【００２９】
この発明はまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、前記メモリセルアレイに同時に書き込むべき複数ビット分のデータをそれぞれ一時保持するラッチ回路を備えたページバッファと、前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路とを備え、前記ページバッファは、データ書き込み動作の前に、（ａ）全てのラッチ回路のデータ保持ノードが第１論理レベルに初期リセットされ、（ｂ）複数ビット分の書き込むべきデータが供給されることにより、前記各ラッチ回路のデータ保持ノードが選択的に第１論理レベルから第２論理レベルに設定され、且つ（ｃ）前記不良救済回路の作用によりデータが供給されない不良箇所のラッチ回路についてそのデータ保持ノードが第１論理レベルから第２論理レベルに再リセットされることを特徴とする。
【００３０】
ここで、不良個所のラッチ回路の再リセットは、例えば書き込むべきデータがページバッファにロードされる前のアドレス入力時に行う。この様にすると、不良個所でのリーク低減のためのラッチ回路を再リセットする動作がそのための専用の時間を必要とせず、従って高速性能を損なうことなく、リーク低減を図ることが可能になる。
或いは、不良個所のラッチ回路の再リセットは、書き込むべきデータがページバッファにロードされた後、書き込み動作の前に不良個所のみデータを反転させる形で行うようにしてもよい。この様にすると、内部昇圧回路の出力が既に安定化した後の再リセット動作になるため、確実に再リセットが行われる。
【００３１】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。メモリセルアレイ１１は、図２に示すように、複数個（図の例では１６個）のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１．ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００３２】
一本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。カラム方向には、一つのＮＡＮＤセルユニットＮＵの範囲でデータ消去の単位である１ブロックとなる。
メモリセルアレイ１１には、カラム、ロウ方向にそれぞれ隣接して、不良救済のための冗長カラムセルアレイ１２ａおよび冗長ロウセルアレイ１２ｂが設けられる。書き換え／読み出し回路１３は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）兼ラッチ回路（ＤＬ）を含み、通常ページバッファと呼ばれる。
【００３３】
メモリセルアレイ１１のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１５及びカラムデコーダ１４が設けられている。制御回路１６により制御される高電圧発生回路２５は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００３４】
入出力バッファ１７は、データの入出力及びアドレス信号の入力に用いられる。即ち、入出力バッファ１７を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ８とデータ書き換え／読み出し回路１３の間でデータの転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１５及びカラムデコーダ１４に送られる。
【００３５】
Ｉ／Ｏ端子からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１９に保持され、これにより制御回路１６が制御される。制御回路１６は、データ書き込み、読み出し、消去の制御を行う。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路２０に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ１７でのデータラッチ、転送等の制御に用いられ、また制御回路１６に送られて、動作制御が行われる。
【００３６】
状態レジスタ２１は、チップが書き込み、読み出し、消去のどの状態にあるかを保持するもので、入力されたコマンドに応じて制御回路１６により状態設定されて、動作ロジックコントロール回路２０を制御する。レディ／ビジーレジスタ２２は、チップがレディ状態にあるか、ビジー状態にあるかを外部に知らせる。
【００３７】
フューズ回路２３は、不良アドレス記憶回路であり、ウェハテストの結果に基づいて不良のロウ、カラムアドレスがプログラミングされる。そして、入力されるアドレスが不良アドレスであるか否かが比較回路２４により検知され、入力されたアドレスが不良アドレスである場合には、冗長セルに置き換えるべく、ロウデコーダ１５，カラムデコーダ１４が制御される。
【００３８】
図３は、書き換え／読み出し回路１３の構成を１ビット線について示している。同様の回路が各ビット線毎に設けられる。書き換え／読み出し回路１３の要部は、読み出し時のセンスデータ及び書き込み時の書き込みデータを保持するラッチ回路３１である。ラッチ回路３１は、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。メモリセルアレイ１１のビット線ＢＬは、転送スイッチ素子であるＮＭＯＳトランジスタＱＮ１，ＱＮ２を介してセンスノードＮＳに接続され、センスノードＮＳは転送スイッチ素子であるＮＭＯＳトランジスタＱＮ４を介してラッチ回路３１のデータ保持ノードＮに接続されている。センスノードＮＳには、プリチャージ用ＮＭＯＳトランジスタＱＮ３が設けられている。
【００３９】
ラッチ回路３１のビット線側ノードＮ及び反対側のノードはそれぞれ、カラム選択信号ＣＳＬにより制御されるカラムゲートＮＭＯＳトランジスタＱＮ９，ＱＮ１０を介して、データバッファ１７につながるデータ線Ｉｏｉ，Ｉｏｉｂに接続されている。ノードＮには、これをＶＤＤに充電するためのプリチャージ用ＰＭＯＳトランジスタＱＰが接続されている。ノードＮは、転送スイッチ素子であるＮＭＯＳトランジスタＱＮ８を介してノードＮのデータを一時記憶するための記憶ノードＮＣに接続されている。この記憶ノードＮＣには、ＶＤＤをプリチャージするためのＮＭＯＳトランジスタＱＮ７も接続されている。ノードＮＣにはレベル保持のためのキャパシタＣｂが接続されている。キャパシタＣｂの一端は、必要に応じてノードＮＣを昇圧するＢＯＯＴ端子としているが、通常ＢＯＯＴ端子は接地状態とされる。
【００４０】
図３の共通信号線ＣＯＭｉは、１バイト分の書き換え／読み出し回路１３に共通に配設されるものである。共通信号線ＣＯＭｉは、ノードＮＣにより制御される転送スイッチ素子であるＮＭＯＳトランジスタＱＮ６と、制御信号ＲＧｊにより制御される転送スイッチ素子であるＮＭＯＳトランジスタＱＮ５を介して、センスノードＮＳに接続されている。この共通信号線ＣＯＭｉは、ＶＤＤ電源線として、また書き込み・消去のベリファイ動作においてはパス／フェイル判定を行うための信号線として用いられる。
【００４１】
この実施の形態において、メモリセルのしきい値分布は、図４に示すように、“１”データセルではしきい値電圧が負、“０”データセルではしきい値電圧が正のそれぞれ所定範囲に入るように制御される。このとき、書き換え／読み出し回路１３には、書き込むべきデータがロードされて、ラッチ回路３１のノードＮが、“１”データ書き込み（即ち書き込み禁止）のカラムでは“Ｈ”レベルに、“０”データ書き込みのカラムでは“Ｌ”レベルに設定される。これらのノードＮのレベルが書き込み動作時、トランジスタＱＮ１，ＱＮ２，ＱＮ４を介してビット線ＢＬに転送される。また読み出し動作時は、プリチャージされたセンスノードＮＳがトランジスタＱＮ１，ＱＮ２を介してビット線に接続され、選択メモリセルのデータに応じてセンスノードＮＳが“Ｌ”又は“Ｈ”となり、これがラッチ回路３１に転送されて、カラムゲートトランジスタＱＮ９，ＱＮ１０を介してデータ線Ｉｏｉ，Ｉｏｉｂに取り出されることになる。
【００４２】
書き込み時、選択ワード線に対して書き込み電圧パルスＶｐｇｍの波形は、図５のようになる。各書き込みループＬｏｏｐの書き込み時間とベリファイ時間は予め定められ、書き込みパルス電圧Ｖｐｇｍは低い電圧からスタートして、書き込みループ毎にΔＶｐｇｍずつ高くなる電圧が用いられる。
【００４３】
図６及び図７は、それぞれ“０”データ書き込みと“１”書き込みの場合の主要部の電位関係を示している。データ書き込みに際してはまず、書き換え／読み出し回路１３のラッチ回路３１は、ノードＮが“Ｈ”の状態に初期化される。そして、１ページ分の“０”データ及び“１”データ（即ち書き込み禁止）がそれぞれ、対応する書き換え／読み出し回路１３のラッチ回路３１のノードＮに“Ｌ”，“Ｈ”としてロードされる。このノードＮの“Ｌ”，“Ｈ”はビット線ＢＬに転送されて、ＮＡＮＤセルユニットのチャネルに転送された後、選択ワード線に１５Ｖから２０Ｖ程度の書き込み電圧Ｖｐｇｍを印加する書き込みパルス印加動作が行われる。書き込みパルス印加動作の間、ノードＮの電位はそのまま保持される。
【００４４】
ベリファイ読み出し動作が開始されると、プリチャージ用ＮＭＯＳトランジスタＱＮ３からＱＮ１，ＱＮ２を介したビット線プリチャージの後、選択ワード線にベリファイ電圧０．５Ｖを印加し、ビット線を所定の時間放電した後に、ビット線の電位がセンスされる。より具体的には、ビット線プリチャージの後、ノードＮの電位“Ｌ”又は“Ｈ”は、制御信号ＴＲＡＮ２を“Ｈ”とすることによりＭＯＳトランジスタＱＮ８を介してノードＮＣに転送され、その後ラッチ回路３１を非活性状態としてビット線センス動作が行われる。このとき、ノードＮＣの“Ｈ”，“Ｌ”は、共通信号線ＣＯＭｉをセンスノードＮＳに接続するためＮＭＯＳトランジスタＱＮ６のオンオフを決定する。
【００４５】
ノードＮＣに書き込みデータを保持する理由は、具体的に説明すれば、次の通りである。“１”データ書き込みのカラムでは、ビット線データセンスの結果に拘わらず、ラッチ回路３１が再び“Ｈ”を保持する必要がある。このために、ノードＮＣに保持する“Ｈ”レベルにより、共通信号線ＣＯＭｉによるセンスノードＮＳの充電経路のＮＭＯＳトランジスタＱＮ６をオンにする。これにより、強制的にセンスノードＮＣを“Ｈ”レベルに充電する。一方、“０”データ書き込みのカラムでは、書き込みベリファイ読み出しによるセンスノードＮＳの“Ｌ”（Ｆａｉｌ），“Ｈ”（Ｐａｓｓ）に応じて、ラッチ回路３１のデータを“Ｌ”，“Ｈ”にする必要がある。そのために、ＮＭＯＳトランジスタＱＮ６はオフに保つ必要があるが、これはノードＮの“０”データ（＝“Ｌ”）をノードＮＣに記憶させることにより可能になる。
【００４６】
図６に示すように、“０”書き込みが十分であれば、センスノードＮＳは“Ｈ”となり、“０”書き込み不十分の場合はセンスノードＮＳは“Ｌ”となり、このセンス結果がラッチ回路３１に転送されてラッチされる。即ち、“０”書き込みがなされた場合に、ラッチ回路３１の保持データは反転され、書き込み不十分の場合には再度“Ｌ”を保持することになる。
“１”書き込み側では、ビット線センスの結果に拘わらず、共通信号線ＣＯＭｉからのセンスノードＮＳの再充電が行われ、ラッチ回路３１のノードＮは“Ｈ”をラッチする（図７）。これらのラッチ回路３１の状態は、後に詳細を説明するように、共通信号線ＣＯＭｉにより検知されてベリファイ判定に供される。
【００４７】
図８は、書き換え／読み出し回路１３のベリファイ読み出しデータのラッチ状態に基づいて、１ページ分の一括検知によりベリファイ判定を行う部分の構成を示している。図示のように各カラムの１バイト分の書き換え／読み出し回路１３に共通に、カラムデコード回路の出力線であるカラム選択線ＣＳＬと平行に共通信号線ＣＯＭｉが設けられる。この共通信号線ＣＯＭｉの端部は、電源スイッチ素子としてのＰＭＯＳトランジスタＱＰｉのゲートに接続されている。ＰＭＯＳトランジスタＱＰｉのソースは電源ＶＤＤに接続され、ドレインはそれぞれフューズＦを介して、一致検知信号線ＬＳＥＮに接続されている。フューズＦは、不良カラムの不定データによりベリファイ読み出しが終了しなくなるのを防止するための、即ちベリファイ判定に不良カラムを参加させないための不良カラム非検出スイッチである。一致検知信号線ＬＳＥＮは、プリチャージ用ＮＭＯＳトランジスタＱＮ１１を介して接地ＶＳＳに接続されている。不良カラム（図８の例ではカラムＣｏｌｕｍｎ２）のフューズは切断され、これにより一致検知信号線ＬＳＥＮＬへの充電経路が切断される。
【００４８】
図８の構成において特徴的な点は、各カラムに、共通信号線ＣＯＭｉをプリチャージする機能を含んで、書き換え／読み出し回路１３のラッチ回路３１のリセット状態を制御するためのリセット制御回路８１が設けられていることである。従来このリセット制御回路８１の部分には、共通信号線ＣＯＭｉに対するプリチャージ回路のみが設けられていた。この実施の形態ではこのリセット制御回路８１により、不良カラムと正常カラムとを区別して、フューズＦの切断、非切断の状態に応じて書き換え／読み出し回路１３のリセット状態を制御し、書き換え／読み出し回路１３での無用なリークを低減する。その詳細は後述する。
【００４９】
図９は、リセット制御回路８１の具体的構成を示している。ここではＣｏｌｕｍｎ１，Ｃｏｌｕｍｎ２の２カラムについてのみ示すが、全て同じである。リセット制御回路８１は、クロックト・インバータ９１を主体として構成されている。クロックト・インバータ９１のＰＭＯＳトランジスタＱＰ８１とＮＭＯＳトランジスタＱＮ８１のゲートは、フューズＦの端子ＦＵｉにより制御される。出力段のＰＭＯＳトランジスタＱＰ８２とＮＭＯＳトランジスタＱＮ８２はそれぞれ、プリチャージ用制御信号ＣＯＭＰＲＥ，セット信号ＳＥＴによりゲートが制御され、その共通ドレインである出力端子が共通信号線ＣＯＭｉに接続されている。共通信号線ＣＯＭｉをリセットするためのリセット用ＮＭＯＳトランジスタＱＮ８３も設けられている。
【００５０】
５１２バイトの一括書き込みにおいて、個々の書き換え／読み出し回路は、ビット毎のベリファイに対応している。前述のように、“０”書き込みの書き換え／読み出し回路１３では、図５に示した書き込みサイクルの中で、ベリファイ読み出しの結果、書き込み不十分の間は、ノードＮが“Ｌ”レベル、書き込みが終了するとノードＮが“Ｈ”になる（図６参照）。一方、“１”書き込みの書き換え／読み出し回路１３では、図７に示すように、ベリファイ読み出しのビット線電位センスの結果を無視して、強制的に“Ｈ”をラッチする制御が行われる。
【００５１】
このとき、５１２バイトのデータ書き込みのパス／フェイルの一括判定は、共通信号線ＣＯＭｉと一括検知線ＬＳＥＮを用いて、基本的に従来と同様に行われる。即ち、ベリファイ読み出し後に、或いは書き込み動作中に、図１０のタイミングで一括検知が行われる。時刻Ｔ０までに、書き換え／読み出し回路１３のノードＮＣは予め制御信号Ｖ２を“Ｈ”としてＶＤＤにプリチャージされる。またベリファイ制御信号ＶＥＲＩＦＹを“Ｌ”にして、一括検知信号線ＬＳＥＮを“Ｌ”にプリチャージし、時刻Ｔ１で制御信号ＶＥＲＩＦＹを“Ｈ”にして一括判定信号線ＬＳＥＮをフローティングにする。またその間、リセット制御回路８１においてプリチャージ制御信号ＣＯＭＰＲＥを“Ｌ”とすると、ＰＭＯＳトランジスタＱＰ８１，ＱＰ８２を介して共通信号線ＣＯＭｉがＶＤＤにプリチャージされる。
【００５２】
一括判定信号線ＬＳＥＮをフローティングにすると同時に、制御信号ＣＯＭＰＲＥを“Ｈ”にして共通信号線ＣＯＭｉを“Ｈ”レベルのフローティングとし、時刻Ｔ２から共通信号線ＣＯＭｉをラッチ回路３１に接続するための制御信号ＲＧｊを順次“Ｈ”にする。図１０では、図８における正常なカラムＣｏｌｕｍｎ１と不良カラムＣｏｌｕｍｎ２の共通信号線ＣＯＭ１，ＣＯＭ２の変化の様子を示している。Ｃｏｌｕｍｎ１の最初の書き換え／読み出し回路１３のノードＮが“Ｈ”（パス）であれば、最初の制御信号ＲＧ１＝“Ｈ”により、共通信号信号線ＣＯＭ１は放電せず、“Ｈ”を保つ。Ｃｏｌｕｍｎ１の次の書き換え／読み出し回路のノードＮが“Ｌ”（フェイル）であるとすると、時刻Ｔ３で制御信号ＲＧ２が“Ｈ”になることにより、Ｃｏｌｕｍｎ１の共通信号線ＣＯＭ１は放電されて、“Ｌ”になる。この共通信号線ＣＯＭ１の電位変化により、Ｃｏｌｕｍｎ１ではＰＭＯＳトランジスタＱＰ１がオンとなり、フューズＦを介して一致検知信号線ＬＳＥＮが“Ｈ”（＝ＶＤＤ）に充電される。これは、Ｃｏｌｕｍｎ１の書き込みが未完了であることを示す。
【００５３】
制御信号ＲＧｉの全てを入力した後にも共通信号線ＣＯＭ１が放電されず“Ｈ”を保持すれば、一括判定信号線ＬＳＥＮの充電はない。従って全カラムで共通信号線ＣＯＭｉが“Ｈ”を保持すれば、一括判定信号線ＬＳＥＮＬは“Ｌ”のままであり、これが書き込みの終了判定となる。１ビットでも書き込み不十分のセルがあると、一括判定信号線ＬＳＥＮＬが“Ｈ”となり、書き込みは終了しない。
不良カラムＣｏｌｕｍｎ２では、書き換え／読み出し回路１３−０のノードＮがビット線のＶＳＳショートに対応して“Ｌ”を保持している場合、最初の制御信号ＲＧ１が“Ｈ”になると、共通信号線ＣＯＭ２は“Ｌ”に放電する。しかし、この不良カラムＣｏｌｕｍｎ２では、フューズＦが切断されているため、共通信号線ＣＯＭ２の電位変化は一致検知には反映されない。
【００５４】
前述のように、ＮＡＮＤセルユニットのチャネルに昇圧された電圧を与えて書き込み行う方法において、不良カラムでの書き換え／読み出し回路のラッチデータにより流れるリーク電流を低減するためには、書き換え／読み出し回路のラッチ回路を疑似読み出し等により強制リセットしたが、疑似読み出しを行うことは余分な時間がかかる。また、セルフブースト方式の書き込みの場合に、全カラムのラッチ回路を“１”データ状態に強制リセットする方法ではリーク低減が十分ではない。
そこでこの実施の形態では、リセット制御回路８１と共通信号線ＣＯＭｉとを利用して、不良カラムと正常カラムを区別するフューズＦのデータを書き換え／読み出し回路１３のラッチ回路３１に取り込む制御を行う。即ち、共通信号線ＣＯＭｉは、上述した一致検出動作以外では、ＶＤＤ電源として扱われるから、この実施の形態においては、この共通信号線ＣＯＭｉを性質を有効利用する。
【００５５】
図１１は、この実施の形態において、書き換え／読み出し回路１３のラッチ回路３１のリセットを行う動作タイミングを示している。従来と同様に、書き込みデータを各書き換え／読み出し回路１３のラッチ回路３１にシリアル入力する前に、ラッチ回路３１のリセットを行う。このとき、データロードコマンド、書き込みページアドレス、書き込みデータ（最大５１２バイト）の順で入力されるので、データロードコマンドを受け付けてから、図１１のリセット動作を行う。
【００５６】
この場合も、カラムＣｏｌｕｍｎ２が不良であり、そのフューズＦが切断されているものとする。まず、データロードコマンドを受け付けた後、時刻Ｔ１で、Ｓ＝“Ｌ”、ＬＴ＝“Ｌ”、ＳＢ＝“Ｈ”、ＬＴＢ＝“Ｈ”として、ラッチ回路３１を高インピーダンス（ＨｉＺ）状態に設定する。同時に、ベリファイ信号ＶＥＲＩＦＹを“Ｈ”にして、一致検知信号線ＬＳＥＮをフローティングにする。同時に、リセット制御回路８１では、リセット信号ＣＯＭＲＳＴを“Ｈ”として、ＮＭＯＳトランジスタＱＮ８３をオンさせることにより、共通信号線ＣＯＭｉを“Ｌ”にする。
【００５７】
これにより、ＰＭＯＳトランジスタＱＰｉがオンして、フューズの切断、非切断によらず、フューズ端子ＦＵｉが“Ｈ”に充電される。その後、時刻Ｔ３でリセット信号ＣＯＭＲＳＴを“Ｌ”にし、続いて時刻Ｔ４でベリファイ信号ＶＥＲＩＦＹを“Ｌ”にすると、一致検知信号線ＬＳＥＮは“Ｌ”に放電される。正常カラムＣｏｌｕｍｎ１では、フューズ端子ＦＵ１も同時にフューズＦを介して“Ｌ”になるが、不良カラムＣｏｌｕｍｎ２ではフューズ端子ＦＵ２は放電されず、“Ｈ”を保つ。
【００５８】
その間に、時刻Ｔ２でプリチャージ信号ＣＯＭＰＲＥが“Ｌ”となっている。従って、正常カラムＣｏｌｕｍｎ１では、時刻Ｔ４で共通信号線ＣＯＭ１が“Ｈ”に充電される。不良カラムＣｏｌｕｍｎ２ではフューズ端子ＦＵ２が“Ｈ”であるために、ＰＭＯＳトランジスタＱＰ８１がオンせず、共通信号線ＣＯＭ２は“Ｌ”を保つ。そして、時刻Ｔ５でリセット制御回路８１のセット信号ＳＥＴを“Ｈ”にすると、各カラムのクロックトインバータ９１とＰＭＯＳトランジスタが共通信号線ＣＯＭｉのデータをラッチした状態になり、共通信号線ＣＯＭｉのデータが、その間に初期化されている書き換え／読み出し回路１３のラッチ回路３１にラッチされる。
【００５９】
具体的に書き換え／読み出し回路１３においては、時刻Ｔ２でプリチャージ信号ＮＰＲが“Ｌ”、転送制御信号ＴＲＡＮ１，ＴＲＡＮ２が“Ｈ”になり、ノードＮ，ＮＣ，ＮＳが“Ｈ”（＝ＶＤＤ）にプリチャージされる。このとき、ＴＲＡＮ１，ＴＲＡＮ２には、ＶＤＤ＋Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタＱＮ４，ＱＮ８のしきい値電圧）以上の電圧を用いることが望ましく、この場合、ノードＮ，ＮＣ，ＮＳが全てＶＤＤとなる。
【００６０】
そして、時刻Ｔ５でＴＲＡＮ２を“Ｌ”として、ノードＮＣとＮを切り離して、時刻Ｔ６から制御信号ＲＧｉを全て“Ｈ”にし、同時にラッチ回路３１のクロックト・インバータＣＩ１，ＣＩ２を順次オンにすると、共通信号線ＣＯＭｉの状態がＮＭＯＳトランジスタＱＮ６，ＱＮ５，ＱＮ４を介してノードＮに転送される。そして、Ｓ＝“Ｈ”、ＬＴ＝“Ｈ”、ＳＢ＝“Ｌ”、ＬＴＢ＝“Ｌ”とし（時刻Ｔ７）、制御信号ＴＲＡＮ１を“Ｌ”としてＮＭＯＳトランジスタＱＮ４をオフにすることにより（時刻Ｔ８）、共通信号線ＣＯＭｉの状態がラッチ回路３１にラッチされる。このリセット動作では、各書き換え／読み出し回路１３のノードＮを“Ｈ”プリチャージして、その電荷が共通信号線ＣＯＭｉに抜けるか否かという動作を行うため、１バイト分の書き換え／読み出し回路でＲＧｉを同時に制御してリセットすることが可能である。
【００６１】
これにより、正常カラムＣｏｌｕｍｎ１では、共通信号線ＣＯＭ１の“Ｈ”レベル状態がノードＮにラッチされ、不良カラムＣｏｌｕｍｎ２では、共通信号線ＣＯＭ２の“Ｌ”レベル状態がノードＮにラッチされる。図８では、正常カラムＣｏｌｕｍｎ１の書き換え／読み出し回路１３でノードＮ（Ｎ１１，Ｎ１２）に“Ｈ”がラッチされ、不良カラムＣｏｌｕｍｎ２の書き換え／読み出し回路１３でノードＮ（Ｎ２１，Ｎ２２）に“Ｌ”がラッチされる様子を示している。
【００６２】
以上のようにこの実施の形態によると、正常カラムでは、データロード前に書き換え／読み出し回路１３が“１”データ状態（書き込み禁止）にリセットされ、不良カラムでは書き換え／読み出し回路１３が“０”データ状態にリセットされる。従って、書き込み動作において、ビット線から切り離されていない不良カラムでの書き換え／読み出し回路１３からビット線に無用なリーク電流が流れないようにすることができる。この結果、昇圧回路から発生される書き込み電圧の低下が防止される。
【００６３】
その後、正常カラムでは、シリアル入力によりデータ線Ｉｏｉ，Ｉｏｉｂからカラムゲートトランジスタを介して個々の書き込みデータがラッチ回路３１に取り込まれる。不良カラムでは、冗長セルアレイに置き換えられているため、ラッチ回路３１にデータが入力されることはなく、“０”データ状態が保持される。
【００６４】
この実施の形態での書き換え／読み出し回路のリセット動作は、図１１に示すように、書き込みデータをロードするコマンドが受け付けられた後、書き込みを行うカラムアドレスＣｏｌ．Ａｄ、ロウアドレスＲｏｗ．Ａｄの入力を行い、書き込みデータが書き換え／読み出し回路１３に入力されるまでの間、アドレス入力の期間中に行うことができる。従って、従来例のようなリーク低減のための疑似読み出し動作を行う場合のようなリセット時間を特に必要としない。
【００６５】
［実施の形態２］
図１２は、別の実施の形態による書き換え／読み出し回路１３を示している。この実施の形態では、先の図３において、ノードＮをＶＤＤにプリチャージするために設けられていたＰＭＯＳトランジスタＱＰを省いている。このトランジスタＱＰを省略しても、制御信号Ｖ２，ＴＲＡＮ２により制御されるＮＭＯＳトランジスタＱＮ７，ＱＮ８により、ノードＮのプリチャージが可能である。
【００６６】
この実施の形態の場合のラッチ回路リセット動作のタイミング図を、図１１に対応させて図１３に示す。書き換え／読み出し回路の内部ノードのプリチャージの動作が変わることを除いて、ほぼ先の実施の形態と同様である。即ち、時刻Ｔ１で制御信号Ｖ２を“Ｈ”、時刻Ｔ２で制御信号ＴＲＡＮ１，ＴＲＡＮ２を“Ｈ”にすることにより、ノードＮＳ，ＮをＶＤＤにプリチャージする。このとき、制御信号Ｖ２，ＴＲＡＮ１，ＴＲＡＮ２には、これらにより制御されるＮＭＯＳトランジスタのしきい値電圧をＶｔｎとして、ＶＤＤ＋Ｖｔｎ以上の昇圧された電圧を印加することが好ましい。これにより、ノードＮをＶＤＤにプリチャージすることができる。
【００６７】
この場合、制御信号Ｖ２，ＴＲＡＮ１，ＴＲＡＮ２に昇圧された電圧を用いることは必須ではない。ノードＮがＶＤＤにプリチャージできなくても、クロックト・インバータＣＩ１，ＣＩ２の反転しきい値以上の電圧が転送できれば、動作可能である。但し、反転しきい値近傍の電圧では、クロックト・インバータＣＩ１がオンし、クロックト・インバータＣＩ２がオンするまでの間、貫通電流が流れることになる。
【００６８】
ここまでの実施の形態において、データロードコマンドが入力され、書き込みデータがシリアル入力されるまでの間に、書き換え／読み出し回路１３のラッチ回路３１を、正常カラムでは“１”データ状態、不良カラムでは“０”データ状態にリセットする例を説明した。この場合、ＮＭＯＳトランジスタを用いて“Ｈ”レベルの電圧（ＶＤＤ）を転送する動作があり、望ましくは、ＮＭＯＳトランジスタのゲートに昇圧された電圧を与える必要があった。
【００６９】
これは、スタンバイ状態で、アクティブ直後の動作に備えて、ＶＤＤ＋Ｖｔｎ（Ｖｔｎ：ＮＭＯＳトランジスタのしきい値電圧）以上の電圧を発生できる電圧源を備えるメモリである場合には、特に問題はない。また最近では、メモリセル等の微細化に伴ってゲート酸化膜厚を薄膜化し、トランジスタの動作電圧を下げるための降圧回路を用いることが多くなっている。降圧電圧をＮＭＯＳトランジスタのソースフォロアを利用して発生させるＮＭＯＳ型降圧回路の場合には、そのＮＭＯＳトランジスタのゲート電圧がＶＤＤ＋Ｖｔｎであるため、この電圧を利用することが可能である。
また、外部電源電圧ＶＣＣと降圧電圧ＶＤＤとにＶｔｈ程度の差がある場合には、実施の形態２で説明したように昇圧電圧を用いなくても、転送トランジスタのゲートにＶＣＣを与えることにより、書き換え／読み出し回路のラッチ回路にクロックト・インバータの反転しきい値電圧より十分高い電圧を転送することが可能である。
【００７０】
しかし、これらの電圧では動作的に不安定であったり、不可能な場合がある。通常の昇圧回路はチャージポンプにより電源電圧を昇圧するために、安定出力が得られるまでに一定の時間がかかる。スタンバイ状態からアクティブ状態に遷移した直後に、ＶＤＤ＋Ｖｔｎという昇圧電圧を安定して発生できない場合には、前述のデータ入力前のラッチ回路リセット動作は難しくなる。この様な場合には、データロード後、書き込み動作に入る直前に、正常なカラムにロードされたデータを破壊することなく、不良カラムについてのみ“０”データ状態にリセットするというリセット制御を行うことが好ましい。
【００７１】
［実施の形態３］
データロード後に書き換え／読み出し回路１３のリセットを行うようにした実施の形態を、次に説明する。この様なリセット制御は、実施の形態１の回路構成を変更することなく実施することができる。この場合、図８に対応して、各書き換え／読み出し回路１３のラッチ回路のリセットの様子を示すと、図１４のようになる。実施の形態１と同様に、Ｃｏｌｕｍｎ１が正常、Ｃｏｌｕｍｎ２が不良であるとする。図１４の場合、正常なカラムＣｏｌｕｍｎ１では、データロードにより、二つの書き換え／読み出し回路１３−０，１３−１でそれぞれ、ノードＮ（Ｎ１１，Ｎ１２）に“１”データ（＝“Ｈ”），“０”データ（＝“Ｌ”）がラッチされた場合を示している。不良のカラムＣｏｌｕｍｎ２では、二つの書き換え／読み出し回路１３−０，１３−１のラッチ回路に、データロード前の従来のリセット動作により“Ｈ”がラッチされた様子を示している。この場合の従来のリセット動作とは、データロードコマンド入力から書き込みデータをロードするまでの間に、全てのラッチ回路のノードＮを“Ｈ”にリセットする動作のことである。
そして、その後のデータ書き込み動作の直前に、不良カラムＣｏｌｕｍｎ２についてのみ、ラッチされているデータが“Ｈ”から“Ｌ”にリセットされる。正常カラムＣｏｌｕｍｎ１では、ロードされたデータがそのままラッチされている。
【００７２】
この様なリセット制御を行うタイミングを図１５に示す。図１５では、データロードが終了し、書き込みコマンドが入力された直後のタイミング図を示している。共通信号線ＣＯＭｉにフューズＦの接続状態を反映したプリチャージを行う一連の動作は、実施の形態１と同様である。即ち、正常なカラムＣｏｌｕｍｎ１では、共通信号線ＣＯＭ１が“Ｈ”になり、不良カラムＣｏｌｕｍｎ２ではフューズＦが切断されていることから、共通信号線ＣＯＭ２が“Ｌ”となり（時刻Ｔ４）、これらがそれぞれ書き換え／読み出し回路１３のラッチ回路３１にラッチされる。
【００７３】
その間に、個々の書き換え／読み出し回路１３では、ラッチ回路３１が活性の状態で制御信号ＴＲＡＮ１，ＴＲＡＮ２をＶＤＤを転送できるＶＤＤ＋Ｖｔｎ以上に設定しておくことにより（時刻Ｔ２）、ノードＮＣ，ＮＳにノードＮの電圧が転送される。この場合、チップがスタンバイ状態からアクティブ状態に遷移してから、データロードコマンド入力、アドレス入力、データ入力、プログラムコマンド入力の時間が経過しているので、ＶＤＤより高い電圧を発生してこれを供給することが容易である。
【００７４】
図１４においては、Ｃｏｌｕｍｎ１の最初の書き換え／読み出し回路１３−０では、ノードＮ（＝Ｎ１１）に“Ｈ”がラッチされているので、ノードＮＣ（＝ＮＣ１１），ＮＳ（＝ＮＳ１１）も“Ｈ”になり、次の書き換え／読み出し回路１３−１では、ノードＮ（＝Ｎ１２）に“Ｌ”がラッチされているので、ノードＮＣ（＝ＮＣ１２），ＮＳ（＝ＮＳ１２）も“Ｌ”になることを示している。
また、不良カラムＣｏｌｕｍｎ２では、ノードＮ（＝Ｎ２１，Ｎ２２，…）に“Ｈ”がラッチされているので、ノードＮＣ（＝ＮＣ２１，ＮＣ２２，…），ＮＳ（＝ＮＳ２１，ＮＳ２２，…）も“Ｈ”になる。
【００７５】
その後、制御信号ＴＲＡＮ２を“Ｌ”にすると（時刻Ｔ５）、ＮＭＯＳトランジスタＱＮ８がオフになり、ノードＮＣはキャパシタＣｂで保持された“Ｈ”のフローティング状態になる。また、ラッチ回路３１を非活性にすると（時刻Ｔ５）、ノードＮ，ＮＳをフローティング状態に保持する。その後、制御信号ＲＧｉを同時に“Ｈ”＝ＶＤＤにする（時刻Ｔ６）。
【００７６】
このとき、カラムＣｏｌｕｍｎ１の最初の書き換え／読み出し回路１３−０では、ノードＮ１１，ＮＳ１１がＶＤＤ、制御信号ＲＧ１とノードＮＣ１１がＶＤＤ、共通信号線ＣＯＭ１がＶＤＤであるので、制御信号ＲＧ１とノードＮＣ１１により制御されるＮＭＯＳトランジスタＱＮ５，ＱＮ６がオフであり、ノードＮ１１の“Ｈ”は保持される。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化すると（時刻Ｔ７，Ｔ８）、ノードＮ１１に“Ｈ”が保持される。
同じカラムＣｏｌｕｍｎ１の次の書き換え／読み出し回路１３−１では、ノードＮＣ１２がＶＳＳ＝０Ｖであるので、これにより制御されるＮＭＯＳトランジスタＱＮ６がオフであり、やはりノードＮ１２の“Ｌ”は保持される。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化するとことにより、ノードＮ１２に“Ｌ”が保持される。
【００７７】
以上により、正常カラムＣｏｌｕｍｎ１では、図１４に示すように、ラッチ回路３１のラッチデータがそのまま保持される。
一方、不良カラムＣｏｌｕｍｎ２では、最初の書き換え／読み出し回路１３−０では、ノードＮ２１，ＮＳ２１がＶＤＤ、制御信号ＲＧ１とノードＮＣ２１がＶＤＤ、共通信号線ＣＯＭ２がＶＳＳ＝０Ｖの“Ｌ”であるので、制御信号ＲＧ１とノードＮＣ２１により制御されるＮＭＯＳトランジスタＱＮ５，ＱＮ６がオンであり、ノードＮ２１の電位は共通信号線ＣＯＭ２に放電されて“Ｌ”になる。従って、クロックト・インバータＣＩ１，ＣＩ２を順次活性化すると（時刻Ｔ７，Ｔ８）、ノードＮ２１に“Ｌ”が保持される。
即ち、不良カラムＣｏｌｕｍｎ２では、図１４に示すように、データロード前の初期リセットで書き換え／読み出し回路１３のラッチ回路３１のノードＮは“Ｈ”にリセットされるが、データロード後にこれが“Ｌ”に再リセットされることになる。
【００７８】
以上のようにこの実施の形態によると、正常カラムではデータロードされたラッチ回路のデータを破壊することなく、不良カラムのラッチ回路のデータを“０”データ状態にリセットすることが可能になる。このリセット動作に要する時間は、従来例の疑似読み出しを伴うリセットの場合の数μｓｅｃオーダーに対し、数百ｎｓｅｃオーダーであり、高速化が図られる。
【００７９】
ここまでの実施の形態１−３では、先に従来技術で説明した二つの書き込み方法のうち第１の方法、即ち書き込み時に“１”データ（書き込み禁止）のカラムについては、昇圧回路で昇圧した“Ｈ”レベルを書き換え／読み出し回路を介しビット線を介してＮＡＮＤセルユニットのチャネルに転送する方法の場合に有効であることを示した。しかし、セルフブースト方式で不良カラムを含む全カラムのラッチ回路を“１”データ状態にリセットする従来の方法に対する効果も明らかである。この点を、図１６を参照して説明する。
【００８０】
図１６は、実施の形態１−３に説明したように、フューズに切断状態に対応して、不良カラムの書き換え／読み出し回路のラッチ回路を“０”データ状態（“Ｌ”）にリセットしたときの書き込み時の不良カラムの振る舞いを、従来の図２１に対応させて示している。図１６（ａ）は、第１ループの書き込みパルス印加動作時の不良カラムの様子である。書き換え／読み出し回路１３のノードＮが“Ｌ”であるから、図２１（ａ）と逆に、ＶＳＳショートの不良カラムでリークが流れず、ＶＤＤショートの不良カラムではＶＤＤからのリークが流れる。
【００８１】
第１ループの書き込みパルス印加動作後のベリファイ読み出しでは、最初のリセットが従来と異なり“Ｌ”であるため、図１６（ｂ）に示すように、ビット線センス結果がそのまま書き換え／読み出し回路１３にラッチされる。即ち、ＶＳＳショートの不良カラムでは“Ｌ”に、ＶＤＤショートの不良カラムでは“Ｈ”になる。これは、先に図６の動作説明で述べたように、図３におけるノードＮＣに転送された書き込みデータにより、ＮＭＯＳトランジスタＱＮ６がオフとなり、従来のように“１”リセットした不良カラムとは異なり、共通線ＣＯＭｉからのセンスノードＮＳの再充電がないためである。
【００８２】
そうすると、第２ループの書き込みパルス印加動作時では、図１６（ｃ）に示すように、第１ループの書き込みとは条件が異なり、ＶＳＳショートの場合もＶＤＤショートの場合もリーク電流は流れない。以下の各サイクルの書き込みも同様である。
以上のように、従来は図２１で説明したように、書き込みサイクル毎にリーク電流が流れたのに対して、この実施の形態の場合には第１ループの書き込みパルス印加動作においてＶＤＤショートのカラムでリーク電流が流れる他、第２ループ以降にはリーク電流が流れない。これにより、リーク電流の低減が図られることになる。従来のリセット動作でノードＮを“Ｌ”にリセットすると良いように思われるが、この場合リセット状態がオール“０”の書き込み状態となってしまうため、常に１ページ分のデータをロードしなければならず、デメリットが大きい。
【００８３】
［実施の形態４］
上記実施の形態では、不良カラムをベリファイ判定の一致検出動作から除外するために一括判定信号線ＬＳＥＮに接続される不良カラム非検出スイッチ素子として、フューズＦを用いたが、このフューズＦの部分は図１７に示すように他の不良カラム非検出スイッチ回路１０１で置き換えることが可能である。
【００８４】
図１８は、不良カラム非検出スイッチ回路１０１の一つの構成例である。この例では、不良カラム非検出スイッチ回路１０１は、ＣＭＯＳ転送トランジスタ１８１と、これを制御するためのラッチ回路１８２、ＲＯＭデータをラッチ回路１８２に転送するときに活性化されるクロックトインバータ１８４及び、不良カラムを不揮発に記憶するＲＯＭ回路１８３により構成されている。ＲＯＭ回路１８３は、具体的には不揮発性メモリセルＭと、負荷ＰＭＯＳトランジスタＱＰ１８１及びデータ書き込み回路１８５を有する。
【００８５】
メモリセルＭは、図４に示したような“０”，“１”データ状態をとりうるものとする。そしてウェハテストの結果により不良カラムについてはこのメモリセルＭにデータ“０”を書き込む。このＲＯＭ回路１８３のデータ読み出しは、メモリチップのパワーオン時の自動初期化動作の中で一度だけ行われる。このとき不良カラムについては、メモリセルＭがオフであるから、ラッチ回路１８２には、ノードＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”なるデータが取り込まれる。これにより、以後ＣＭＯＳ転送トランジスタ１８１はオフ、即ち不良カラムが一括判定信号線ＬＳＥＮから切り離されることになる。
【００８６】
図１９は、不良カラム非検出スイッチ回路１０１の別の構成例である。図１８と同様に、ＣＭＯＳ転送トランジスタ１８１とこれを制御するラッチ回路１８２を有するが、ＲＯＭ回路を持たない。ラッチ回路１８２には、転送ゲートトランジスタＱＮ１９１を介して、例えば図１に示したフューズ回路２３から得られる不良カラムであることを示すフューズデータがＦｉ０から与えられる。これにより、図１８と同様に、不良カラムのラッチ回路１８２には、ノードＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”なるデータがラッチされる。以後、リセット用ＮＭＯＳトランジスタＱＮ１９２によりリセットされるまで、ＣＭＯＳ転送トランジスタ１８１はオフ、即ち不良カラムが一括判定信号線ＬＳＥＮから切り離されることになる。
【００８７】
【発明の効果】
以上述べたようにこの発明によれば、高速性能を損なうことなく、不良セルアレイでのリーク電流をより効果的に低減することを可能とした書き換え／読み出し回路のリセット方式を採用したＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＥＥＰＲＯＭの全体構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの等価回路である。
【図３】同実施の形態１の書き換え／読み出し回路を示す図である。
【図４】同実施の形態１のメモリセルのデータとしきい値分布を示す図である。
【図５】同実施の形態１の書き込みサイクルの電圧波形を示す図である。
【図６】同実施の形態１での“０”書き込み動作の各部電位関係を示す図である。
【図７】同実施の形態１での“１”書き込み動作の各部電位関係を示す図である。
【図８】同実施の形態１のベリファイ判定を行う回路部の構成を示す図である。
【図９】図８におけるリセット制御回路の構成を示す図である。
【図１０】同実施の形態１のベリファイ判定動作のタイミング図である。
【図１１】同実施の形態１での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１２】他の実施の形態２による書き換え／読み出し回路の構成を示す図である。
【図１３】同実施の形態２での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１４】他の実施の形態３での書き換え／読み出し回路のリセット動作を説明するための図である。
【図１５】同実施の形態３での書き換え／読み出し回路のリセット動作のタイミング図である。
【図１６】実施の形態１−３の効果を説明するための図である。
【図１７】他の実施の形態４のベリファイ判定を行う回路部の構成を示す図である。
【図１８】図１７における不良カラム非検出スイッチ回路１０１の構成例である。
【図１９】図１７における不良カラム非検出スイッチ回路１０１の他の構成例である。
【図２０】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作における不良カラムでのリーク電流の流れる様子を示す図である。
【図２１】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作における不良カラムでのリーク電流の流れる様子を示す図である。
【符号の説明】
１１…メモリセルアレイ、１２ａ，１２ｂ…冗長セルアレイ、１３…書き換え／読み出し回路、１４…カラムデコーダ、１５…ロウデコーダ、１６…制御回路、１７…入出力バッファ、１８…アドレスレジスタ、１９…コマンドレジスタ、２０…動作ロジックコントロール回路、２１…状態レジスタ、２２…レディ／ビジーレジスタ、２３…フューズ回路、２４…比較回路、３１…ラッチ回路、８１…リセット制御回路、ＬＳＥＮＬ…一括判定信号線、ＣＯＭｉ…共通信号線、Ｆ…フューズ（不良カラム非検出スイッチ）、１０１…不良カラム非検出スイッチ回路。
Claims (4)
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、
前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、
前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、
前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、
この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、
この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路と
を有し、
前記書き換え／読み出し回路は、
前記メモリセルアレイのビット線に第１の転送スイッチ素子を介して接続されるセンスノードと、
このセンスノードを選択的に前記ラッチ回路のデータ保持ノードに接続するための第２の転送スイッチ素子と、
前記データ保持ノードに第３の転送スイッチ素子を介して接続されて前記データ保持ノードのデータを転送して一時記憶するための一時記憶ノードと、
この一時記憶ノードの電位により制御されて各カラムに共通に配設された共通信号線を選択的に前記センスノードに接続するための第４の転送スイッチ素子と
を有することを特徴とする不揮発性半導体記憶装置。 - 前記データ保持ノードを所定電位に設定するためのプリチャージ回路を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
このメモリセルアレイの不良メモリセルを置換する冗長セルアレイを備えた不良救済回路と、
前記メモリセルアレイに同時に書き込むべきデータを一時保持するラッチ回路を備えた複数ビット分の書き換え／読み出し回路と、
前記メモリセルアレイのデータ書き換え動作、データ書き換えの確認読み出し動作及びデータ読み出し動作を制御する制御回路と、
前記確認読み出し動作において前記複数ビット分の書き換え／読み出し回路の保持データに基づいてパス／フェイルの一括判定を行うための一括判定信号線と、
この一括判定信号線と前記各書き換え／読み出し回路の間に設けられて不良カラムの書き換え／読み出し回路を前記一括判定信号線から切り離すための不良カラム非検出スイッチ回路と、
この不良カラム非検出スイッチ回路の導通状態に応じて前記各書き換え／読み出し回路のリセット状態を制御するリセット制御回路と
を有し、
前記各不良カラム非検出スイッチ回路は、一端が前記一括判定信号線に共通接続され、他端がそれぞれ電源スイッチ素子を介して電源に接続され、
前記各書き換え／読み出し回路のデータを保持するデータ保持ノードに選択的に接続される各カラムに共通に配設された共通信号線が各カラムの前記電源スイッチ素子の制御端子に接続され、
前記リセット制御回路は、出力ノードが前記共通信号線に接続され、前記電源スイッチ素子と不良カラム非検出スイッチ回路の接続ノードの電位により出力が制御されるスイッチ素子を有する
ことを特徴とする不揮発性半導体記憶装置。 - 前記不良カラム非検出スイッチ回路は、ＭＯＳトランジスタと、このＭＯＳトランジスタのオンオフを制御するためのデータがプログラムされたＲＯＭ回路とを有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
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