KR0172437B1 - 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야

불휘발성 반도체 메모리 장치의 소거 및 그 검증 방법

2. 발명이 해결하려고 하는 기술적 과제

불휘발성 메모리에 있어서 페이지 단위의 소거 및 일시 검증을 수행하면서도 불량 칼럼에 대한 구제를 행할 수 있는 방법 및 장치를 제공한다.

3. 발명의 해결방법의 요지

페이지 버퍼를 가지는 불휘발성 반도체 메모리 장치의 소거 및 그 검증 방법은 상기 페이지 버퍼를 페일난 메모리 셀에 대해서만 응하게 하기 위해 최초 페이지 센싱 전에 상기 페이지 버퍼 내의 래치를 패스 상태로 세팅하고, 소거시간을 줄이기 위하여 페이지별로 데이터의 센싱만을 수행한 후 마지막 페이지까지 센싱이 끝난 상태에서 일시에 검증 동작을 수행하는 것을 특징으로 한다.

4. 발명의 중요한 용도

불휘발성 메모리에 적합하게 사용된다.

Description

칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘방성 반도체 메모리 장치

제1도는 종래기술에 따른 메모리 장치의 소거검증을 위한 센싱관련회로도.

제2도는 제1도에 따른 소거검증의 제어흐름도.

제3도는 본 발명에 따른 메모리 장치의 소거검증을 위한 센싱관련회로도.

제4도는 제3도에 따른 소거검증의 제어흐름도.

제5도는 제3도의 회로 각부에서 나타나는 신호들의 동작 타이밍 관계도.

본 발명은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 칼럼 불량 구제 및 고속 소거 검증 기능을 가지는 불휘발성 반도체 메모리 장치에 관한 것이다.

반도체 디스크(disk) 응용에 가장 적합한 구조로 평가되는 NAND 셀 구조를 갖는 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리(이하 NAND EEPROM)에 대한, 그 기본적인 셀의 구조와 동작 방법은 일본의 엔도오 외 다수에 의해 발명되어 1991년 2월 26일자로 특허된 미합중국 특허번호 U.S.P 4,996,669호의 제목 Electri cally Erasable Programmable ROM with NAND Memory Cell Structure하에 상세히 개시되어 있다.

한편, NAND EEPROM에서의 소거 (erase)동작은 고전압을 기판(substrate)에 인가한 상태에서 선택된 메모리 셀의 워드라인에 접지 전압 예를 들어 0볼트를 인가함에 의해 이루어진다. 이에 따라 메모리 셀 내의 플로팅 게이트(floating gate)내의 전자는 채널에 발생된 고전계에 영향을 받아 상기 기판으로 이동된다. 그러므로, 상기 플로팅 케이트의 정공에 의해 유기되는 전계에 의하여 셀의 드레쉬홀드(threshold) 전압은 네가티브(-)방향으로 시프트하게 되어 소거된 메모리 셀 트랜지스터는 통상의 디플리션 모우드의 트랜지스터로서 동작하게 된다.

근래에 NAND EEPROM을 사용하는 시스템에서의 오버헤드(overhead)를 줄이기 위하여, 셀의 소거 후에 행해지는 소거 검증(verify)은 NAND EEPROM 칩 내부의 회로에 의해 자체적으로 수행되어지며, 이에 따라 상기 내부의 회로는 소거 검증의 결과를 칩 내부에 별도로 마련된 사용자 인터페이스(user-interface)용 레지스터(register)에 표시하여 준다. 따라서, 사용자는 상기 칩의 레지스터의 상태를 상기 시스템의 제어부가 체크하게 함으로써 상기 메모리의 소거 동작이 성공 또는 실패(pass/fail)되었는지의 여부를 외부에서 확인할 수 있다.

상기와 같은 동작이 달성되도록 하기 위해, 상기 메모리 칩 내부에는 외부에서 소거 검증을 수행하는 것과 같은 기능을 수행하는 내부 검증 회로가 설치된다. 상기 검증 회로는 소거 동작 후 메모리 셀로부터 데이터를 센싱하고 그 결과를 저장하고 있는 페이지 버퍼(page buffer)내의 데이터를 내부의 어드레스 카운터(address counter)를 이용하여 순차적으로 확인하는 동작을 소거 검증을 위해 수행한다.

그러나, 최근에 메모리 셀에 데이터를 기입하는 프로그램시간을 단축하기 위하여 동시 프로그램 기술이 많이 행해진다. 이러한 기술에 부응하기 위해서는 하나의 워드라인에 보다 많은 메모리 셀이 연결되어야 하므로 상기 메모리 칩 내의 페이지 버퍼의 개수가 그에 따라 증가되어야 한다. 동시 프로그램 기술을 달성하기 위해 전체 페이지 버퍼들의 수는 한꺼번에 256 byte나 512 byte의 데이터를 처리할 수 있도록 증가 설치된다. 따라서, 상기 페이지 버퍼의 개수가 많을수록 소거 후에 수행하는 소거 검증 시간은 그에 대응되어 크게 늘어난다. 일예로서, 512 byte의 페이지 길이(page depth)를 가지며 512 블록의 메모리 셀 어레이를 갖는 반도체 메모리칩을 소거 검증하는데 걸리는 시간을 예로써 계산해 보면, Y-어드레싱 사이클(addressing cycle)이 50ns일 때, 한 블록의 소거 센싱 타임은 50ns × 512로 되어 25.6㎲가 되고, 512 블록 전체에 대해서는 13.1㎳가 소요된다. 여기서, 상기 소거 검증 후에 재 소거가 수행되면, 시간은 그 횟수만큼 배증된다.

따라서, 소거 블록 크기(erase block size)가 한번의 센싱 동작으로 읽을 수 있는 데이터 사이즈 보다 훨씬 큰 경우에는 외부 알고리즘을 그대로 내부 회로에 적용하기가 곤란하다. 즉, 외부 검증과 동일한 수행을 내부에서 그대로 행하면 너무 많은 시간이 소요되므로 보다 효과적인 내부 검증 방법이 필요하게 된다.

상기한 바와 같은 곤란한 문제점을 해결하기 위하여 종래에는 제1도와 같은 내부 검증 회로를 가지는 불휘발성 반도체 메모리 장치를 사용하였다. 제1도는 종래 기술에 따른 메모리 장치의 소거 검증을 위한 센싱 관련 회로로서, 이는 흔히 와이어드 오아(wired-OR)방식이라고 불려지는 검증 기술을 사용하고 있다.

제1도를 참조하면, 전기적으로 프로그램 및 소거 가능한 EEPROM 메모리셀 어레이 100내의 메모리 셀 트랜지스터의 제어 게이트는 X디코더 110과 워드라인을 통해 각기 연결된다. 상기 메모리 셀 트랜지스터들은 낸드 구조를 형성하기 위해 다수의 셀이 직렬로 연결되고 스트링 선택 트랜지스터를 포함하여 하나의 단위 메모리 스트링을 형성하고 있다. 다수의 비트라인들 B/L1,L2,Lm은 각기 상기 스트링 내의 선택 트랜지스터를 통해 상기 메모리 셀 트랜지스터의 드레인 단자와 연결된다. 각각의 비트라인에는 센스 앰프 및 데이터 래치로 이루어진 페이지 버퍼 131이 각기 연결된다. 상기 페이지 버퍼 131의 각 라인 21, 22, 2m은 Y패스 케이트부 70과 접속된다. 패스/페일 비교기 및 레지스터 90의 입력은 노드 11과 접속되며, 상기 노드 11은 상기 페이지 버퍼 131의 각 라인 21, 22, 2m에 게이트가 연결된 풀다운 트랜지스터들 M1, M2, Mm의 드레인 단자와 공통으로 연결된다.

피모오스 트랜지스터 P2는 인가되는 기준전압 Vref에 응답하여 라인 12상에 일정한 전압을 제공하는 트랜지스터이고, 엔모오스 트랜지스터 N1은 인가되는 검증 신호 φVfyEna에 응답하여 노드 11상에 검증 전압을 제공하는 소자이다.

상기한 구성에 따른 제1도의 소거 검증 동작은 제2도와 같은 플로우차트의 각 단계에 따라 순차적으로 행해진다. 이하에서는 제1, 2도를 참조하여 종래의 소거 검증 동작을 설명한다. 제2도의 제300, 302, 304단계가 상기 메모리칩에 대해 순차적으로 수행된 후, 제306단계에서 상기 1도의 페이지 버퍼 131내의 래치 11, 12는 소거된 메모리 셀의 검증을 위해 먼저 리셋된다. 이 후, 제308단계가 수행된다. 제308단계에서 선택된 메모리 셀이 완전히 소거된 경우에 대응 비트라인에 연결되어 센싱된 결과를 각기 저장하는 래치의 출력라인 21, 22, 2m에는 로직 0이 각기 나타나며, 충분히 소거되지 아니한 경우에는 로직1이 나타난다. 패스/페일 비교기 및 레지스터 90은 제308단계에 의한 상기 래치들의 래치완료후 제310단계를 수행한다. 제310단계는 상기 제1도의 노드 11을 통해 와이어드 오아의 결과를 판정하는 검증 단계이다. 상기 모든 메모리 셀이 충분히 소거된 경우에 상기 라인 21, 22, ..., 2m의 출력 논리는 모두 0이 되며, 이에 따라 트랜지스터 M1, M2, ..., Mn은 턴오프 상태로 단락되고, φVfyEna가 논리 하이로 제공되면 상기 노드 11은 트랜지스터 N1에 의해 전원전압으로 충전됨을 알 수 있다. 그러나 만약, 어느 한 셀이라도 소거가 충분치 아니하면 해당 페이지 버퍼의 출력이 로직 1로 나타난다. 그에 따라 대응 풀다운 트랜지스터는 턴온되어 상기 노드 11상의 충전 전압을 그라운드로 방전시킨다. 이 경우에 상기 노드 11의 전압 레벨은 로직0이 된다. 따라서, 상기 패스/페일 비교기 및 레지스터 90은 상기 노드 11의 논리 상태를 레지스터에 저장한다. 이와 같이 판정함으로써 한 페이지의 셀에 대한 동시 검증이 가능해진다. 제2도의 단계 312, 316단계는 소거 검증을 하나의 페이지씩 수행하여 모든 페이지를 검증하기 위해 필요한 스텝들이다. 제314단계는 상기 레지스터가 내부의 상태 레지스터에 검증의 성공 또는 실패 유무를 나타내는 플래그를 세트하는 단계이다. 모든 페이지에 대한 검증이 완료되면, 재소거가 수행될 수 있으며 마지막으로 제318단계가 수행되어 소거 중지가 된다.

상기 제1도와 같이 구성되고 제2도와 같은 검증 수순을 가지는 종래의 와이어드 오아방식에 따른 소거 검증은 검증의 판정이 짧은 시간에 이루어지는 장점을 가지지만, 반면에 칼럼성 불량에 대한 구제를 할 수 없는 단점이 있다. 왜냐하면, 각각의 페이지 버퍼의 출력 경로가 와이어드 오아로 각기 연결되어야 하므로 Y패스 게이트부 70과 어레이 100간에 상기 패스/페일 비교기 및 레지스터 90을 포함하는 내부 검증 회로 및 라인들이 위치되어져 있다. 따라서, 이러한 검증 경로는 칼럼 디코딩 경로와는 무관하게 되는 구조를 가진다.

일반적으로, 불량 구제를 위한 방법으로 이용되는 리던던트 칼럼(redundant column)에 의한 대체기술은 불량 칼럼이 선택될 때 불량 어드레스 정보를 가지고 있는 플래그를 세트해 두고 이에 의해 정상적인 Y 디코딩 경로를 비활성시키는 동시에 해당 플래그에 미리 할당된 리던던트 칼럼의 선택 케이트를 활성화함으로써 이루어진다. 따라서, 와이어드 오아방식에서는 이러한 칼럼성 불량을 구제할 수 없다는 문제점이 있다. 이러한 문제점은 와이어드 오아방식에 따른 검증이 칼럼 디코딩 경로와는 무관하게 행해짐으로써 발생되는 일인데, 이와 같은 칼럼성 불량 구제를 행할 수 없다면 제품의 수율은 크게 떨어질 것이다.

따라서, 본 발명의 목적은 칼럼 불량 구제 및 고속 소거 검증 기능을 가지는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 제품의 수율을 증가시킬 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 복수개의 페이지 버퍼를 가지며 프로그램 및 소거 가능한 불휘발성 반도체 메모리에 있어서 페이지 단위의 소거 및 일시 검증을 수행하면서도 불량 칼럼에 대한 구제를 행할 수 있게 하는 검증 방법 및 회로를 제공함에 있다.

이하 본 발명을 첨부 도면을 참조하여 상세히 설명한다.

먼저, 제3도에는 본 발명에 따른 메모리 장치의 소거 검증을 위한 센싱 관련 회로가 도시된다. 제4도는 제3도에 따른 소거 검증의 제어흐름도이며, 제5도는 제3도의 회로 각부에서 나타나는 신호들의 동작 타이밍 관계도이다.

제3도를 참조하면, X 디코더 110, Y패스 게이트부 70, 패스/페일 비교기 및 레지스터 90은 제1도의 대응 부분과 동일하여 참조 부호로서 나타나있다. 제3도에서 전기적으로 프로그램 및 소거 가능한 EEPROM 메모리 셀 어레이 100은 노말 스트링과 리던던트 칼럼셀부 120으로 이루어진다. 상기 칼럼셀부 120은 노말 셀 스트링이 결함난 경우에 칼럼 단위로 대체되기 위해 추가 구성된 메모리 스트링이며, 이는 노말 스트링과 마찬가지의 어레이를 구성하는 다수의 비트라인들 B/L1, B/L2, Lm 및 리던던트 칼럼 비트라인 BLR은 각기 상기 스트링 내의 선택 트랜지스터를 통해 상기 메모리 셀 트랜지스터의 드레인 단자와 연결된다. 상기 각각의 비트라인에는 센스 앰프 및 데이터 래치로 구성된 페이지 버퍼 130이 각기 연결된다. 상기 페이지 버퍼 130의 각 라인 21, 22, 2m은 Y패스 게이트부 70과 접속되며, 라인 2R은 리던던시 패스 80과 접속된다. 상기 Y 패스 게이트부 70의 출력은 패스/페일을 판정하는 비교기 및 레지스터 90의 입력단과 연결된다. 한편 콘트롤 회로 20은 상기 페이지 버퍼 130의 센스 앰프 및 데이터 래치를 활성화하기 위한 신호들을 제공하며, 어드레스 카운터 10을 활성화시키는 신호를 제공한다. 또한 상기 콘트롤 회로 20은 Y 어드레스 카운터를 제어하기 위해 Y 발진기에 제어 신호를 인가하며, 상기 패스/페일의 비교기 및 레지스터 90의 동작을 제어한다. 바이너리 카운터를 사용하는 것이 가능한 상기 Y 어드레스 카운터40은 상기 발진기 30으로부터 인가되는 클럭을 카운팅하여 이를 칼럼 어드레스로서 상기 Y 디코더 60에 인가한다. 리던던시 디코더 50은 상기 카운터 40의 출력을 디코딩하여 생성되는 칼럼 리던던시 CR를 상기 패스 게이트부 80에 제공하며, 상기 디코더 60에 칼럼 디스에이블 신호 Ydis를 인가한다.

상기와 같이 구성된 제3도의 회로를 보다 명확하게 이해되도록 하기 위해 제4도 및 제5도를 참조하여 이하에서 설명한다.

복수 개의 페이지 또는 복수 개의 블록(한 블록은 미리 정해진 복수 개의 페이지로 구성됨)을 소거하기 위한 명령이 메모리칩의 외부에서 칩 내로 입력되면, 이는 칩 내의 명령 디코더를 거쳐 제5도의 파형 5A와 같은 신호 Sambe로서 나타난다. 상기 파형 5A와 같은 신호는 활성화된 후 소거(erase)동작이 완전히 끝날 때까지 유지된다.

상기 신호 Sambe의 활성화 시점에서 상기 명령 디코더는 파형 5B와 같이 실제로 소거를 수행하는 구간을 정하는 신호 EraS와, 파형 5C와 같이 소거 후 데이터 센싱을 위한 복구(recovery)구간을 정하는 신호 Era를 활성화시킨다.

상기 신호 EraS에 의해 소거를 위해 필요한 내부의 고전압 및 스위치 회로가 동작된다. 이에 따라 선택된 페이지에 연결된 셀들은 소거 상태로 변환된다. 상기 신호 Era의 활성화 시점에서 고전압을 방전시키는 복구 구간이 시작되며, 복구가 완료되면 연속하여 파형 5D와 같은 센싱 및 검증 구간을 정하는 신호 AEraVf가 활성화된다. 본 실시예에서는 제3도에서 페이지 버퍼 130내의 구성이 보다 상세히 나타나 있다. 제1비트라인 BL1에 연결된 페이지 버퍼 130을 예를 들어서 그에 대한 센싱 및 래치 동작을 이하에서 설명한다.

먼저 상기 페이지 버퍼 130의 출력라인 21에 의해 연결된 인버터 Q11의 입력 노드를 로직 0의 레벨로 방전시킨다. 따라서 그의 출력 노드 31은 로직 1로 리셋된다. 이 시점부터 선택된 페이지 중의 첫 번째 페이지부터 차례로 센싱이 개시된다. 선택된 페이지의 워드라인이 활성화된 시점에서 상기 콘트롤 회로 20은 제5도의 파형 5F와 같이 임의의 낮은 전압의 신호φsae를 활성화시킨다. PMOS FET인 트랜지스터 P1은 상기 신호를 게이트 단자로 수신하여 비트라인 노드 11에 일정 전류를 공급한다. 따라서 비트라인에 연결된 메모리 셀이 턴온 상태이면, 상기 제1비트라인 BL1의 레벨은 트랜지스터 N2의 드레쉬홀드 전압 이하로 방전되나, 턴오프 상태일 경우, BL1 레벨은 로직 1로 차아지되어 결국 트랜지스터 N2는 턴온된다. 상기 BL1 레벨이 안정화된 시점에서 상기 콘트롤 회로 20은 파형 5G와 같은 신호 φ1ch를 활성화시킨다. 이때 상기 트랜지스터 N2가 턴온 되어 있다면, 상기 노드 31은 인버터 Q12의 로직 입력 0이하로 방전되며 이에 따라 노드 21은 로직 1으로 반전된다. 결국 노드 31도 로직 0으로 반전되어 노드 21과 31은 래치상태로 된다.

그러나 만약, 트랜지스터 N2가 턴오프되어 있다면 상기 노드 31은 처음 상태인 로직 1을 유지한다. 따라서 소거되어 있지 않은 메모리 셀에 대해서만 래치의 논리 상태가 변경됨을 알 수 있다. 이때 래치 데이터에 대한 검증(verify)을 하지 않고 다음 페이지에 대한 선택을 위하여 상기 콘트롤 회로 20은 파형 5H와 같은 신호 φscnx를 활성화시킨다. 따라서, 상기 어드레스 카운터 10은 상기 신호에 응답하여 행 어드레스를 증가시키며 이를 다시 선택된 페이지의 마지막 어드레스인지를 체크한다. 여기서 상기의 설명은 제4도의 단계 300-308, 400단계까지에 대응된다. 상기 제400단계에서, 선택된 페이지가 마지막 페이지가 아니면 제402단계를 거친 후 선택된 페이지의 다음 페이지에 대한 센싱이 개시된다. 이때 두 번째 페이지의 센싱 동작부터가 첫 번째 페이지의 센싱 동작과의 다른 점은 데이터 래치를 이전 상태로 유지하기 위하여 두 번째 페이지부터 이후의 마지막 페이지까지는 상기 신호 φrst를 활성화시키지 않는다는 점이다. 그 외의 센싱 및 래치 동작은 동일하다. 이렇게 하여 마지막 페이지까지의 센싱이 끝나면 상기 콘트롤 회로 20은 신호 φsaestop를 활성화시킨다. 발진기 30은 이에 응답하여 Y 어드레스 카운터 40를 구동시키는 파형 5I와 같은 신호 Yosc를 활성화시킨다. Y어드레스 카운터 40의 출력에 응답하는 디코더 60은 칼럼 디코딩을 순차적으로 실시하여 그 출력을 상기 패스 게이트부 70에 제공한다. 이에 따라 상기 페이지 버퍼 130내의 센싱 데이터는 패스/페일 비교기 및 레지스터 90에 제공된다. 상기 비교기 및 레지스터 90은 상기 콘트롤 회로 20에서 제공되는 제5도의 파형 5L에 응답하여 상기 패스 게이트부 70을 통해 인가되는 센싱 데이터의 패스/페일을 판정한다. 페일이 발생되면 상기 레지스터 90은 페일 데이터에 대한 래치 동작을 수행하여 이후의 비교 결과에 영향을 미치지 않게 한다. 마지막의 페이지 버퍼까지 센싱을 한 후 1회의 검증이 끝나면, 파형 5D신호 AEraVf가 비활성되고, 소거 코멘드 플래그인 파형 5A신호 Sambe도 비로서 비활성화된다.

따라서 본 발명에서는 소거시간을 줄이기 위하여 페이지별로는 검증을 수행하지 않고 센싱만 하며, 마지막 페이지까지 센싱이 끝난 상태에서 1회의 검증 동작을 수행하는 것을 알 수 있다.

따라서, 선택된 페이지 수가 증가하여도 센싱의 횟수만 증가할 뿐 검증의 횟수는 한번으로 행해진다.

이를 위해서, 상기 페이지 버퍼는 페일난 메모리 셀에 대해서만 응하며, 최초 패이지 센싱전에 래치는 패스 상태로 미리 세팅이 되어 있는 것이다.

마지막 페이지까지 센싱이 끝난 상태에서의 페이지 버퍼 내의 래치 데이터는 선택되었던 모든 페이지의 페일여부에 대한 누적된 결과를 저장하고 있으므로 이를 Y 어드레스 카운터 40의 출력을 순차적으로 증가시켜가면서 마지막 판정함으로써 검증은 끝나게 되는 것이다. 또한 종래의 기술과는 달리 Y 디코딩 패스를 거치면서 불량 칼럼 어드레스가 선택될 때, 정상적인 리던던트 칼럼이 대신 선택될 수 있게 되어 칼럼 불량에 대한 구제가 가능해져 수율을 상승시킬 수 있는 효과가 있다. 리페어된 칼럼 어드레스가 Y 카운터에 의해 선택되면 리던던시 디코더 50이 활성화되면서 해당되는 리던던시의 Y 패스 게이트 80을 신호 CR에 의하여 활성화시킨다.

동시에 Y 디코더 60을 비활성화시키는 신호 Ydis가 활성화되어 메인 셀 어레이의 불량 칼럼은 비선택된다. 본 발명의 실시예에 따른 제4도의 방법을 소거 동작에 적용하면 50㎱ 사이클의 Y 어드레스 카운터 40을 사용시 검증 시간은 512byte의 페이지에 대해 약 25.6㎲를 가진다. 이는 고전압을 인가하여 실제로 소거하는 시간이 수 ㎳인 것에 비교할 때, 무시될 수 있을 정도로 짧은 시간이다. 또한 종래의 와이어드 오아 방법이 페이지당 0.5㎲라고 하여도 51페이지 이상을 검증하는 경우 본 발명에 비해 시간이 더 걸리는 것이 된다.

따라서 상기한 바와 같은 본 발명에 따르면, 복수개의 페이지 버퍼를 가지며 프로그램 및 소거 가능한 불휘발성 메모리에 있어서 페이지 단위의 소거 및 일시 검증을 수행하면서도 불량 칼럼에 대한 구제를 행할 수 있는 효과가 있다.

Claims (4)

1. 복수 개의 워드선과 복수 개의 비트선으로 구성되며 각각의 비트선과 워드선의 교차점에 메모리 셀이 위치하며, 각각의 워드선을 디코딩하는 워드 디코더를 가지며 상기 워드 디코더를 동작시키는 워드 카운터를 가지며, 각각의 상기 비트선에 연결된 셀의 데이터를 읽어낼 수 있는 센싱 수단을 가지며 상기 센싱 수단의 센싱 결과를 보관하는 각각의 래치를 가지며 상기 센싱 수단은 메모리 셀의 로직 상태 중 임의의 첫 번째 레벨에만 반응하며, 복수 개의 워드선에 연결된 셀을 상기 첫 번째 레벨에 대하여 판독할 때 상기 래치의 초기값을 메모리 셀의 두 번째 레벨에 따르는 제1로직 레벨로 설정한 후 상기 워드선을 순차적으로 활성화시키면서 상기 센싱 수단 및 상기 래치를 동작시키며 상기 첫 번째 레벨을 갖는 셀에 대해서만 상기 센싱 수단이 반응하여 상기 래치 상태가 상기 초기값과는 다른 제2로직 레벨을 갖는 제어 수단을 갖는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 래치는 패스 게이트를 통하여 레지스터와 연결되고 상기 패스 게이트는 비트 카운터에 의하여 디코딩되며, 마지막 워드선에 연결된 셀까지 센싱이 완료된 후 상기 레지스터는 래치의 제1로직 레벨에 따르는 임의의 로직 레벨로 설정한 후 상기 비트 카운터를 동작시켜 상기 래치 데이터를 순차적으로 독출하며 상기 래치 상태가 제2로직 레벨일 때, 상기 레지스터는 초기설정값과는 다른 로직 레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 장치의 여분의 비트선 및 이에 연결된 센싱 및 래치 수단을 가지며, 불량 셀의 비트번지 정보를 가지고 있는 디코더를 가지고, 불량 셀의 비트번지가 선택되었을 때 불량 셀의 비트선으로의 패스 게이트는 비활성화되고, 여분의 비트선으로의 패스 게이트는 활성화되는 수단을 가짐을 특징으로 하는 반도체 메모리 장치.
4. 페이지 버퍼를 가지는 불휘발성 반도체 메모리 장치의 소거 및 그 검증 방법에 있어서, 상기 페이지 버퍼를 페일난 메모리 셀에 대해서만 응하게 하기 위해 최초 페이지 센싱 전에 상기 페이지 버퍼 내의 래치를 패스 상태로 세팅하고, 소거시간을 줄이기 위하여 페이지별로 데이터의 센싱만을 수행한 후 마지막 페이지까지 센싱이 끝난 상태에서 일시에 검증 동작을 수행하는 것을 특징으로 하는 방법.