KR100648277B1 - 프로그램 시간을 줄일 수 있는 플래시 메모리 장치 - Google Patents

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Abstract

여기에 제시되는 플래시 메모리 장치는 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고 동작 모드에 따라 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함한다.

Description

프로그램 시간을 줄일 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF REDUCING PROGRAM TIME}
도 1은 와이어드-오어 방식의 프로그램 검증 방법을 채용한 종래 기술에 따른 메모리 장치들을 보여주는 블록도;
도 2는 Y-스캔 방식의 프로그램 검증 방법을 채용한 종래 기술에 따른 메모리 장치들을 보여주는 블록도;
도 3은 본 발명에 따른 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 페이지 버퍼 회로 및 선택 회로를 보여주는 블록도;
도 5는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 열 디코더 회로를 보여주는 회로도; 그리고
도 7은 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 검증 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1100 : 메모리 셀 어레이 1200 : 행 디코더 회로
1300 : 어드레스 발생 회로 1400 : 제어 로직
1500 : 열 디코더 회로 1600 : 페이지 버퍼 회로
1700 : 선택 회로 1800 : 데이터 입출력 회로
1900 : 패스/페일 점검 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 전기적으로 소거 및 프로그램 가능한 플래시 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트링 (NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.
데이터를 메모리 셀 어레이에 저장하기 위해서는, 먼저, 데이터 로딩 명령이 플래시 메모리에 주어지고, 어드레스 및 데이터가 플래시 메모리에 연속적으로 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 버퍼 회로로 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 버퍼 회로에 로드되면, 페이지 버퍼 회로에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이 (즉, 선택된 페이지의 메모리 셀들)에 동시에 프로그램된다. 일반적으로, 데이터가 프로그램되는 사이클 (이하, 프로그램 사이클이라 칭함)은 복수의 프로그램 루프들로 이루어지며, 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 나눠진다. 프로그램 구간에서는, 잘 알려진 방식에 따라 메모리 셀들이 주어진 바이어스 조건하에서 프로그램된다. 프로그램 검증 구간에서는 메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부가 검증된 다. 정해진 횟수 내에서 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프들이 반복적으로 수행한다. 잘 알려진 바와 같이, 프로그램 검증 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 읽기 동작과 동일하다.
메모리 셀들이 원하는 문턱 전압까지 프로그램되었는 지의 여부를 판별하기 위한 다양한 검증 방식들이 제안되어 오고 있다. 그러한 검증 방식들 중 하나는 와어드 오어 방식 (wired-OR type)이다. 와어드 오어 방식을 채용한 예시적인 메모리 장치가 U.S. Patent No. 5,299,162에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND AN OPTIMIZING PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함한다. 도 1은 '162 특허에 게재된 메모리 장치를 보여주는 블록도이다. 도 1에 도시된 메모리 장치는 프로그램 상태 검출 회로 (PS)를 포함하며, 프로그램 상태 검출 회로 (PS)는 프로그램 검증 구간에서 페이지 버퍼 회로의 래치들 (LT)에 저장된 데이터를 동시에 입력받고, 입력된 데이터 값들이 프로그램 데이터 값을 나타내는 지의 여부를 검출한다. 예를 들면, 프로그램 상태 검출 회로 (PS)는 모든 선택된 메모리 셀들이 최적의 상태로 프로그램될 때 정상적인 검출 신호를 출력하거나 적어도 하나의 선택된 메모리 셀이 불충분하게 프로그램되면 비정상적인 검출 신호를 출력한다.
와이어드-오어 방식의 프로그램 검증 방법의 경우, 선택된 메모리 셀들의 상태들이 동시에 판별되기 때문에 프로그램 검증 시간이 짧다. 하지만, 페이지 버퍼에 물리적인 결함 (예를 들면, 인접한 페이지 버퍼들이 전기적으로 연결되는 것)이 생길 때, 프로그램 검증 동작이 그러한 결함이 있는 페이지 버퍼들에 의해서 영향 을 받는다. 즉, 결함이 있는 페이지 버퍼들이 대체되더라도, 프로그램 상태 검출 회로 (PS)의 출력이 항상 프로그램 페일을 나타낸다. 이러한 단점을 해결하기 위해서, 열 스캔 방식 (column scan type) (이하, Y-스캔 방식이라 칭함)을 채용한 프로그램 검증 방법이 제안되었다. 열 스캔 방식을 채용한 예시적인 메모리 장치가 U.S. Patent No. 6,282,121에 "FLASH MEMORY DEVICE WITH PROGRAM STATUS DETECTION CIRCUITRY AND THE METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다. 도 2는 '121 특허에 게재된 메모리 장치를 보여주는 블록도이다.
도 2에 도시된 메모리 장치에는 프로그램 상태 검출 회로 (190)가 제공된다. 프로그램 상태 검출 회로 (190)에는, 프로그램 검증 구간 동안, 페이지 버퍼 회로 (110)에 의해서 읽혀진 데이터 비트들이 열 게이트 회로 (140)를 통해 정해진 단위 (예를 들면, 바이트 또는 워드 단위)로 전송된다. 프로그램 상태 검출 회로 (190)는 입력된 데이터 비트들이 모두 프로그램 데이터 값을 갖는 지의 여부를 판별한다. 프로그램 상태 검출 회로 (190)는 판별 결과에 따라 어드레스 카운터 (120)의 카운트 업 동작을 제어한다. 따라서, 읽혀진 데이터 비트들이 동시에 판별되는 것이 아니라, 읽혀진 데이터 비트들이 정해진 단위로 열 게이트 회로 (140)를 통해 프로그램 상태 검출 회로 (190)로 전송된다. 즉, 프로그램 상태를 검출하기 위해서, 페이지 버퍼 회로 (110) 내의 읽혀진 데이터 비트들은 정해진 단위로 스캔된다.
상술한 Y-스캔 방식의 프로그램 검증 동작은 외부로 읽혀진 데이터가 출력되 지 않는다는 점을 제외하면 정상적인 읽기 동작과 동일한 절차를 통해 수행된다. 앞서 설명된 바와 같이, 프로그램 사이클이 다수의 프로그램 루프들로 이루어져 있고, 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 구성된다. 그러한 까닭에, 전체 프로그램 시간은 프로그램 검증 동작을 수행하는 데 걸리는 시간에 의해서 제약을 받는다.
따라서, 고속 플래시 메모리 장치에 대한 증가되는 요구를 고려하여 볼 때, 프로그램 시간을 줄일 수 있는 새로운 프로그램 검증 기술이 절실히 요구되고 있다.
본 발명의 목적은 프로그램 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적을 프로그램 검증 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치는 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고 동작 모드에 따라 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어 하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 제어 회로는, 프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어한다.
이 실시예에 있어서, 상기 제어 회로는, 프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들의 데이터 값들이 리페어 단위로 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어한다.
이 실시예에 있어서, 상기 제어 회로는, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 페이지 버퍼 회로를 제어한다.
이 실시예에 있어서, 상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와; 그리고 프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로가 더 제공된다.
이 실시예에 있어서, 상기 제어 회로는 상기 패스/페일 점검 회로의 출력에 응답하여 프로그램 검증 동작을 제어하도록 구성된다.
이 실시예에 있어서, 상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들이 더 제공되며, 상기 선택 회로는 데이터 로딩 동작시 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달한다.
이 실시예에 있어서, 상기 제어 회로는 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들을 래치하도록 상기 페이지 버퍼 회로를 제어한다.
본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치는 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고 동작 모드에 따라 제 1 열 어드레스에 응답하여 제 1 선택 신호들 모두 또는 일부를 동시에 활성화시키도록 구성된 디코더 회로를 포함하며, 상기 제 1 선택 신호들은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들에 각각 인가되며; 그리고 상기 제 1 선택 신호들 모두 또는 일부가 동시에 활성화될 때, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영된다.
이 실시예에 있어서, 상기 디코더 회로는, 프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 제 1 열 어드레스에 응답하여 상기 제 1 선택 신호들 모두 또는 일부를 동시에 활성화시킨다.
이 실시예에 있어서, 상기 디코더 회로는, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 제 1 열 어드레스에 응답하여 상기 제 1 선택 신호들 중 어느 하나를 활성화시킨다.
이 실시예에 있어서, 상기 데이터 출력 라인들을 소정의 단위로 선택하는 선 택 회로와; 프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로와; 그리고 상기 패스/페일 점검 회로의 출력에 응답하여 프로그램 검증 동작을 제어하도록 구성되는 제어 로직가 더 제공된다.
이 실시예에 있어서, 상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들이 더 제공된다. 상기 디코더 회로는 제 2 열 어드레스에 응답하여 제 2 선택 신호들을 발생한다. 상기 선택 회로는 데이터 로딩 동작시 상기 제 2 선택 신호들에 응답하여 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달한다.
이 실시예에 있어서, 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들은 상기 제 1 및 제 2 선택 신호들에 따라 대응하는 페이지 버퍼 그룹들에 저장된다.
이 실시예에 있어서, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 각각은 데이터를 저장하도록 구성된 레지스터와; 그리고 대응하는 제 1 선택 신호가 활성화될 때, 상기 레지스터에 저장된 값에 따라 대응하는 데이터 출력 라인을 접지시키도록 구성된 데이터 출력부를 포함한다.
이 실시예에 있어서, 상기 각 페이지 버퍼의 레지스터는 대응하는 메모리 셀이 프로그램된 셀일 때 대응하는 데이터 출력부로 로직 로우 레벨을 출력하도록 구성된다.
이 실시예에 있어서, 상기 각 페이지 버퍼의 레지스터는 대응하는 메모리 셀 이 소거된 셀일 때 대응하는 데이터 출력부로 로직 하이 레벨을 출력하도록 구성된다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 열 어드레스를 발생하도록 구성된 어드레스 발생 회로와; 상기 열 어드레스에 응답하여 제 1 및 제 2 선택 신호들을 발생하도록 구성된 디코더 회로와; 상기 제 1 선택 신호들에 응답하여 동작하며, 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 상기 제 1 선택 신호들에 의해서 각각 제어되는 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 상기 제 2 선택 신호들에 응답하여 상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와; 프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로와; 그리고 상기 패스/페일 점검 회로의 출력에 응답하여 상기 어드레스 발생 회로 및 상기 디코더 회로를 제어하는 제어 로직을 포함하며, 상기 프로그램 검증 동작시, 상기 제어 로직은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 디코더 회로를 제어한다. 바람직하게, 상기 프로그램 검증 동작시, 상기 제어 로직은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들의 데이터 값들이 리페어 단위로 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 디코더 회로를 제어한다.
이 실시예에 있어서, 상기 제어 로직은, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 디코더 회로를 제어한다.
이 실시예에 있어서, 상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들이 더 제공된다. 상기 선택 회로는, 데이터 로딩 동작시, 상기 제 2 선택 신호들에 응답하여 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달한다.
이 실시예에 있어서, 상기 페이지 버퍼 그룹들 각각은 상기 제 1 선택 신호들에 응답하여 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들을 래치하도록 구성된다.
이 실시예에 있어서, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 각각은 데이터를 저장하도록 구성된 레지스터와; 그리고 대응하는 제 1 선택 신호가 활성화될 때, 상기 레지스터에 저장된 값에 따라 대응하는 데이터 출력 라인을 접지시키도록 구성된 데이터 출력부를 포함한다.
본 발명의 또 다른 특징에 따르면, 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들을 포함하는 불 휘발성 메모리 장치의 프로그램 검증 방법이 제공된다. 이 프로그램 검증 방법은 프로그램된 메모리 셀들의 상태들을 상기 페이지 버퍼 회로의 페이지 버퍼들에 각각 저장하는 단계와; 그리고 동작 모드에 따라 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어하는 단계를 포함한다.
이 실시예에 있어서, 프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들은 대응하는 데이터 출력 라인에 동시에 반영된다.
이 실시예에 있어서, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영된다.
이 실시예에 있어서, 상기 데이터 출력 라인들을 소정의 단위로 선택하는 단계와; 그리고 프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 단계이 더 제공된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 3은 본 발명의 바람직한 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NAND형 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NOR형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 3을 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (1000)는 데이터를 저장하기 위한 메모리 셀 어레이 (1100)를 포함하며, 메모리 셀 어레이 (1100)는 복수의 셀 스트링들 (또는 낸드 스트링들이라 불림)을 포함한다. 비록 도면에는 도시되지 않았지만, 잘 알려진 바와 같이, 각 셀 스트링은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터, 제 2 선택 트랜지스터로서 접지 선택 트랜지스터, 그리고 선택 트랜지스터들 사이에 직렬 연결된 복수의 플래시 또는 불 휘발성 메모리 셀들로 구성된다. 스트링 및 접지 선택 트랜지스터들은 스트링 및 접지 선택 라인들에 의해서 각각 제어된다. 각 셀 스트링의 플래시 메모리 셀들은 플로팅 게이트 트랜지스터들 (floating gate transistor)로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들에 각각 연결된다.
행 디코더 회로 (도면에는, "X-DEC"로 표기됨) (1200)는 어드레스 발생 회로 (1300)로부터의 행 어드레스 (RA)에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. 예를 들면, 행 선택 회로 (1200)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압을 공급하고 비선택되는 워드 라인들로 패스 전압 (프로그램 전압보다 낮음)을 공급한다. 행 선택 회로 (1200)는 읽기 동작 모드시 선택되는 워드 라인으로 접지 전압을 공급하고 비선택되는 워드 라인들로 읽기 전압 (패스 전압보다 낮고 접지 전압보다 높음)을 공급한다. 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이며, 잘 알려진 전하 펌프를 이용한 고전압 발생 회로 (미도시됨)에 의해서 생성된다. 어드레스 발생 회로 (1300)는 제어 로직 (1400)에 의해서 제어되며, 행 및 열 어드레스들 (RA, CA)을 발생한다. 열 디코더 회로 (도면에는, "Y-DEC"로 표기됨) (1500)는 제어 로직 (1400)로부터의 제어 신호들 (YSCAN_EN, YA_EN)에 응답하여 동작하며, 열 어드레스 (CA)를 디코딩하여 제 1 내지 제 3 선택 신호들 (Ypi, Yqj, Yrj) (i 및 j는 양의 정수)을 발생한다. 제어 신호 (YSCAN_EN)가 비활성화될 때 즉, 프로그램 검증 동작을 제외한 나머지 동작들 (예를 들면, 읽기 동작, 프로그램 동작, 소거 동작 등) 동안, 열 디코더 회로 (1500)는 제어 신호 (YA_EN) 및 열 어드레스 (CA)에 응답하여 제 1 선택 신호들 (Ypi) 중 어느 하나를 활성화시킨다. 제어 신호 (YSCAN_EN)가 활성화될 때 즉, 프로그램 검증 구간 동안, 열 디코더 회로 (1500)는 제어 신호 (YA_EN) 및 열 어드레스 (CA)에 응답하여 제 1 선택 신호들 (Ypi) 모두 또는 일부를 동시에 활성화시킨다. 이는 이후 상세히 설명될 것이다.
계속해서, 메모리 셀 어레이 (1100)를 통해 배열되는 비트 라인들 (BL0-BLm, RBL0-RBLx)은 페이지 버퍼 회로 (1600)에 전기적으로 연결되어 있다. 페이지 버퍼 회로 (1600)는 읽기/검증 동작 모드에서 비트 라인들 (BL0-BLm, RBL0-RBLx)을 통해 선택 워드 라인의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들 (BL0-BLm, RBL0-RBLx)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다. 페이지 버퍼 회로 (1600)에는 비트 라인들 (BL0-BLm, RBL0-RBLx)에 각각 대응하는 페이지 버퍼들이 제공될 수 있다. 또는, 각 페이지 버퍼는 한 쌍의 비트 라인들을 공유하도록 구현될 수 있다. 페이지 버퍼 회로 (1600)는 제 1 선택 신호들 (Ypi)에 응답하여 읽혀진 데이터를 로컬 데이터 출력 라인들 (LDOLn)로 출력한다. 각 로컬 데이터 출력 라인에는 복수 개의 페이지 버퍼들 (이하, "페이지 버퍼 그룹"이라 칭함)이 공통으로 연결되며, 각 페이지 버퍼 그룹의 페이지 버퍼들은 제 1 선택 신호들 (Ypi)에 의해서 각각 선택된다. 각 페이지 버퍼 그룹의 페이지 버퍼들은 제 1 선택 신호들 (Ypi)에 각각 대응한다. 예를 들면, 하나의 선택 신호가 활성화될 때, 각 페이지 버퍼 그룹에 속하는 하나의 페이지 버퍼의 데이터가 대응하는 로컬 데이터 출력 라인에 반영된다. 선택 신호들 모두 또는 일부만이 활성화될 때, 각 페이지 버퍼 그룹에 속하는 페이지 버퍼들 모두 또는 일부의 데이터가 대응하는 로컬 데이터 출력 라인에 공통으로 반영된다. 앞서 설명된 바와 같이, 프로그램 검증 동작시 제 1 선택 신호들 (Ypi) 모두 또는 일부가 동시에 활성화되기 때문에, 각 페이지 버퍼 그룹에 대응하는 하나의 로컬 데이터 출력 라인에는 2 또는 그 보다 많은 페이지 버퍼들의 읽혀진 데이터 값들이 동시에 반영될 것이다. 또한, 페이지 버퍼 회로 (1600)는 제 1 선택 신호들 (Ypi)에 응답하여 로컬 데이터 입력 라인들 (LDILn)의 프로그램될 데이터를 래치한다.
예시적인 실시예에 있어서, 제 1 선택 신호들 (Ypi)은, 프로그램 검증 동작시, (Yp0, Yp1), (Yp2, Yp3), (Yp4, Yp5), 등과 같이 쌍으로 활성화된다. 본 발명에 따른 불 휘발성 메모리 장치의 경우, 하나의 페이지 버퍼 (또는 결함 비트 라인에 연결된 페이지 버퍼)이 결함이 있는 것으로 판별될 때, 결함이 있는 페이지 버퍼는 여분의 페이지 버퍼로 리페어된다. 이때, 결함이 있는 페이지 버퍼 뿐만 아니라 인접한 페이지 버퍼가 동시에 여분의 페이지 버퍼로 리페어된다. 2개의 페이지 버퍼들은 하나의 리페어 단위를 구성한다. 본 발명에 있어서, 프로그램 검증 동작시, 리페어 단위를 구성하는 페이지 버퍼들의 읽혀진 데이터 값들이 동시에 하나의 로컬 데이터 출력 라인에 반영된다. 마찬가지로, 여분의 페이지 버퍼들의 읽혀진 데이터 값들 역시 리페어 단위 (한 쌍씩)로 대응하는 로컬 데이터 출력 라인 (미도 시됨)으로 동시에 반영됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
선택 회로 (1700)는 제 2 및 제 3 선택 신호들 (Yqj, Yrj)에 응답하여 동작한다. 읽기/검증 동작시, 선택 회로 (1700)는 제 2 및 제 3 선택 신호들 (Yqj, Yrj)에 응답하여 로컬 데이터 출력 라인들 (LDOLn)을 소정 단위 (예를 들면, x8, x16, x32, 등)로 선택하고 선택된 로컬 데이터 출력 라인들 상의 데이터 값들을 대응하는 그로벌 데이터 출력 라인들 (GDOLx)로 각각 전달한다. 데이터 로딩 동작시, 선택 회로 (1700)는 제 2 및 제 3 선택 신호들 (Yqj, Yrj)에 응답하여 로컬 데이터 입력 라인들 (LDILn)을 소정 단위 (예를 들면, x8, x16, x32, 등)로 선택하고 그로벌 데이터 입력 라인들 (GDILn) 상의 프로그램될 데이터 값들을 선택된 로컬 데이터 입력 라인들로 각각 전달한다. 그로벌 데이터 입력 라인들 (GDILn)은 프로그램될 데이터를 입력받도록 데이터 입출력 회로 (1800)에 전기적으로 연결되어 있다. 그로벌 데이터 출력 라인들 (GDOLn)은 읽기 동작시 읽혀진 데이터를 외부로 출력하도록 데이터 입출력 회로 (1800)에 전기적으로 연결되어 있다. 패스/페일 점검 회로 (1900)는 프로그램 검증 동작시 선택 회로 (1700)에 의해서 선택된 데이터 값들을 입력받도록 그로벌 데이터 출력 라인들 (GDOLn)에 전기적으로 연결되어 있다. 데이터 입출력 회로 (1800)는 데이터 입력시 프로그램 데이터를 입력받도록 그리고 데이터 출력시 읽혀진 데이터를 출력하도록 제어 로직 (1400)에 의해서 제어된다.
비록 도면에는 도시되지 않았지만, 그로벌 데이터 입/출력 라인들을 하이 레벨 (또는 로우 레벨)로 프리챠지하는 수단이 불 휘발성 메모리 장치에 제공될 것이다. 그러한 수단은, 일예로서, 데이터 입출력 회로 (1800)에 제공될 수 있다.
패스/페일 점검 회로 (1900)는 그로벌 데이터 출력 라인들 (GDOLn) 상의 데이터 값들이 모두 패스 데이터 값을 갖는 지의 여부를 점검한다. 만약 입력된 데이터 값들이 모두 패스 데이터 값을 가지면, 패스/페일 점검 회로 (1900)는 프로그램 패스를 나타내는 패스/페일 신호 (PF)를 제어 로직 (1400)으로 출력한다. 만약 입력된 데이터 값들 중 적어도 하나가 페일 데이터 값을 가지면, 패스/페일 점검 회로 (1900)는 프로그램 페일을 나타내는 패스/페일 신호 (PF)를 제어 로직 (1400)으로 출력한다. 제어 로직 (1400)은 불 휘발성 메모리 장치 (1000)의 전반적인 동작을 제어하도록 구성된다. 제어 로직 (140)은 프로그램 검증 동작시 패스/페일 신호 (PF)에 응답하여 어드레스 발생 회로 (1300) 및 열 디코더 회로 (1500)를 제어한다. 예를 들면, 패스/페일 신호 (PF)가 프로그램 패스를 나타낼 때, 열 어드레스 (CA)가 1만큼 증가되도록 어드레스 발생 회로 (1300)를 제어함과 동시에 제어 신호 (YSCAN_EN)가 계속해서 활성화되게 한다. 즉, 계속해서 Y-스캔 동작이 수행된다. 패스/페일 신호 (PF)가 프로그램 페일을 나타낼 때, 제어 로직 (1400)은 제어 신호 (YSCAN_EN)를 비활성화시킴과 동시에 어드레스 발생 회로 (1300)의 동작을 중지시킨다. 즉, Y-스캔 동작이 중지되고, 다음의 프로그램 루프의 프로그램 동작이 제어 로직 (1400)의 제어에 따라 수행될 것이다. 이때, 어드레스 발생 회로 (1300)는 초기화되지 않는다. 즉, 이전에 생성된 열 어드레스는 다음의 프로그램 루프의 프로그램 검증 동작시 초기 열 어드레스로서 사용된다.
상술한 바와 같이, 프로그램 검증 동작시, 제 1 선택 신호들 (Ypi) 모두 또는 일부가 동시에 활성화됨에 따라, 적어도 2개 또는 그 보다 많은 페이지 버퍼들 의 데이터 값들이 하나의 로컬 데이터 출력 라인에 동시에 반영된다. 패스/페일 점검 회로 (1900)는 로컬 데이터 출력 라인에 반영된 정보를 기초로 하여 프로그램 패스/페일을 판별한다. 따라서, Y-스캔 동작을 수행하는 데 걸리는 시간이 단축될 수 있고, 그 결과 전체 프로그램 시간이 단축될 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 페이지 버퍼 회로 및 선택 회로를 보여주는 블록도이다.
도 4를 참조하면, 먼저, 페이지 버퍼 회로 (1600)는 복수 개의 페이지 버퍼 그룹들 (PBG0-PBGy)로 구성된다. 페이지 버퍼 그룹들 (PBG0-PBGy) 각각은, 예를 들면, 8개의 페이지 버퍼들 (PB0-PB7)로 구성되고, 각 페이지 버퍼 그룹의 페이지 버퍼들 (PB0-PB7)에는 대응하는 선택 신호들 (Yp0-Yp7)이 각각 인가된다. 예를 들면, 페이지 버퍼 (PB0)에는 선택 신호 (Yp0)가 인가되고, 페이지 버퍼 (PB1)에는 선택 신호 (Yp1)가 인가된다. 페이지 버퍼 (PB6)에는 선택 신호 (Yp6)가 인가되고, 페이지 버퍼 (PB7)에는 선택 신호 (Yp7)가 인가된다. 페이지 버퍼 그룹들 (PBG0-PBGy)의 수는 로컬 데이터 출력 라인들 (LDOL0-LDOLy)의 수와 일치한다. 대응하는 로컬 데이터 출력 라인에는 대응하는 페이지 버퍼 그룹의 페이지 버퍼들이 공통으로 연결되어 있다. 예를 들면, 페이지 버퍼 그룹 (PBG0)의 페이지 버퍼들 (PB0-PB7)은 로컬 데이터 출력 라인 (LDOL0)에 공통으로 연결되어 있다. 페이지 버퍼 그룹 (PBG1)의 페이지 버퍼들 (PB0-PB7)은 로컬 데이터 출력 라인 (LDOL1)에 공통으로 연결되어 있다. 선택 신호들 (Yp0-Yp7) 중 어느 하나 (예를 들면, Yp0)가 활성화될 때, 활성화된 선택 신호 (Yp0)가 인가되는 페이지 버퍼 그룹들 (PBG0-PBGy)의 페이 지 버퍼들 (PB0)은 대응하는 로컬 데이터 출력 라인들 (LDOL0-LDOLy)로 데이터 값들을 출력한다.
페이지 버퍼 그룹들 (PBG0-PBGy)은 또한 로컬 데이터 입력 라인들 (LDIL0-LDILy)에 각각 연결되어 있다. 대응하는 로컬 데이터 입력 라인은 대응하는 페이지 버퍼 그룹의 페이지 버퍼들과 공통으로 연결되어 있다. 예를 들면, 페이지 버퍼 그룹 (PBG0)의 페이지 버퍼들 (PB0-PB7)은 로컬 데이터 입력 라인 (LDIL0)에 공통으로 연결되어 있다. 선택 신호들 (Yp0-Yp7) 중 어느 하나 (예를 들면, Yp0)가 활성화될 때, 활성화된 선택 신호 (Yp0)가 인가되는 페이지 버퍼 그룹들 (PBG0-PBGy)의 페이지 버퍼들 (PB0)에는 대응하는 로컬 데이터 입력 라인들 (LDOL0-LDOLy) 상의 프로그램될 데이터 값들이 각각 전달된다. 각 로컬 데이터 입력 라인은 상보적인 데이터 신호들을 전송하도록 쌍으로 구성되지만, 도시의 편의상 하나의 로컬 데이터 입력 라인만이 도시되어 있다.
계속해서 도 4를 참조하면, 선택 회로 (1700)는 디코더 (1710), 입력 스위치들 (SWIN0-SWINy), 그리고 출력 스위치들 (SWOUT0-SWOUTy)을 포함한다. 디코더 (1710)은 선택 신호들 (Yqj, Yrj)을 디코딩하여 스위치 제어 신호들 (S0-Sy)을 발생한다. 스위치 제어 신호들 (S0-Sy)은 소정 단위 (예를 들면 x8, x16, x32, 등)의 입력/출력 스위치들이 턴 온되도록 활성화된다. 입력 스위치들 (SWIN0-SWINy)은, 프로그램 동작 모드의 데이터 로딩 동작시, 대응하는 스위치 제어 신호들에 응답하여 로컬 데이터 입력 라인들 (LDIL0-LDILy) 중 일부를 선택하고, 선택된 로컬 데이터 입력 라인들로 그로벌 데이터 입력 라인들 (GDILx)의 프로그램될 데이터 값들을 전달한다. 출력 스위치들 (SWOUT0-SWOUTy)은, 읽기/검증 동작시, 대응하는 스위치 제어 신호들에 응답하여 로컬 데이터 출력 라인들 (LDOL0-LDOLy) 중 일부를 그로벌 데이터 출력 라인들 (GDOLx)에 전기적으로 연결한다.
도 5는 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 보여주는 회로도이다.
도 5에 도시된 페이지 버퍼는 페이지 버퍼 회로 (1600)의 페이지 버퍼들 중 어느 하나에 대응하는 것으로, 나머지 페이지 버퍼들 역시 도 5에 도시된 것과 실질적으로 동일하게 구성될 것이다. 페이지 버퍼 (PB0)는 레지스터 (REG)와 데이터 출력부 (DOP)로 구성된다. 레지스터 (REG)는, 프로그램 동작 모드시, 선택 신호 (Yp0)에 응답하여 로컬 데이터 입력 라인 (LDIL0)의 데이터를 래치하도록 구성된다. 레지스터 (REG)는 읽기 동작 모드시 비트 라인 (BL0)을 통해 메모리 셀의 데이터를 래치하도록 구성된다. 읽기 동작 모드시, 데이터 출력부 (DOP)는 선택 신호 (Yp0)의 활성화시 레지스터 (REG)에 저장된 값에 따라 데이터 출력 라인 (LDOL0)을 접지시킨다. 데이터 출력부 (DOP)는 레지스터 (REG)에 저장된 값에 의해서 제어되는 제 1 스위치 (SW1)와 선택 신호 (Yp0)에 의해서 제어되는 제 2 스위치 (SW2)로 구성된다.
읽기/검증 동작시, 선택된 메모리 셀이 오프 셀 (또는 프로그램된 셀)인 경우, 레지스터 (REG)는 로직 로우 레벨을 출력하도록 구성된다. 즉, 선택된 메모리 셀이 오프 셀 (또는 프로그램된 셀)인 경우, 데이터 출력부 (DOP)의 제 1 스위치 (SW1)는 오프된다. 읽기/검증 동작시, 선택된 메모리 셀이 온 셀 (또는 소거된 셀) 인 경우, 레지스터 (REG)는 로직 하이 레벨을 출력하도록 구성된다. 즉, 선택된 메모리 셀이 온 셀 (또는 소거된 셀)인 경우, 데이터 출력부 (DOP)의 제 1 스위치 (SW1)는 온된다.
프로그램될 데이터는 다음과 같은 과정을 통해 레지스터 (REG)에 전달된다. 프로그램될 데이터는 데이터 입출력 회로 (1800)와 선택 회로 (1700)를 통해 로컬 데이터 입력 라인 (예를 들면, LDIL0)으로 전달된다. 만약 프로그램될 데이터가 '0'이면, 로컬 데이터 입력 라인 (LDIL0)은 로우 레벨을 갖는다. 선택 신호 (Yp0)가 하이로 활성화될 때, 로컬 데이터 입력 라인 (LDIL0) 상의 데이터는 레지스터 (REG)에 로드된다. 만약 프로그램될 데이터가 '1'이면, 로컬 데이터 입력 라인 (LDIL0)은 하이 레벨을 갖는다. 선택 신호 (Yp0)가 하이로 활성화될 때, 로컬 데이터 입력 라인 (LDIL0) 상의 데이터는 레지스터 (REG)에 로드된다. 프로그램 동작시, 레지스터 (REG)에 로드된 데이터에 따라 비트 라인 (BL0)이 전원 전압 또는 접지 전압으로 설정되고, 잘 알려진 방식에 따라 비트 라인 (BL0)에 연결된 셀 스트링의 선택된 메모리 셀이 프로그램될 것이다.
프로그램된 메모리 셀의 상태는 다음과 같은 과정을 통해 레지스터 (REG)로 전달된다.
레지스터 (REG)는 비트 라인 (BL0)을 통해 선택된 메모리 셀의 상태를 감지하고, 감지된 상태를 임시 저장한다. 만약 선택된 메모리 셀이 오프 셀 (또는 프로그램된 셀)이면, 레지스터 (REG)는 로우-레벨 신호를 제 1 스위치 (SW1)로 출력한다. 선택 신호 (Yp0)가 활성화되더라도, 제 1 스위치 (SW1)가 오프되어 있기 때문 에, 로컬 데이터 출력 라인 (LDOL0)은 프리챠지 상태 (예를 들면, 로직 하이 레벨)를 갖는다. 만약 선택된 메모리 셀이 온 셀 (또는 소거된 셀)이면, 레지스터 (REG)는 하이-레벨 신호를 제 1 스위치 (SW1)로 출력한다. 선택 신호 (Yp0)가 활성화될 때, 제 1 스위치 (SW1)가 온되어 있기 때문에, 로컬 데이터 출력 라인 (LDOL0)은 온된 스위치들 (SW1, SW2)을 통해 접지된다. 로컬 데이터 출력 라인 (LDOL0) 상의 데이터는 선택 회로 (1700)를 통해 패스/페일 점검 회로 (1900)로 전달된다.
도 6은 본 발명의 바람직한 실시예에 따른 열 디코더 회로를 보여주는 회로도이다.
도 6을 참조하면, 본 발명에 따른 열 디코더 회로 (1500)는 제 1 디코더 (1510)와 제 2 디코더 (1520)를 포함한다. 제 1 디코더 (1510)는 제어 신호들 (YSCAN_EN, YA_EN)에 응답하여 제 1 열 어드레스 (CA0-CA2)를 디코딩하고, 디코딩 결과로서 제 1 선택 신호들 (Yp0-Yp7)을 발생한다. 제 2 디코더 (1520)는 제어 신호 (YA_EN)에 응답하여 제 2 열 어드레스 (CA3-CAz)를 디코딩하며, 디코딩 결과로서 제 2 및 제 3 선택 신호들 (Yqj, Yrj)을 발생한다. 제 1 디코더 (1510)는 제어 신호 (YSCAN_EN)가 하이로 활성화될 때 열 어드레스 신호 (CA0)와 관계없이 열 어드레스 신호들 (CA1, CA2)을 디코딩하여 제 1 선택 신호들 (Yp0-Yp7)을 활성화시킨다. 이는 제어 신호 (YSCAN_EN)의 활성화 동안 열 어드레스 신호들 (CA0-CA2)이 입력될 때 2개의 선택 신호들이 동시에 활성화됨을 의미한다.
도 6에는 2개의 선택 신호들이 동시에 활성화되도록 제 1 디코더 (151)가 구현되었지만, 4 또는 모든 선택 신호들이 동시에 활성화되도록 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 7은 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 검증 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
불 휘발성 메모리 장치가 프로그램 동작 모드에 진입하면, 어드레스 발생 회로 (1300)는 제어 로직 (1400)의 제어하에 입력된 열 어드레스에 따라 열 어드레스들을 순차적으로 발생한다. 열 디코더 회로 (1500)는 생성된 열 어드레스에 응답하여 제 1 내지 제 3 선택 신호들 (Ypi, Yqj, Yrj)을 발생한다. 이때, 제어 신호 (YSCAN_EN)는 비활성화되지 않기 때문에, 제 1 선택 신호들 (Yp0-Yp7) 중 하나만이 활성화된다. 즉, 각 페이지 버퍼 그룹의 페이지 버퍼들 (PB0-PB7) 중 하나만이 선택된다. 선택 회로 (1700)는 제 2 및 제 3 선택 신호들 (Yqj, Yrj)에 응답하여 로컬 데이터 입력 라인들 중 일부를 선택한다. 이때, 프로그램될 데이터는 데이터 입출력 회로 (1800)를 통해 그로벌 데이터 입력 라인들 (GDILx)로 전달된다. 그로벌 데이터 입력 라인들 (GDILx)로 전달된 프로그램될 데이터 비트들은 선택 회로 (1700)에 의해서 선택된 로컬 데이터 입력 라인들로 전달된다. 선택된 로컬 데이터 입력 라인들과 연결된 그리고 활성화된 제 1 선택 신호를 공급받는 페이지 버퍼들에는 프로그램될 데이터 비트들이 각각 로딩된다. 상술한 과정들을 통해 프로그램될 데이터 비트들이 페이지 버퍼 회로 (1600)에 로딩될 것이다.
입력된 행 어드레스에 따라 워드 라인이 선택되고 페이지 버퍼 회로 (1600)에 로딩된 데이터 비트들에 따라 비트 라인들이 전원 전압 또는 접지 전압으로 공 급됨에 따라, 선택된 워드 라인의 메모리 셀들이 정해진 프로그램 루프 횟수 내에서 프로그램될 것이다. 일단 첫 번째 프로그램 루프의 프로그램 동작이 수행되면, 프로그램된 메모리 셀들의 문턱 전압들이 원하는 문턱 전압으로 증가되었는 지의 여부를 판별하기 위한 프로그램 검증 동작이 수행된다. 프로그램된 메모리 셀들의 문턱 전압들이 원하는 문턱 전압으로 증가되었는 지의 여부를 판별하기 위해서, 먼저, 선택된 메모리 셀들의 상태들은 앞서 설명된 것과 동일한 방식으로 페이지 버퍼 회로 (1600)의 레지스터들 (REG)에 저장될 것이다. 그 다음에, 페이지 버퍼 회로 (1600)에 저장된 데이터 값들이 Y-스캔 방식을 통해 패스/페일 점검 회로 (1900)로 순차적으로 전달된다. 선택된 메모리 셀들의 상태들이 페이지 버퍼 회로 (1600)에 저장된 후, 제어 로직 (1400)은 Y-스캔 동작을 알리는 제어 신호 (YSCAN_EN)를 활성화시킨다. 이와 동시에, 어드레스 발생 회로 (1300)는 제어 로직 (1400)의 제어에 따라 열 어드레스 (CA)를 발생한다.
열 디코더 회로 (1500)는 제어 신호들 (YA_EN, YSCAN_EN)에 응답하여 입력된 열 어드레스를 디코딩하고, 디코딩 결과로서 제 1 내지 제 3 선택 신호들 (Ypi, Yqj, Yrj)을 발생한다. 특히, 제어 신호 (YSCAN_EN)가 활성화되어 있기 때문에, 열 디코더 회로 (1500)의 제 1 디코더 (1510)는 2개의 선택 신호들 (Yp0, Yp1)을 동시에 활성화시킨다. 즉, 2개의 선택 신호들 (Yp0, Yp1)이 동시에 활성화됨에 따라, 각 페이지 버퍼 그룹에서 2개의 페이지 버퍼들 (PB0, PB1)의 데이터 값들이 대응하는 로컬 데이터 출력 라인에 동시에 반영된다. 예를 들면, 각 페이지 버퍼 그룹의 페이지 버퍼들 (PB0, PB1)에 래치된 데이터 값들이 모두 프로그램 패스를 나타내는 로우 레벨을 갖는 경우, 각 페이지 버퍼의 데이터 출력부 (DOP)의 제 1 스위치 (SW1)는 오프되며, 그 결과 대응하는 로컬 데이터 출력 라인은 프로그램 패스를 나타내는 프리챠지 레벨인 하이 레벨을 갖는다. 반면에, 각 페이지 버퍼 그룹의 페이지 버퍼들 (PB0, PB1)에 래치된 데이터 값들 중 적어도 하나가 프로그램 페일을 나타내는 하이 레벨을 갖는 경우, 임의의 페이지 버퍼의 데이터 출력부 (DOP)의 제 1 스위치 (SW1)는 온되며, 그 결과 로컬 데이터 출력 라인은 프로그램 페일을 알리는 로우 레벨을 갖는다.
로컬 데이터 출력 라인의 로직 레벨은 선택 회로 (1700)를 통해 그로벌 데이터 출력 라인으로 전달되며, 패스/페일 점검 회로 (1900)는 그로벌 데이터 출력 라인의 로직 레벨에 따라 현재 생성된 열 어드레스의 메모리 셀들이 원하는 문턱 전압으로 프로그램되었는 지의 여부를 판별한다. 만약 프로그램된 것으로 판별되면, 제어 로직 (1400)은 패스/페일 신호 (PF)에 응답하여 다음의 열 어드레스가 생성되도록 어드레스 발생 회로 (1300)를 제어한다. 다음의 Y-스캔 동작은 앞서 설명된 것과 동일하게 수행될 것이다. 만약 프로그램되지 않은 것으로 판별되면, 제어 로직 (1400)은 패스/페일 신호 (PF)에 응답하여 현재의 프로그램 검증 동작이 종료되도록 제어 신호들 (YA_EN, YSCAN_EN)을 비활성화시킨다. 이후, 다음의 프로그램 루프의 프로그램 동작이 앞서 설명된 것과 동일한 방식으로 수행될 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 프로그램 검증 동작시, 각 페이지 버퍼 그룹에 속하는 페이지 버퍼들 중 적어도 2개 또는 그 보다 많은 페이지 버퍼들의 데이터 값들이 하나의 로컬 데이터 출력 라인에 동시에 반영되게 함으로써, Y-스캔 동작을 수행하는 데 걸리는 시간을 단축시킬 수 있다. 결과적으로, 전체 프로그램 시간이 단축될 수 있다.

Claims (40)

  1. 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와;
    상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며;
    상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고
    프로그램 검증 동작시 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하는 불 휘발성 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 데이터 출력 라인에 동시에 반영된 데이터 값들은 리페어 단위를 구성하는 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 회로는, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 페이지 버퍼 회로를 제어하는 불 휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와; 그리고
    프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로를 더 포함하는 불 휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 회로는 상기 패스/페일 점검 회로의 출력에 응답하여 프로그램 검증 동작을 제어하도록 구성되는 불 휘발성 메모리 장치.
  7. 제 5 항에 있어서,
    상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들을 더 포함하는 불 휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 선택 회로는 데이터 로딩 동작시 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 회로는 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들을 래치하도록 상기 페이지 버퍼 회로를 제어하는 불 휘발성 메모리 장치.
  10. 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와;
    상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며;
    상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고
    프로그램 검증 동작시 제 1 열 어드레스에 응답하여 제 1 선택 신호들 모두 또는 일부를 동시에 활성화시키도록 구성된 디코더 회로를 포함하며,
    상기 제 1 선택 신호들은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들에 각각 인가되며; 그리고 상기 제 1 선택 신호들 모두 또는 일부가 동시에 활성화될 때, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되는 불 휘발성 메모리 장치.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 디코더 회로는, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 제 1 열 어드레스에 응답하여 상기 제 1 선택 신호들 중 어느 하나를 활성화시키는 불 휘발성 메모리 장치.
  13. 제 10 항에 있어서,
    상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와; 그리고
    프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로를 더 포함하는 불 휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 패스/페일 점검 회로의 출력에 응답하여 프로그램 검증 동작을 제어하 도록 구성되는 제어 로직을 더 포함하는 불 휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들을 더 포함하는 불 휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 디코더 회로는 제 2 열 어드레스에 응답하여 제 2 선택 신호들을 발생하는 불 휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 선택 회로는 데이터 로딩 동작시 상기 제 2 선택 신호들에 응답하여 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달하는 불 휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들은 상기 제 1 및 제 2 선택 신호들에 따라 대응하는 페이지 버퍼 그룹들에 저장되는 불 휘발성 메모리 장치.
  19. 제 10 항에 있어서,
    상기 각 페이지 버퍼 그룹의 페이지 버퍼들 각각은
    데이터를 저장하도록 구성된 레지스터와; 그리고
    대응하는 제 1 선택 신호가 활성화될 때, 상기 레지스터에 저장된 값에 따라 대응하는 데이터 출력 라인을 접지시키도록 구성된 데이터 출력부를 포함하는 불 휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 각 페이지 버퍼의 레지스터는 대응하는 메모리 셀이 프로그램된 셀일 때 대응하는 데이터 출력부로 로직 로우 레벨을 출력하도록 구성되는 불 휘발성 메모리 장치.
  21. 제 19 항에 있어서,
    상기 각 페이지 버퍼의 레지스터는 대응하는 메모리 셀이 소거된 셀일 때 대응하는 데이터 출력부로 로직 하이 레벨을 출력하도록 구성되는 불 휘발성 메모리 장치.
  22. 열 어드레스를 발생하도록 구성된 어드레스 발생 회로와;
    상기 열 어드레스에 응답하여 제 1 및 제 2 선택 신호들을 발생하도록 구성된 디코더 회로와;
    상기 제 1 선택 신호들에 응답하여 동작하며, 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와;
    상기 페이지 버퍼 그룹들 각각은 상기 제 1 선택 신호들에 의해서 각각 제어되는 복수 개의 페이지 버퍼들로 구성되며;
    상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과;
    상기 제 2 선택 신호들에 응답하여 상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와;
    프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로와; 그리고
    상기 패스/페일 점검 회로의 출력에 응답하여 상기 어드레스 발생 회로 및 상기 디코더 회로를 제어하는 제어 로직을 포함하며,
    상기 프로그램 검증 동작시, 상기 제어 로직은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제어 로직은, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  24. 제 22 항에 있어서,
    상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들을 더 포함하는 불 휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 선택 회로는, 데이터 로딩 동작시, 상기 제 2 선택 신호들에 응답하여 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달하는 불 휘발성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 페이지 버퍼 그룹들 각각은 상기 제 1 선택 신호들에 응답하여 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들을 래치하도록 구성되는 불 휘발성 메모리 장치.
  27. 제 22 항에 있어서,
    상기 각 페이지 버퍼 그룹의 페이지 버퍼들 각각은
    데이터를 저장하도록 구성된 레지스터와; 그리고
    대응하는 제 1 선택 신호가 활성화될 때, 상기 레지스터에 저장된 값에 따라 대응하는 데이터 출력 라인을 접지시키도록 구성된 데이터 출력부를 포함하는 불 휘발성 메모리 장치.
  28. 제 22 항에 있어서,
    상기 프로그램 검증 동작시, 상기 제어 로직은 상기 각 페이지 버퍼 그룹의 페이지 버퍼들의 데이터 값들이 리페어 단위로 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 디코더 회로를 제어하는 불 휘발성 메모리 장치.
  29. 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와; 상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며; 상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들을 포함하는 불 휘발성 메모리 장치의 프로그램 검증 방법에 있어서:
    프로그램된 메모리 셀들의 상태들을 상기 페이지 버퍼 회로의 페이지 버퍼들에 각각 저장하는 단계와; 그리고
    프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 모두 또는 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어하는 단계를 포함하는 것을 특징으로 하는 프로그램 검증 방법.
  30. 삭제
  31. 제 29 항에 있어서,
    읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되는 것을 특징으로 하는 프로그램 검증 방법.
  32. 제 29 항에 있어서,
    상기 데이터 출력 라인들을 소정의 단위로 선택하는 단계와; 그리고
    프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 검증 방법.
  33. 복수 개의 페이지 버퍼 그룹들을 포함하는 페이지 버퍼 회로와;
    상기 페이지 버퍼 그룹들 각각은 복수 개의 페이지 버퍼들로 구성되며;
    상기 페이지 버퍼 그룹들에 각각 대응하는 복수의 데이터 출력 라인들과; 그리고
    프로그램 검증 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 일부의 데이터 값들이 대응하는 데이터 출력 라인에 동시에 반영되도록 상기 페이지 버퍼 회로를 제어하는 제어 회로를 포함하는 불 휘발성 메모리 장치.
  34. 삭제
  35. 제 33 항에 있어서,
    상기 제어 회로는, 읽기 동작시, 상기 각 페이지 버퍼 그룹의 페이지 버퍼들 중 어느 하나의 데이터 값이 대응하는 데이터 출력 라인에 반영되도록 상기 페이지 버퍼 회로를 제어하는 불 휘발성 메모리 장치.
  36. 제 33 항에 있어서,
    상기 데이터 출력 라인들을 소정의 단위로 선택하는 선택 회로와; 그리고
    프로그램 검증 동작시 상기 선택된 데이터 출력 라인들의 데이터 값들을 입력받아 프로그램 패스/페일을 판별하는 패스/페일 점검 회로를 더 포함하는 불 휘발성 메모리 장치.
  37. 제 36 항에 있어서,
    상기 제어 회로는 상기 패스/페일 점검 회로의 출력에 응답하여 프로그램 검증 동작을 제어하도록 구성되는 불 휘발성 메모리 장치.
  38. 제 36 항에 있어서,
    상기 페이지 버퍼 그룹들 각각에 대응하는 복수 개의 데이터 입력 라인들을 더 포함하는 불 휘발성 메모리 장치.
  39. 제 38 항에 있어서,
    상기 선택 회로는 데이터 로딩 동작시 상기 데이터 입력 라인들을 소정 단위로 선택하고, 상기 선택된 데이터 입력 라인들로 프로그램될 데이터 값들을 각각 전달하는 불 휘발성 메모리 장치.
  40. 제 39 항에 있어서,
    상기 제어 회로는 상기 선택된 데이터 입력 라인들로 전달된 프로그램될 데이터 값들을 래치하도록 상기 페이지 버퍼 회로를 제어하는 불 휘발성 메모리 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6961546B1 (en) * 1999-10-21 2005-11-01 Broadcom Corporation Adaptive radio transceiver with offset PLL with subsampling mixers
KR100624299B1 (ko) * 2005-06-29 2006-09-19 주식회사 하이닉스반도체 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
KR100947480B1 (ko) 2007-10-08 2010-03-17 세메스 주식회사 스핀 헤드 및 이에 사용되는 척 핀, 그리고 상기 스핀헤드를 사용하여 기판을 처리하는 방법
US8098532B2 (en) 2007-11-20 2012-01-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device with address search circuit used when writing
KR101160172B1 (ko) 2008-11-26 2012-06-28 세메스 주식회사 스핀 헤드
CN102081972B (zh) * 2009-11-27 2015-05-20 上海华虹集成电路有限责任公司 一种eeprom器件测试电路及其测试方法
US8634261B2 (en) 2010-09-06 2014-01-21 SK Hynix Inc. Semiconductor memory device and method of operating the same
US8325534B2 (en) 2010-12-28 2012-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Concurrent operation of plural flash memories
KR102083450B1 (ko) 2012-12-05 2020-03-02 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 동작 방법
KR20150106145A (ko) * 2014-03-11 2015-09-21 삼성전자주식회사 메모리 장치에서의 프로그램 오퍼레이션 방법 및 리드 오퍼레이션 방법
KR20160071769A (ko) 2014-12-12 2016-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20160149463A (ko) * 2015-06-18 2016-12-28 에스케이하이닉스 주식회사 비휘발성 메모리 시스템 및 비휘발성 메모리 시스템의 동작방법
KR20180062158A (ko) * 2016-11-30 2018-06-08 삼성전자주식회사 루프 상태 정보를 생성하는 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US20230019022A1 (en) * 2021-07-13 2023-01-19 Micron Technology, Inc. Microelectronic devices, and related memory devices, methods, and electronic systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) * 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR100434177B1 (ko) 1998-10-28 2004-09-13 주식회사 하이닉스반도체 플래쉬메모리장치의소거및프로그램검증비교회로
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
KR100338553B1 (ko) 1999-09-06 2002-05-27 윤종용 프로그램 상태 검출 회로를 갖는 플래시 메모리 장치 및그것의 프로그램 방법
JP4250325B2 (ja) * 2000-11-01 2009-04-08 株式会社東芝 半導体記憶装置
KR100463195B1 (ko) * 2001-08-28 2004-12-23 삼성전자주식회사 가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치
JP3851865B2 (ja) 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
US7379333B2 (en) * 2004-10-28 2008-05-27 Samsung Electronics Co., Ltd. Page-buffer and non-volatile semiconductor memory including page buffer

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